JP3083654B2 - Output circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、複数の出力端子を有す
るダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍという）のような半導体記憶装置等に設けられる出力
回路に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a dynamic random access memory (hereinafter referred to as DRA) having a plurality of output terminals.
M) is provided for an output circuit provided in a semiconductor memory device or the like.

【０００２】[0002]

【従来の技術】図２は、例えばＤＲＡＭに設けられる従
来の出力回路の一構成例を示す回路図である。BACKGROUND ART FIG. 2, for example, slave provided DRAM
Is a circuit diagram showing an example of the configuration of the output circuit of the come.

【０００３】この出力回路は、メモリセルアレイから読
出された第１，第２の入力信号Ｓ１，Ｓ２をそれぞれ入
力する一対の入力端子１，２を有し、その入力端子１，
２が第１，第２の出力トランジスタ（例えば、Ｎ型エン
ハンスメント型ＭＯＳＦＥＴ、以下ＮＭＯＳという）
３，４のゲートにそれぞれ接続されている。第１のＮＭ
ＯＳ３は、ドレインが外部の電源電位Ｖｃｃに、ソース
が第２のＮＭＯＳ４のドレイン及び出力端子６に、それ
ぞれ接続されている。第２のＮＭＯＳ４のソースは、ノ
ードＮ１に接続され、そのノードＮ１が寄生抵抗５を介
して接地電位Ｖｓｓに接続されている。出力端子６に
は、外部の負荷回路１０が接続されている。この外部の
負荷回路１０は、例えば１００ｐＦの負荷容量１１を有
している。図３は、図２に示す出力回路のタイムチャー
トであり、この図を参照しつつ、図２の動作を説明す
る。リセット時は、入力端子１，２に入力される第１，
第２の入力信号Ｓ１，Ｓ２がＶｓｓレベルであり、ＮＭ
ＯＳ３，４がオフ状態となる。そのため、出力端子６が
ハイインピーダンス状態（以下、ＨＺ状態という）とな
り、例えば１．５Ｖに設定されている。“０”読出し時
は、入力端子１に入力される第１の入力信号Ｓ１がＶｓ
ｓレベルを保持し、入力端子２に入力される第２の入力
信号Ｓ２がＶｃｃレベルへ遷移する。そのため、ＮＭＯ
Ｓ３がオフ状態を保持し、ＮＭＯＳ４がオン状態とな
り、出力端子６がノードＮ１及び寄生抵抗５を介してＶ
ｓｓレベルへ遷移し、“０”が読出される。[0003] The output circuit has a first pair of input terminals 1 and 2 for inputting the second input signals S1, S2 respectively read out from the memory cell array, an input terminal 1,
2 denotes first and second output transistors (for example, N-type enhancement type MOSFET, hereinafter referred to as NMOS)
They are connected to the gates 3 and 4, respectively. First NM
The OS3 has a drain connected to the external power supply potential Vcc, and a source connected to the drain and the output terminal 6 of the second NMOS 4, respectively. The source of the second NMOS 4 is connected to the node N1, and the node N1 is connected to the ground potential Vss via the parasitic resistor 5. An external load circuit 10 is connected to the output terminal 6. The external load circuit 10 has a load capacitance 11 of, for example, 100 pF. FIG. 3 is a time chart of the output circuit shown in FIG. 2. The operation of FIG. 2 will be described with reference to FIG. At the time of reset, the first and second terminals input to the input terminals 1 and 2
When the second input signals S1 and S2 are at the Vss level and NM
OSs 3 and 4 are turned off. Therefore, the output terminal 6 is in a high impedance state (hereinafter, referred to as an HZ state), and is set to, for example, 1.5V. When "0" is read, the first input signal S1 input to the input terminal 1 is Vs
The s level is maintained, and the second input signal S2 input to the input terminal 2 transitions to the Vcc level. Therefore, NMO
S3 holds the off state, NMOS 4 turns on, and the output terminal 6 is connected to the node N1 and the
The state transits to the ss level, and “0” is read.

【０００４】同様に、“１”読出し時は、入力端子１に
入力される第１の入力信号Ｓ１がＶｃｃレベルへ遷移
し、入力端子２に入力される第２の入力信号Ｓ２がＶｓ
ｓレベルを保持する。そのため、ＮＭＯＳ３がオン状態
となり、ＮＭＯＳ４がオフ状態を保持するため、出力端
子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；ＮＭ
ＯＳの閾値電圧）へ遷移し、“１”が読出される。Similarly, when "1" is read, the first input signal S1 input to the input terminal 1 transitions to the Vcc level, and the second input signal S2 input to the input terminal 2 changes to Vs.
Hold s level. Therefore, since the NMOS 3 is turned on and the NMOS 4 is kept off, the output terminal 6 is at the (Vcc-Vth) level (where Vth; NM
(The OS threshold voltage), and “1” is read.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上記構
成の出力回路では、次のような課題があった。図２の出
力回路において、“０”読出し時には、ＮＭＯＳ４及び
寄生抵抗５を介して出力端子６をＶｓｓレベルへ遷移さ
せるために、１００ｐＦの負荷容量１１の電荷量１５０
ｐＱ（１００ｐＦ×１．５Ｖ）を放電する必要があり、
この放電の際に、ＮＭＯＳ４を介した放電電流により、
寄生抵抗５に接続されたノードＮ１がＶｓｓレベルから
上昇する。そのため、ＮＭＯＳ４のドレイン・ソース間
の電位差が小さくなり、該ＮＭＯＳ４のゲイン（以下、
ｇｍという）が減少し、“０”読出し速度が遅くなる。
通常、ＤＲＡＭでは、出力端子６の電位が０．４Ｖに達
した時点で“０”読出しが外部に認識されるので、その
“０”読出し時の応答が遅くなる。特に、ＤＲＡＭのよ
うに複数ビットの出力端子６を有する場合、放電電流が
さらに増加するため、“０”読出し速度がさらに遅くな
るという問題があり、それを比較的簡単な回路で解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、“０”読出し速度が遅いという点に
ついて解決した、ＤＲＡＭ等に設けられる出力回路を提
供するものである。However, the output circuit having the above configuration has the following problems. In the output circuit of FIG. 2, at the time of “0” reading, the charge amount of the load capacitance 11 of 100 pF is set to 150 V to transition the output terminal 6 to the Vss level via the NMOS 4 and the parasitic resistance 5.
It is necessary to discharge pQ (100 pF × 1.5 V),
At the time of this discharge, the discharge current through the NMOS 4
The node N1 connected to the parasitic resistance 5 rises from the Vss level. Therefore, the potential difference between the drain and the source of the NMOS 4 becomes small, and the gain of the NMOS 4 (hereinafter, referred to as “gain”)
gm), and the “0” read speed decreases.
Normally, in the DRAM, when the potential of the output terminal 6 reaches 0.4 V, "0" read is recognized externally, so that the response at the time of "0" read becomes slow. In particular, when the output terminal 6 has a plurality of bits, such as a DRAM, the discharge current further increases. Therefore, there is a problem that the "0" read speed is further reduced. This can be solved by a relatively simple circuit. It was difficult. An object of the present invention is to provide an output circuit provided in a DRAM or the like, which solves the problem of the prior art that the "0" read speed is low.

【０００６】[0006]

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ＤＲＡＭ等の出力回
路において、出力端子と第１の電源電位との間に接続さ
れ、第１の入力信号によってオン，オフ動作する第１の
出力トランジスタと、前記出力端子と第２の電源電位と
の間に接続され、第２の入力信号によってオン，オフ動
作する第２の出力トランジスタと、ノードと前記第１の
電源電位との間に接続された容量と、前記ノードと前記
第２の電源電位との間に接続され、第１の制御信号によ
りオン状態となって該ノードを該第２の電源電位に設定
する第１のスイッチ手段と、前記出力端子と前記ノード
との間に接続され、前記第１の制御信号により前記第１
のスイッチ手段がオフ状態になった後に、第２の制御信
号によりオン状態となる第２のスイッチ手段と、を有し
ている。 To solve the previous SL problems SUMMARY OF THE INVENTION The first aspect of the present invention, the output times of the DRAM such as
Circuit between the output terminal and the first power supply potential.
A first input signal that is turned on and off by a first input signal.
An output transistor, the output terminal, a second power supply potential,
And turned on and off by the second input signal.
A second output transistor, a node and the first
A capacitor connected between a power supply potential, the node and the
Connected between the second power supply potential and the first control signal.
Turns on to set the node to the second power supply potential
First switch means, the output terminal and the node
And the first control signal causes the first
After the second switch is turned off, the second control signal
Second switch means that is turned on by a signal.
ing.

【０００７】第２の発明は、ＤＲＡＭ等の出力回路にお
いて、出力端子と第１の電源電位との間に接続され、第
１の入力信号によってオン，オフ動作する第１の出力ト
ランジスタと、前記出力端子と第２の電源電位との間に
接続され、第２の入力信号によってオン，オフ動作する
第２の出力トランジスタと、第１のノードと第２のノー
ドとの間に接続された容量と、前記第１のノードと前記
第２の電源電位との間に接続され、第１の制御信号によ
りオン状態となって該第１のノードを該第２の電源電位
に設定する第１のスイッチ手段と、入力側に前記第２の
入力信号または該第２の入力信号よりも所定時間遅れた
第２の制御信号が入力され、出力側が前記第２のノード
に接続され、該入力側に入力された信号を反転して該出
力側に接続された該第２のノードの電位を、前記第１の
電源電位から前記第２の電源電位へ遷移させるインバー
タと、前記出力端子と前記第１のノードとの間に接続さ
れ、前記第１の制御信号により前記第１のスイッチ手段
がオフ状態になった後に、前記第２の入力信号または前
記第２の制御信号によりオン状態となる第２のスイッチ
手段と、を有している。 [0007] The second inventions, in the output circuit such as a DRAM, is connected between the output terminal and the first power supply potential, the
1st output trigger that is turned on and off by the input signal
Between the transistor and the output terminal and the second power supply potential
Are connected and are turned on and off by the second input signal
A second output transistor, a first node and a second node;
A capacitor connected between the first node and the first node.
Connected between the second power supply potential and the first control signal.
To turn on the first node and connect the first node to the second power supply potential.
And a second switch on the input side.
The input signal or the second input signal is delayed by a predetermined time
A second control signal is input, and the output side is the second node.
And inverts the signal input to the input side to output
The potential of the second node connected to the input side to the first node.
Invar for transitioning from a power supply potential to the second power supply potential
Connected between the output terminal and the first node.
And the first switch means is provided by the first control signal.
Is turned off, the second input signal or the previous
A second switch that is turned on by the second control signal;
Means.

【０００８】第３の発明は、ＤＲＡＭ等の出力回路にお
いて、出力端子と第１の電源電位との間に接続され、第
１の入力信号によってオン，オフ動作する第１の出力ト
ランジスタと、前記出力端子と第２の電源電位との間に
接続され、第２の入力信号によってオン，オフ動作する
第２の出力トランジスタと、第１のノードと第２のノー
ドとの間に接続された容量と、前記第１のノードと前記
第２の電源電位との間に接続され、第１の制御信号によ
りオン状態となって該第１のノードを該第２の電源電位
に設定する第１のスイッチ手段と、入力側に前記第２の
入力信号よりも所定時間遅れた第２の制御信号が入力さ
れ、出力側が前記第２のノードに接続され、該入力側に
入力された該第２の制御信号を反転して該出力側に接続
された該第２のノードの電位を、前記第１の電源電位か
ら前記第２の電源電位へ遷移させるインバータと、前記
出力端子と前記第１のノードとの間に接続され、前記第
１の制御信号により前記第１のスイッチ手段がオフ状態
になった後に、前記第２の入力信号によりオン状態とな
る第２のスイッチ手段と、を有している。 [0008] The third inventions, in the output circuit such as a DRAM, is connected between the output terminal and the first power supply potential, the
1st output trigger that is turned on and off by the input signal
Between the transistor and the output terminal and the second power supply potential
Are connected and are turned on and off by the second input signal
A second output transistor, a first node and a second node;
A capacitor connected between the first node and the first node.
Connected between the second power supply potential and the first control signal.
To turn on the first node and connect the first node to the second power supply potential.
And a second switch on the input side.
A second control signal delayed by a predetermined time from the input signal is input.
The output is connected to the second node, and the input is connected to the second node.
Inverts the input second control signal and connects to the output side
The potential of the second node, which is set to the first power supply potential,
An inverter for transitioning from the second power supply potential to the second power supply potential;
An output terminal connected between the first node and the first node;
The first switch means is turned off by the control signal of 1.
And then the second input signal turns on.
And second switch means.

【０００９】[0009]

【作用】第１の発明によれば、以上のように出力回路を
構成したので、容量と第１，第２のスイッチ手段を有す
る容量性の分流回路が、例えば“０”の読出し動作時に
おいて出力端子を第２の電源電位に放電する際に、第２
の出力トランジスタと並列に接続される。即ち、“０”
の読出し時において、放電電流の分流用の容量の一方の
電極側のノードが、第１のスイッチ手段によって予め第
２の電源電位に設定される。そして、“０”の読出し動
作に同期して第２のスイッチ手段がオン状態となり、ノ
ードが出力端子に接続されて分流回路が活性化される。
これにより、“０”の読出し速度の向上が図れる。According to the first aspect of the present invention, since the output circuit is configured as described above, the capacitive shunt circuit having the capacitance and the first and second switch means can be used, for example, at the time of "0" read operation. When discharging the output terminal to the second power supply potential,
Are connected in parallel with the output transistors. That is, "0"
At the time of reading, the node on one electrode side of the capacitor for shunting the discharge current is set in advance to the second power supply potential by the first switch means. Then, the second switch is turned on in synchronization with the read operation of “0”, the node is connected to the output terminal, and the shunt circuit is activated.
Thereby, the reading speed of “0” can be improved.

【００１０】第２及び第３の発明では、容量、第１，第
２のスイッチ手段、及びインバータを有する容量性の分
流回路が、例えば“０”の読出し時において出力端子を
第２の電源電位へ放電する際に、第２の出力トランジス
タと並列に接続される。即ち、“０”の読出し時におい
て、放電電流の分流用の容量の一方の電極側の第１のノ
ードが、第１のスイッチ手段によって予め第２の電源電
位に設定されると共に、該容量の他方の電極側の第２の
ノードが、インバータの出力によって予め第１の電源電
位に設定される。そして、“０”の読出し動作に同期し
て、第２のノードが第１の電源電位から第２の電源電位
へ遷移する際、容量帰還が働き、“０”の読出し速度の
向上が図れる。従って、前記課題を解決できるのであ
る。In the second and third inventions, the capacitive shunt circuit having the capacitance, the first and second switch means, and the inverter connects the output terminal to the second power supply potential when, for example, "0" is read. Is connected in parallel with the second output transistor. That is, at the time of reading "0", the first node on one electrode side of the capacitor for shunting the discharge current is set in advance to the second power supply potential by the first switch means, and The second node on the other electrode side is set to the first power supply potential in advance by the output of the inverter. Then, when the second node transitions from the first power supply potential to the second power supply potential in synchronization with the read operation of “0”, capacitance feedback works, and the read speed of “0” can be improved. Therefore, the above problem can be solved.

【００１１】[0011]

【実施例】（第１の実施例） 図１は、本発明の第１の実施例を示すＤＲＡＭの出力回
路の回路図であり、従来の図２中の要素と共通の要素に
は共通の符号が付されている。この出力回路では、従来
の図２と同様に、図示しないメモリセルアレイから読出
された第１，第２の入力信号Ｓ１，Ｓ２を入力する一対
の入力端子１，２を有し、その入力端子１，２が、第１
の出力トランジスタであるＮＭＯＳ３のゲートと、第２
の出力トランジスタであるＮＭＯＳ４のゲートとに、そ
れぞれ接続されている。ＮＭＯＳ３のドレインは第１の
電源電位（例えば、外部の電源電位）Ｖｃｃに接続さ
れ、ソースがＮＭＯＳ４のドレイン及び出力端子６に接
続されている。ＮＭＯＳ４のソースは、ノードＮ１及び
寄生抵抗５を介して第２の電源電位（例えば、接地電
位）Ｖｓｓに接続されている。出力端子６には、例えば
１００ｐＦの負荷容量１１を有する外部の負荷回路１０
が接続されている。 ( First Embodiment ) FIG. 1 is a circuit diagram of an output circuit of a DRAM showing a first embodiment of the present invention. Reference numerals are given. In this output circuit, like the conventional 2 has a first pair of input terminals 1 and 2 for inputting the second input signals S1, S2 read from the memory cell array, not shown, the input terminal 1 , 2 are the first
The gate of NMOS3, which is the output transistor of
And the gate of the NMOS 4 which is the output transistor of the first embodiment. The drain of the NMOS 3 is connected to a first power supply potential (for example, an external power supply potential) Vcc, and the source is connected to the drain of the NMOS 4 and the output terminal 6. The source of the NMOS 4 is connected to the second power supply potential (for example, ground potential) Vss via the node N1 and the parasitic resistance 5. The output terminal 6 is connected to an external load circuit 10 having a load capacitance 11 of, for example, 100 pF.
Is connected.

【００１２】本実施例の出力回路では、従来の図２の出
力回路に、分流回路２０が接続されている。分流回路２
０は、読出すべきメモリセルのデータ“０”，“１”に
応じた第１，第２の制御信号Ｓ２１，Ｓ２２を入力する
入力端子２１，２２を有し、その入力端子２１が第１の
スイッチ手段（例えば、ＮＭＯＳ）２３のゲートに接続
され、さらに入力端子２２が第２のスイッチ手段（例え
ば、ＮＭＯＳ）２４のゲートに接続されている。ＮＭＯ
Ｓ２３のソースは接地電位Ｖｓｓに接続され、ドレイン
がノードＮ２１に接続されている。ＮＭＯＳ２４のドレ
インは出力端子６に接続され、ソースがノードＮ２１に
接続されている。ノードＮ２１は、容量２５を介して電
源電位Ｖｃｃに接続されている。In the output circuit of this embodiment, a shunt circuit 20 is connected to the conventional output circuit of FIG. Shunt circuit 2
0 has input terminals 21 and 22 for inputting first and second control signals S21 and S22 corresponding to data "0" and "1" of the memory cell to be read, and the input terminal 21 is the first input terminal 21. , And the input terminal 22 is connected to the gate of the second switch means (for example, NMOS) 24. NMO
The source of S23 is connected to the ground potential Vss, and the drain is connected to the node N21. The drain of the NMOS 24 is connected to the output terminal 6, and the source is connected to the node N21. Node N21 is connected to power supply potential Vcc via capacitor 25.

【００１３】図４は、図１に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図１の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
入力される入力端子１，２がＶｓｓレベルである。その
ため、ＮＭＯＳ３，４がオフ状態となり、出力端子６が
ＨＺ状態となって例えば１．５Ｖに設定されている。ま
た、制御信号Ｓ２１が入力される入力端子２１がＶｃｃ
レベル、制御信号Ｓ２２が入力される入力端子２２がＶ
ｓｓレベルである。入力端子２１がＶｃｃレベルのと
き、ＮＭＯＳ２３がオン状態となり、ノードＮ２１がＶ
ｓｓレベルへ放電される。入力端子２２がＶｓｓレベル
のとき、ＮＭＯＳ２４がオフ状態となり、該分流回路２
０が出力端子６から切り離される。FIG. 4 is a time chart of the output circuit shown in FIG. 1. The operation of FIG. 1 will be described with reference to FIG. At the time of reset, the input terminals 1 and 2 to which the first and second input signals S1 and S2 are input are at the Vss level. Therefore, the NMOSs 3 and 4 are turned off, the output terminal 6 is set in the HZ state, and set to, for example, 1.5V. Further, the input terminal 21 to which the control signal S21 is input is connected to Vcc.
Level, the input terminal 22 to which the control signal S22 is input is V
ss level. When the input terminal 21 is at the Vcc level, the NMOS 23 is turned on, and the node N21 is at the Vcc level.
Discharged to ss level. When the input terminal 22 is at the Vss level, the NMOS 24 is turned off and the shunt circuit 2 is turned off.
0 is disconnected from the output terminal 6.

【００１４】図示しないメモリセルアレイから“０”を
読出す場合、まず、制御信号Ｓ２１が入力される入力端
子２１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭ
ＯＳ２３がオフ状態になる。次に、制御信号Ｓ２２が入
力される入力端子２２がＶｓｓレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ２４がオン状態となる。ＮＭＯＳ２
４がオン状態になると、出力端子６とノードＮ２１が導
通し、負荷容量１１の電荷が容量２５と電荷再分配さ
れ、該出力端子６の電位が低下していく。出力端子６の
電位が低下していくとき、制御信号Ｓ２２が入力される
入力端子２２がＶｃｃレベルからＶｓｓレベルへ遷移
し、ＮＭＯＳ２４がオフ状態となって出力端子６とノー
ドＮ２１が遮断される。入力端子２２がＶｃｃレベルか
らＶｓｓレベルへ遷移するときに、第２の入力信号Ｓ２
が入力される入力端子２がＶｓｓレベルからＶｃｃレベ
ルへ遷移し、ＮＭＯＳ４がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介してＶｓｓレベルへ遷
移し、該出力端子６から“０”が読出される。これに対
し、“１”読出し時では、第１の入力信号Ｓ１が入力さ
れる入力端子１がＶｃｃレベルへ遷移し、第２の入力信
号Ｓ２が入力される入力端子２がＶｓｓレベルを保持
し、さらに制御信号Ｓ２２が入力される入力端子２２が
Ｖｓｓレベルを保持する。そのため、ＮＭＯＳ３がオン
状態となり、ＮＭＯＳ４，２４がオフ状態を保持する結
果、分流回路２０が出力端子６から切り離され、該出力
端子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；Ｎ
ＭＯＳの閾値電圧）へ遷移し、“１”が読出される。When reading "0" from a memory cell array (not shown), first, the input terminal 21 to which the control signal S21 is input transitions from the Vcc level to the Vss level, and NM
The OS 23 is turned off. Next, the input terminal 22 to which the control signal S22 is input transitions from the Vss level to the Vcc level, and the NMOS 24 is turned on. NMOS2
When the switch 4 is turned on, the output terminal 6 and the node N21 conduct, the charge of the load capacitor 11 is redistributed to the capacitor 25, and the potential of the output terminal 6 decreases. When the potential of the output terminal 6 decreases, the input terminal 22 to which the control signal S22 is input transitions from the Vcc level to the Vss level, the NMOS 24 is turned off, and the output terminal 6 and the node N21 are cut off. When the input terminal 22 transitions from the Vcc level to the Vss level, the second input signal S2
Transitions from the Vss level to the Vcc level, the NMOS 4 is turned on, and the output terminal 6
Transitions to the Vss level via the node N1 and the parasitic resistance 5, and "0" is read from the output terminal 6. On the other hand, at the time of reading "1", the input terminal 1 to which the first input signal S1 is input transitions to the Vcc level, and the input terminal 2 to which the second input signal S2 is input holds the Vss level. Further, the input terminal 22 to which the control signal S22 is input holds the Vss level. As a result, the NMOS 3 is turned on, and the NMOSs 4 and 24 hold the off state. As a result, the shunt circuit 20 is disconnected from the output terminal 6, and the output terminal 6 is at the (Vcc-Vth) level (where Vth; N
MOS threshold voltage), and “1” is read.

【００１５】以上のように、本実施例では、“０”読出
し時において、放電電流の分流用の容量２５の一方の電
極側のノードＮ２１をＮＭＯＳ２３で予めＶｓｓレベル
に設定し、“０”読出し動作に同期して、ＮＭＯＳ２４
をオン状態にして該ノードＮ２１を出力端子６に接続す
るようにしている。そのため、容量２５に電荷再分配さ
れた電荷量が該分流回路２０に吸収される結果、ＮＭＯ
Ｓ４を介した放電電流分が減少し、ノードＮ１の電位上
昇が軽減されて該ＮＭＯＳ４のｇｍがあまり低減され
ず、“０”の読出し速度を向上できる。As described above, in this embodiment, at the time of "0" reading, the node N21 on one electrode side of the capacitor 25 for shunting the discharge current is set to the Vss level in advance by the NMOS 23, and the "0" reading is performed. In synchronization with the operation, the NMOS 24
Is turned on to connect the node N21 to the output terminal 6. As a result, the amount of charge redistributed into the capacitor 25 is absorbed by the shunt circuit 20, resulting in NMO
The amount of the discharge current via S4 is reduced, the rise in the potential of the node N1 is reduced, and the gm of the NMOS 4 is not reduced so much, and the reading speed of "0" can be improved.

【００１６】（第２の実施例） 図５は、本発明の第２の実施例を示すＤＲＡＭの出力回
路の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図１の分流回路２０に代えて、回路構成の異な
る分流回路３０が設けられ、その他の回路構成は図１と
同一である。分流回路３０は、読出すべきメモリセルの
データ“０”，“１”に応じた第１の制御信号Ｓ３１が
入力される入力端子３１を有し、その入力端子３１が第
１のスイッチ手段（例えば、ＮＭＯＳ）３２のゲートに
接続されている。ＮＭＯＳ３２のドレインは第１のノー
ドＮ３１に接続され、ソースが接地電位Ｖｓｓに接続さ
れている。第１のノードＮ３１には第２のスイッチ手段
（例えば、ＮＭＯＳ）３３のソースが接続され、そのゲ
ートが入力端子２に、ドレインが出力端子６にそれぞれ
接続されている。第１のノードＮ３１は、容量３４を介
して第２のノードＮ３２に接続されている。入力端子２
には、信号反転用の相補型ＭＯＳトランジスタ（以下、
ＣＭＯＳという）構成のインバータ３５の入力側が接続
され、その出力側が第２のノードＮ３２に接続されてい
る。 ( Second Embodiment ) FIG. 5 is a circuit diagram of an output circuit of a DRAM showing a second embodiment of the present invention, and is common to the elements in FIG. 1 showing the first embodiment. Are denoted by the same reference numerals. In this output circuit, a shunt circuit 30 having a different circuit configuration is provided instead of the shunt circuit 20 in FIG. 1, and the other circuit configurations are the same as those in FIG. The shunt circuit 30 has an input terminal 31 to which a first control signal S31 corresponding to data "0", "1" of a memory cell to be read is input, and the input terminal 31 is connected to a first switch means ( For example, an NMOS 32). The drain of the NMOS 32 is connected to the first node N31, and the source is connected to the ground potential Vss. The source of a second switch means (for example, NMOS) 33 is connected to the first node N31, the gate is connected to the input terminal 2, and the drain is connected to the output terminal 6, respectively. The first node N31 is connected to the second node N32 via the capacitor. Input terminal 2
Are complementary MOS transistors for signal inversion (hereinafter, referred to as
The input side of the inverter 35 having a CMOS configuration is connected, and the output side thereof is connected to the second node N32.

【００１７】図６は、図５に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図５の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
それぞれ入力される入力端子１，２がＶｓｓレベルであ
る。そのため、ＮＭＯＳ３，４がオフ状態となり、出力
端子６がＨＺ状態となって例えば１．５Ｖに設定され
る。また、制御信号Ｓ３１が入力される入力端子３１が
Ｖｃｃレベルであり、ＮＭＯＳ３２がオン状態となって
ノードＮ３１がＶｓｓレベルに放電される。入力端子２
がＶｓｓレベルのため、ＮＭＯＳ３３がオフ状態に設定
されると共に、該入力端子２のＶｓｓレベルがインバー
タ３５で反転されてノードＮ３２がＶｃｃレベルに設定
される。図示しないメモリセルアレイから“０”を読出
す場合、まず、制御信号Ｓ３１が入力される入力端子３
１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭＯＳ
３２がオフ状態になる。FIG. 6 is a time chart of the output circuit shown in FIG. 5, and the operation of FIG. 5 will be described with reference to FIG. At the time of reset, the input terminals 1 and 2 to which the first and second input signals S1 and S2 are input are at the Vss level. Therefore, the NMOSs 3 and 4 are turned off, the output terminal 6 is set in the HZ state, and set to, for example, 1.5V. The input terminal 31 to which the control signal S31 is input is at the Vcc level, the NMOS 32 is turned on, and the node N31 is discharged to the Vss level. Input terminal 2
, The NMOS 33 is turned off, and the Vss level of the input terminal 2 is inverted by the inverter 35 to set the node N32 to the Vcc level. When reading "0" from a memory cell array (not shown), first, the input terminal 3 to which the control signal S31 is input is set.
1 transitions from the Vcc level to the Vss level and the NMOS
32 is turned off.

【００１８】次に、入力端子２がＶｓｓレベルからＶｃ
ｃレベルへ遷移すると共に、それがインバータ３５で反
転されるためにノードＮ３２がＶｃｃレベルからＶｓｓ
レベルへ遷移する。入力端子２がＶｃｃレベルへ遷移す
ると、ＮＭＯＳ４，３３がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介して電位低下すると同
時に、オン状態のＮＭＯＳ３３を介して該出力端子６と
ノードＮ３１が導通する。このとき、インバータ３５の
出力によってノードＮ３２がＶｓｓレベルへ遷移する。
この結果、ノードＮ３１が容量３４を介してノードＮ３
２からの容量帰還を受ける。さらに、この容量帰還は、
オン状態のＮＭＯＳ３３を介して出力端子６の電位を低
下させ、最終的に、該出力端子６がＶｓｓレベルへ遷移
し、“０”が読出される。Next, the input terminal 2 is driven from the Vss level to the Vc level.
The node N32 changes from the Vcc level to the Vss level because the node N32 changes to the c level and is inverted by the inverter 35.
Transition to the level. When the input terminal 2 transitions to the Vcc level, the NMOSs 4 and 33 are turned on, and the output terminal 6 is turned on.
At the same time through the node N1 and the parasitic resistor 5, the output terminal 6 and the node N31 conduct through the NMOS 33 in the ON state. At this time, the output of the inverter 35 causes the node N32 to transition to the Vss level.
As a result, the node N31 is connected to the node N3 via the capacitor 34.
2 receives the capacitance feedback. In addition, this capacitance feedback
The potential of the output terminal 6 is lowered via the NMOS 33 in the ON state, and finally the output terminal 6 transitions to the Vss level, and “0” is read.

【００１９】これに対し、“１”の読出し動作では、第
１の実施例と同様に、入力端子１がＶｃｃレベル、入力
端子２がＶｓｓレベルになり、ＮＭＯＳ３がオン状態、
ＮＭＯＳ４，３３がオフ状態となるため、出力端子６が
（Ｖｃｃ−Ｖｔｈ）レベルへ遷移し、“１”が読出され
る。本実施例では、“０”の読出し動作時に、放電電流
の分流用の容量３４の一方の電極側のノードＮ３１を、
ＮＭＯＳ３２によって予めＶｓｓレベルに設定すると共
に、該容量３４の他方の電極側のノードＮ３２を、イン
バータ３５の出力によって予めＶｃｃレベルに設定し、
“０”の読出し動作に同期してノードＮ３２を、Ｖｃｃ
レベルからＶｓｓレベルへ遷移するようにしている。こ
の際、容量３４を介した容量帰還が該分流回路３０から
提供される結果、ＮＭＯＳ４を介した放電電流分が減少
し、ノードＮ１の電位上昇が軽減されて該ＮＭＯＳ４の
ｇｍがあまり低減されず、第１の実施例よりも“０”の
読出し速度が向上する。On the other hand, in the read operation of "1", as in the first embodiment, the input terminal 1 goes to the Vcc level, the input terminal 2 goes to the Vss level, the NMOS 3 is turned on,
Since the NMOSs 4 and 33 are turned off, the output terminal 6 transitions to the (Vcc-Vth) level, and "1" is read. In the present embodiment, at the time of the read operation of “0”, the node N31 on one electrode side of the capacitor 34 for shunting the discharge current is connected to
The NMOS 32 is set to the Vss level in advance, and the node N32 on the other electrode side of the capacitor 34 is set to the Vcc level in advance by the output of the inverter 35,
The node N32 is connected to Vcc in synchronization with the read operation of “0”.
The transition is made from the level to the Vss level. At this time, the capacitance feedback via the capacitor 34 is provided from the shunt circuit 30. As a result, the amount of the discharge current via the NMOS 4 is reduced, the rise in the potential of the node N1 is reduced, and the gm of the NMOS 4 is not significantly reduced. The reading speed of "0" is improved as compared with the first embodiment.

【００２０】（第３の実施例） 図７は、本発明の第３の実施例を示すＤＲＡＭの出力回
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、第２の実施例の分流回路３０に代えて、それと
回路構成の異なる分流回路３０Ａが設けられ、その他の
構成は図５と同一である。分流回路３０Ａは、分流回路
３０と同様に、第１の制御信号Ｓ３１が入力される入力
端子３１、ＮＭＯＳ３２，３３、第１，第２のノードＮ
３１，Ｎ３２、容量３４、及びインバータ３５で構成さ
れている。図５と異なる点は、インバータ３５の入力側
に、第２の制御信号Ｓ３６を入力する入力端子３６が新
たに設けられていることである。制御信号Ｓ３６は、読
出すべきメモリセルの記憶データ“０”，“１”に基づ
き生成される。 ( Third Embodiment ) FIG. 7 is a circuit diagram of an output circuit of a DRAM showing a third embodiment of the present invention, and is common to the elements in FIG. 5 showing the second embodiment. Are denoted by the same reference numerals. In this output circuit, a shunt circuit 30A having a different circuit configuration from the shunt circuit 30 of the second embodiment is provided, and the other configuration is the same as that of FIG. Similarly to the shunt circuit 30, the shunt circuit 30A includes an input terminal 31, to which the first control signal S31 is input, NMOSs 32 and 33, and first and second nodes N.
31, N 32, capacity 34, and inverter 35. The difference from FIG. 5 is that an input terminal 36 for inputting the second control signal S36 is newly provided on the input side of the inverter 35. The control signal S36 is generated based on the storage data "0" and "1" of the memory cell to be read.

【００２１】図８は、図７に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図７の動作を説明す
る。リセット時は、入力端子１，２がＶｓｓレベルであ
り、ＮＭＯＳ３，４がオフ状態で、出力端子６がＨＺ状
態となって例えば１．５Ｖに設定される。また、制御信
号Ｓ３１が入力される入力端子３１がＶｃｃレベル、制
御信号Ｓ３６が入力される入力端子３６がＶｓｓレベル
である。入力端子３１がＶｃｃレベルのため、ＮＭＯＳ
３２がオン状態となり、該ＮＭＯＳ３２を介してノード
Ｎ３１がＶｓｓレベルへ放電される。入力端子２がＶｓ
ｓレベルのため、ＮＭＯＳ３３がオフ状態となってノー
ドＮ３１が出力端子６から切り離される。さらに、入力
端子３６がＶｓｓレベルのため、それがインバータ３５
で反転され、ノードＮ３２がＶｃｃレベルになる。FIG. 8 is a time chart of the output circuit shown in FIG. 7. The operation of FIG. 7 will be described with reference to FIG. At the time of reset, the input terminals 1 and 2 are at the Vss level, the NMOSs 3 and 4 are in the off state, the output terminal 6 is in the HZ state, and set to, for example, 1.5V. The input terminal 31 to which the control signal S31 is input is at the Vcc level, and the input terminal 36 to which the control signal S36 is input is at the Vss level. Since the input terminal 31 is at the Vcc level, NMOS
32 is turned on, and the node N31 is discharged to the Vss level via the NMOS32. Input terminal 2 is Vs
Because of the s level, the NMOS 33 is turned off, and the node N31 is disconnected from the output terminal 6. Further, since the input terminal 36 is at the Vss level,
To bring the node N32 to the Vcc level.

【００２２】“０”読出しの場合、まず、制御信号Ｓ３
１が入力される入力端子３１がＶｃｃレベルからＶｓｓ
レベルへ遷移し、ＮＭＯＳ３２がオフ状態になる。次
に、入力端子２がＶｓｓレベルからＶｃｃレベルへ遷移
するため、ＮＭＯＳ４がオン状態となり、出力端子６が
ノードＮ１及び寄生抵抗５を介して電位低下すると共
に、オン状態のＮＭＯＳ３３を介してノードＮ３１が該
出力端子６と導通する。In the case of reading "0", first, the control signal S3
1 is inputted from the Vcc level to Vss.
Level, and the NMOS 32 is turned off. Next, since the input terminal 2 transitions from the Vss level to the Vcc level, the NMOS 4 is turned on, the output terminal 6 is lowered in potential through the node N1 and the parasitic resistor 5, and the node N31 is turned on through the on-state NMOS 33. Is electrically connected to the output terminal 6.

【００２３】出力端子６の電位が低下していくときに、
入力端子３６がＶｓｓレベルからＶｃｃレベルへ遷移す
るため、それがインバータ３５で反転されてノードＮ３
２がＶｃｃレベルからＶｓｓレベルへ遷移する。この結
果、ノードＮ３１が容量３４を介してノードＮ３２から
の容量帰還を受ける。さらに、この容量帰還は、オン状
態のＮＭＯＳ３３を介して出力端子６の電位を低下さ
せ、最終的に、該出力端子６がＶｓｓレベルへ遷移し、
“０”が読出される。本実施例では、第２の実施例と比
べ、容量帰還のタイミングが異なる以外は第２の実施例
とほぼ同様の動作を行う。そのため、“０”の読出し動
作時において、容量３４を介した容量帰還が該分流回路
３０Ａから提供されるため、ＮＭＯＳ４を介した放電電
流分が減少し、ノードＮ１の電位上昇が軽減されて該Ｎ
ＭＯＳ４のｇｍがあまり低減されず、速やかな“０”の
読出しが可能となる。When the potential of the output terminal 6 decreases,
Since the input terminal 36 transitions from the Vss level to the Vcc level, it is inverted by the inverter 35 and
2 transitions from the Vcc level to the Vss level. As a result, the node N31 receives the capacitance feedback from the node N32 via the capacitor. Further, this capacitance feedback lowers the potential of the output terminal 6 via the NMOS 33 in the ON state, and finally the output terminal 6 transitions to the Vss level,
"0" is read. In this embodiment, substantially the same operation as that of the second embodiment is performed except that the timing of the capacitance feedback is different from that of the second embodiment. Therefore, at the time of the read operation of “0”, the capacitance feedback via the capacitor 34 is provided from the shunt circuit 30A, so that the discharge current via the NMOS 4 is reduced, and the potential rise of the node N1 is reduced. N
The gm of the MOS 4 is not reduced so much, and "0" can be read quickly.

【００２４】（第４の実施例） 図９は、本発明の第４の実施例を示すＤＲＡＭの出力回
路の回路図であり、第３の実施例を示す図７中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図７の分流回路３０Ａに代えて、回路構成の異
なる分流回路３０Ｂが設けられ、それ以外は図７と同一
の回路構成である。分流回路３０Ｂは、図７の分流回路
３０Ａと同様に、第１，第２の制御信号Ｓ３１，Ｓ３６
が入力される入力端子３１，３６、ＮＭＯＳ３２，３
３、第１，第２のノードＮ３１，Ｎ３２、容量３４、及
びインバータ３５で構成されており、ＮＭＯＳ３３のゲ
ートが入力端子３６に接続されている点のみが図７と異
なっている。図１０は、図９に示す出力回路のタイムチ
ャートであり、この図を参照しつつ、図９の動作を説明
する。 ( Fourth Embodiment ) FIG. 9 is a circuit diagram of an output circuit of a DRAM showing a fourth embodiment of the present invention, and is common to the elements in FIG. 7 showing the third embodiment. Are denoted by the same reference numerals. In this output circuit, a shunt circuit 30B having a different circuit configuration is provided instead of the shunt circuit 30A of FIG. 7, and the other circuit configuration is the same as that of FIG. The shunt circuit 30B includes the first and second control signals S31 and S36 , similarly to the shunt circuit 30A of FIG.
Input terminals 31, 36, NMOSs 32, 3
7 is different from FIG. 7 only in that it is composed of the first and second nodes N31 and N32, the capacitor 34, and the inverter 35, and the gate of the NMOS 33 is connected to the input terminal 36. FIG. 10 is a time chart of the output circuit shown in FIG. 9, and the operation of FIG. 9 will be described with reference to FIG.

【００２５】リセット時は、第１，第２の入力信号Ｓ
１，Ｓ２が入力される入力端子１，２がＶｓｓレベル、
制御信号Ｓ３１が入力される入力端子３１がＶｃｃレベ
ル、及び制御信号Ｓ３６が入力される入力端子３６がＶ
ｓｓレベルである。入力端子１，２がＶｓｓレベルのた
め、ＮＭＯＳ３，４がオフ状態となり、出力端子６がＨ
Ｚ状態となって例えば１．５Ｖに設定される。入力端子
３１がＶｃｃレベルのため、ＮＭＯＳ３２がオン状態と
なり、該ＮＭＯＳ３２を介してノードＮ３１がＶｓｓレ
ベルに放電される。また、入力端子３６がＶｓｓレベル
のため、ＮＭＯＳ３３がオフ状態になると共に、該入力
端子３６のＶｓｓレベルがインバータ３５で反転されて
ノードＮ３２がＶｃｃレベルになる。At the time of reset, the first and second input signals S
1, input terminals 1 and 2 to which S2 is input are at Vss level,
The input terminal 31 to which the control signal S31 is inputted is at the Vcc level, and the input terminal 36 to which the control signal S36 is inputted is at the Vcc level.
ss level. Since the input terminals 1 and 2 are at the Vss level, the NMOSs 3 and 4 are turned off and the output terminal 6 is at the H level.
In the Z state, the voltage is set to, for example, 1.5V. Since the input terminal 31 is at the Vcc level, the NMOS 32 is turned on, and the node N31 is discharged to the Vss level via the NMOS 32. Since the input terminal 36 is at the Vss level, the NMOS 33 is turned off, and the Vss level of the input terminal 36 is inverted by the inverter 35, so that the node N32 becomes the Vcc level.

【００２６】“０”の読出しの場合、まず、制御信号Ｓ
３１が入力される入力端子３１がＶｃｃレベルからＶｓ
ｓレベルへ遷移し、ＮＭＯＳ３２がオフ状態となる。次
に、第２の入力信号Ｓ２が入力される入力端子２がＶｓ
ｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯＳ４が
オン状態となり、出力端子６がノードＮ１及び寄生抵抗
５を介して電位が低下していく。出力端子６の電位が低
下していき、制御信号Ｓ３６が入力される入力端子３６
がＶｓｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯ
Ｓ３３がオン状態となり、該ＮＭＯＳ３３を介してノー
ドＮ３１が出力端子６と導通すると共に、インバータ３
５の出力によってノードＮ３２がＶｃｃレベルからＶｓ
ｓレベルへ遷移する。この結果、ノードＮ３１が容量３
４を介してノードＮ３２からの容量帰還を受ける。さら
に、この容量帰還は、オン状態のＮＭＯＳ３３を介して
出力端子６の電位を低下させ、最終的に、該出力端子６
がＶｓｓレベルへ遷移し、“０”の読出しが行われる。In the case of reading "0", first, the control signal S
31 is input from the Vcc level to Vs
The state transits to the s level, and the NMOS 32 is turned off. Next, the input terminal 2 to which the second input signal S2 is input is at Vs
When the level changes from the s level to the Vcc level, the NMOS 4 is turned on, and the potential of the output terminal 6 decreases through the node N1 and the parasitic resistance 5. The potential of the output terminal 6 decreases and the input terminal 36 to which the control signal S36 is input
Transitions from the Vss level to the Vcc level, the NMO
S33 is turned on, the node N31 conducts to the output terminal 6 via the NMOS 33, and the inverter 3
5 changes the node N32 from the Vcc level to Vs.
Transition to the s level. As a result, the node N31 has the capacitance 3
4 receives the capacitance feedback from the node N32. Further, this capacitance feedback lowers the potential of the output terminal 6 via the NMOS 33 in the ON state, and finally the output terminal 6
Transitions to the Vss level, and "0" is read.

【００２７】本実施例は、第２と第３の実施例と比較し
て容量帰還のタイミングが異なるだけで、それ以外は該
第２と第３の実施例とほぼ同様の動作を行う。そのた
め、“０”の読出し時において、容量３４を介した容量
帰還が該分流回路３０Ｂから提供されるため、ＮＭＯＳ
４を介した放電電流分が減少し、ノードＮ１の電位上昇
が軽減されて該ＮＭＯＳ４のｇｍがあまり低減されず、
速やかな“０”の読出しが可能となる。This embodiment is substantially the same as the second and third embodiments except that the timing of capacitance feedback is different from that of the second and third embodiments. Therefore, at the time of reading “0”, the capacitance feedback via the capacitor 34 is provided from the shunt circuit 30B.
4, the amount of the discharge current via the transistor 4 decreases, the potential rise of the node N1 is reduced, and the gm of the NMOS 4 is not reduced so much.
Readout of "0" quickly becomes possible.

【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） ＮＭＯＳ３，４は、Ｐ型ＭＯＳＦＥＴ等の他の
出力トランジスタで構成すると共に、電源の極性を変え
る等してもよい。 （ｂ） 分流回路２０，３０，３０Ａ，３０Ｂにおい
て、ＮＭＯＳ２３，２４，３２，３３をＰ型ＭＯＳＦＥ
Ｔ等の他のトランジスタで構成すると共に、電源の極性
を変えるようにしても、上記実施例と同様の効果が得ら
れる。 （ｃ） 入力信号Ｓ１，Ｓ２、及び制御信号Ｓ３１，Ｓ
３６を図示以外のタイミング等に変えてもよい。 （ｄ） 上記実施例では、ＤＲＡＭの出力回路について
説明したが、ＤＲＡＭ以外の半導体記憶装置や、他の半
導体集積回路等にも適用可能である。The present invention is not limited to the above embodiment,
Various modifications are possible. For example, there are the following modifications. (A) The NMOSs 3 and 4 may be composed of other output transistors such as P-type MOSFETs and may change the polarity of the power supply. (B) In the shunt circuits 20, 30, 30A and 30B, the NMOSs 23, 24, 32 and 33 are replaced by P-type MOSFETs.
The same effect as in the above embodiment can be obtained by using another transistor such as T and changing the polarity of the power supply. (C) Input signals S1, S2 and control signals S31, S
36 may be changed to a timing other than that shown in the drawing. (D) Although the output circuit of the DRAM has been described in the above embodiment, the present invention can be applied to a semiconductor memory device other than the DRAM, another semiconductor integrated circuit, or the like.

【００２９】[0029]

【発明の効果】第１の発明によれば、容量、及び第１，
第２のスイッチ手段を有する容量性の分流回路を第２の
出力トランジスタと並列に接続し、例えば“０”の読出
し動作時において、放電電流の分流用の容量の一方の電
極側のノードを第１のスイッチ手段によって予め第２の
電源電位に設定し、“０”の読出し動作に同期して第２
のスイッチ手段をオン状態にして該ノードを出力端子と
接続し、該分流回路を活性化するようにしている。その
ため、“０”の読出し速度を向上できる。第２の発明に
よれば、容量、第１，第２のスイッチ手段、及びインバ
ータを有する容量性の分流回路を第２の出力トランジス
タと並列に接続し、例えば“０”の読出し時において、
放電電流の分流用の容量の一方の電極側の第１のノード
を第１のスイッチ手段によって予め第２の電源電位に設
定すると共に、該容量の他の電極側の第２のノードをイ
ンバータの出力によって予め第１の電源電位に設定し、
“０”の読出し動作に同期して第２のノードを第１の電
源電位から第２の電源電位へ遷移するようにしている。
そのため、第２のノードが第１の電源電位から第２の電
源電位へ遷移する際の容量帰還により、“０”の読出し
速度を第１の発明よりもさらに向上できる。第３の発明
によれば、容量、第１，第２のスイッチ手段、及びイン
バータを有する容量性の分流回路を第２の出力トランジ
スタと並列に接続したので、第２の発明と同様に、例え
ば“０”の読出し動作時における容量帰還によって読出
し速度を向上できる。さらに、第１、第２及び第３の発
明では、比較的簡単な回路構成の分流回路を設けたの
で、簡単な制御で、出力回路の読出し速度を向上でき
る。According to the first aspect of the present invention, the capacitance and the first,
A capacitive shunt circuit having second switch means is connected in parallel with the second output transistor. For example, during a read operation of "0", the node on one electrode side of the shunt capacitor for discharging current is connected to the second node. The first power supply potential is set in advance by the first switch means, and the second power supply potential is set in synchronization with the read operation of "0".
Is turned on, the node is connected to the output terminal, and the shunt circuit is activated. Therefore, the reading speed of “0” can be improved. According to the second aspect, the capacitive shunt circuit having the capacitance, the first and second switch means, and the inverter is connected in parallel with the second output transistor, and for example, at the time of reading “0”,
The first node on one electrode side of the discharge current dividing capacitor is set in advance to the second power supply potential by the first switch means, and the second node on the other electrode side of the capacitor is connected to the inverter. Set to the first power supply potential in advance by the output,
The second node transitions from the first power supply potential to the second power supply potential in synchronization with the read operation of “0”.
Therefore, the reading speed of "0" can be further improved by the capacitance feedback at the time when the second node transitions from the first power supply potential to the second power supply potential, as compared with the first invention. According to the third aspect, the capacitive shunt circuit having the capacitance, the first and second switch means, and the inverter is connected in parallel with the second output transistor. The read speed can be improved by the capacitance feedback at the time of the read operation of “0”. Further, in the first, second, and third inventions, the shunt circuit having a relatively simple circuit configuration is provided, so that the read speed of the output circuit can be improved with simple control.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示す出力回路の回路図
である。FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the present invention.

【図２】従来の出力回路の回路図である。FIG. 2 is a circuit diagram of a conventional output circuit.

【図３】図２のタイムチャートである。FIG. 3 is a time chart of FIG. 2;

【図４】図１のタイムチャートである。FIG. 4 is a time chart of FIG. 1;

【図５】本発明の第２の実施例を示す出力回路の回路図
である。FIG. 5 is a circuit diagram of an output circuit showing a second embodiment of the present invention.

【図６】図５のタイムチャートである。FIG. 6 is a time chart of FIG. 5;

【図７】本発明の第３の実施例を示す出力回路の回路図
である。FIG. 7 is a circuit diagram of an output circuit showing a third embodiment of the present invention.

【図８】図７のタイムチャートである。FIG. 8 is a time chart of FIG. 7;

【図９】本発明の第４の実施例を示す出力回路の回路図
である。FIG. 9 is a circuit diagram of an output circuit showing a fourth embodiment of the present invention.

【図１０】図９のタイムチャートである。FIG. 10 is a time chart of FIG. 9;

【符号の説明】[Explanation of symbols]

１，２，２１，２２，３１，３６ 入力端子 ３ ＮＭＯＳ（第１の出力トランジ
スタ） ４ ＮＭＯＳ（第２の出力トランジ
スタ） ５ 寄生抵抗 ６ 出力端子 １０ 外部の負荷回路 １１ 負荷容量 ２０，３０，３０Ａ，３０Ｂ 分流回路 ２３，３２ ＮＭＯＳ（第１のスイッチ手
段） ２４，３３ ＮＭＯＳ（第２のスイッチ手
段） ２５，３４ 容量 ３５ インバータ Ｎ１，Ｎ２１ ノード Ｎ３１，Ｎ３２ 第１，第２のノード Ｓ１，Ｓ２ 第１，第２の入力信号 Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３６ 制御信号 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）1, 2, 21, 22, 31, 36 input terminal 3 NMOS (first output transistor) 4 NMOS (second output transistor) 5 parasitic resistance 6 output terminal 10 external load circuit 11 load capacitance 20, 30, 30A , 30B Shunt circuit 23, 32 NMOS (first switch means) 24, 33 NMOS (second switch means) 25, 34 capacity 35 inverter N1, N21 node N31, N32 first, second node S1, S2 1, second input signal S21, S22, S31, S36 control signal Vcc power supply potential (first power supply potential) Vss ground potential (second power supply potential)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 出力端子と第１の電源電位との間に接続
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位との間に接続され、第２
の入力信号によってオン，オフ動作する第２の出力トラ
ンジスタと、 ノードと前記第１の電源電位との間に接続された容量
と、 前記ノードと前記第２の電源電位との間に接続され、第
１の制御信号によりオン状態となって該ノードを該第２
の電源電位に設定する第１のスイッチ手段と、 前記出力端子と前記ノードとの間に接続され、前記第１
の制御信号により前記第１のスイッチ手段がオフ状態に
なった後に、第２の制御信号によりオン状態となる第２
のスイッチ手段と、 を有することを特徴とする出力回路。 1. A connection between an output terminal and a first power supply potential.
The first input signal is turned on and off by the first input signal.
And an output transistor connected between the output terminal and the second power supply potential.
The second output transistor that is turned on and off by the input signal of
And a capacitor connected between the node and the first power supply potential
And between the node and the second power supply potential,
1 and the node is turned on by the control signal
A first switch means for setting the power supply potential of the first power supply and the output terminal and the node;
The first switch means is turned off by the control signal of
The second control signal is turned on by the second control signal.
And a switch means . 【請求項２】 出力端子と第１の電源電位との間に接続
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位との間に接続され、第２
の入力信号によってオン，オフ動作する第２の出力トラ
ンジスタと、 第１のノードと第２のノードとの間に接続された容量
と、 前記第１のノードと前記第２の電源電位との間に接続さ
れ、第１の制御信号によりオン状態となって該第１のノ
ードを該第２の電源電位に設定する第１のスイッチ手段
と、 入力側に前記第２の入力信号または該第２の入力信号よ
りも所定時間遅れた第２の制御信号が入力され、出力側
が前記第２のノードに接続され、該入力側に入力された
信号を反転して該出力側に接続された該第２のノードの
電位を、前記第１の電源電位から前記第２の電源電位へ
遷移させるインバータと、 前記出力端子と前記第１のノードとの間に接続され、前
記第１の制御信号により前記第１のスイッチ手段がオフ
状態になった後に、前記第２の入力信号または前記第２
の制御信号によりオン状態となる第２のスイッチ手段
と、 を有することを特徴とする出力回路。 2. A connection between an output terminal and a first power supply potential.
The first input signal is turned on and off by the first input signal.
And an output transistor connected between the output terminal and the second power supply potential.
The second output transistor that is turned on and off by the input signal of
Transistor and a capacitor connected between the first node and the second node
When, of the connection between the said first node a second power supply potential
Is turned on by the first control signal, and the first node is turned on.
First switch means for setting the mode to the second power supply potential
And the second input signal or the second input signal on the input side.
A second control signal delayed by a predetermined time
Is connected to the second node and is input to the input side.
The second node connected to the output by inverting the signal
Potential from the first power supply potential to the second power supply potential
An inverter to be transitioned , connected between the output terminal and the first node,
The first switch means is turned off by the first control signal.
The second input signal or the second
Switch means that is turned on by the control signal of
And an output circuit comprising: 【請求項３】 出力端子と第１の電源電位との間に接続
され、第１の入力信 号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位との間に接続され、第２
の入力信号によってオン，オフ動作する第２の出力トラ
ンジスタと、 第１のノードと第２のノードとの間に接続された容量
と、 前記第１のノードと前記第２の電源電位との間に接続さ
れ、第１の制御信号によりオン状態となって該第１のノ
ードを該第２の電源電位に設定する第１のスイッチ手段
と、 入力側に前記第２の入力信号よりも所定時間遅れた第２
の制御信号が入力され、出力側が前記第２のノードに接
続され、該入力側に入力された該第２の制御信号を反転
して該出力側に接続された該第２のノードの電位を、前
記第１の電源電位から前記第２の電源電位へ遷移させる
インバータと、 前記出力端子と前記第１のノードとの間に接続され、前
記第１の制御信号により前記第１のスイッチ手段がオフ
状態になった後に、前記第２の入力信号によりオン状態
となる第２のスイッチ手段と、 を有することを特徴とする出力回路。 3. A connection between an output terminal and a first power supply potential.
It is, turned on by the first input signal, a first turning off operation
And an output transistor connected between the output terminal and the second power supply potential.
The second output transistor that is turned on and off by the input signal of
Transistor and a capacitor connected between the first node and the second node
When, of the connection between the said first node a second power supply potential
Is turned on by the first control signal, and the first node is turned on.
First switch means for setting the mode to the second power supply potential
A second input signal that is delayed by a predetermined time from the second input signal on the input side.
And the output side is connected to the second node.
And inverts the second control signal input to the input side
The potential of the second node connected to the output side
Transition from the first power supply potential to the second power supply potential
An inverter connected between the output terminal and the first node;
The first switch means is turned off by the first control signal.
After being in the ON state, it is turned ON by the second input signal.
And a second switch means .