JPH0728093A - 表示用アクティブマトリクス基板 - Google Patents
表示用アクティブマトリクス基板Info
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- JPH0728093A JPH0728093A JP19550993A JP19550993A JPH0728093A JP H0728093 A JPH0728093 A JP H0728093A JP 19550993 A JP19550993 A JP 19550993A JP 19550993 A JP19550993 A JP 19550993A JP H0728093 A JPH0728093 A JP H0728093A
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- gate
- capacitance
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Abstract
(57)【要約】
【目的】 表示用アクティブマトリクス基板の画素開口
率を改善する。 【構成】 表示用アクティブマトリクス基板は左右及び
上下方向に行列配置した画素１を含んでいる。個々の画
素１は、薄膜トランジスタＴＦＴと画素電極ＰＸＬと保
持容量Ｃｓとから構成されている。画素電極ＰＸＬはＴ
ＦＴのドレインＤに接続されている。保持容量Ｃｓの一
端は同じくドレインＤに接続されている。保持容量Ｃｓ
の他端は容量線２に接続されている。ＴＦＴのゲートＧ
はゲート線３に接続されている。ＴＦＴのソースＳは信
号線４に接続されている。かかる構成において、容量線
２は信号線４と重複して列方向に延設されている。一
方、ゲート線３は容量線２と直交して行方向に延設され
ている。
率を改善する。 【構成】 表示用アクティブマトリクス基板は左右及び
上下方向に行列配置した画素１を含んでいる。個々の画
素１は、薄膜トランジスタＴＦＴと画素電極ＰＸＬと保
持容量Ｃｓとから構成されている。画素電極ＰＸＬはＴ
ＦＴのドレインＤに接続されている。保持容量Ｃｓの一
端は同じくドレインＤに接続されている。保持容量Ｃｓ
の他端は容量線２に接続されている。ＴＦＴのゲートＧ
はゲート線３に接続されている。ＴＦＴのソースＳは信
号線４に接続されている。かかる構成において、容量線
２は信号線４と重複して列方向に延設されている。一
方、ゲート線３は容量線２と直交して行方向に延設され
ている。
Description
【０００１】
【産業上の利用分野】本発明は表示用アクティブマトリ
クス基板に関する。より詳しくは画素に書き込まれた信
号電圧を保持する為に用いられる保持容量の構成に関す
る。
クス基板に関する。より詳しくは画素に書き込まれた信
号電圧を保持する為に用いられる保持容量の構成に関す
る。
【０００２】
【従来の技術】図４を参照して、表示用アクティブマト
リクス基板を用いて組み立てられた従来の液晶表示装置
の構成を簡潔に説明する。本図はマトリクス状に配列さ
れた画素の１個分に対応する等価回路図である。画素１
００（模式的に点線で囲まれた領域で示されている）
は、画素電極ＰＸＬと対向電極ＣＯＭとの間に挟持され
た液晶層からなる液晶容量ＬＣを有している。液晶容量
ＬＣに書き込まれる画像信号を保持する為に保持容量Ｃ
ｓが並列に接続されている。保持容量Ｃｓは液晶容量Ｌ
Ｃを含む画素１００（点線で囲まれた領域）の一部を占
めており、この分だけ画素開口率が犠牲になる。液晶容
量ＬＣを駆動する為に薄膜トランジスタ（ＴＦＴ）が設
けられている。ＴＦＴのドレインＤは画素電極ＰＸＬ及
び保持容量Ｃｓの一方の端子に接続されている。保持容
量Ｃｓの他方の端子は容量線１０１に接続されている。
ＴＦＴのソースＳは信号線１０２に接続されており、ゲ
ートＧはゲート線１０３に接続されている。ゲート信号
に応答してＴＦＴは導通し画像信号を液晶容量ＬＣに書
き込む。この時余分の電荷が保持容量Ｃｓにも蓄えられ
る。ゲート信号が解除されるとＴＦＴは非導通状態にな
り書き込まれた画像信号が保持される。なお、保持容量
を備えた表示用アクティブマトリクス基板は例えば特公
平１−３３８３３号公報に開示されている。
リクス基板を用いて組み立てられた従来の液晶表示装置
の構成を簡潔に説明する。本図はマトリクス状に配列さ
れた画素の１個分に対応する等価回路図である。画素１
００（模式的に点線で囲まれた領域で示されている）
は、画素電極ＰＸＬと対向電極ＣＯＭとの間に挟持され
た液晶層からなる液晶容量ＬＣを有している。液晶容量
ＬＣに書き込まれる画像信号を保持する為に保持容量Ｃ
ｓが並列に接続されている。保持容量Ｃｓは液晶容量Ｌ
Ｃを含む画素１００（点線で囲まれた領域）の一部を占
めており、この分だけ画素開口率が犠牲になる。液晶容
量ＬＣを駆動する為に薄膜トランジスタ（ＴＦＴ）が設
けられている。ＴＦＴのドレインＤは画素電極ＰＸＬ及
び保持容量Ｃｓの一方の端子に接続されている。保持容
量Ｃｓの他方の端子は容量線１０１に接続されている。
ＴＦＴのソースＳは信号線１０２に接続されており、ゲ
ートＧはゲート線１０３に接続されている。ゲート信号
に応答してＴＦＴは導通し画像信号を液晶容量ＬＣに書
き込む。この時余分の電荷が保持容量Ｃｓにも蓄えられ
る。ゲート信号が解除されるとＴＦＴは非導通状態にな
り書き込まれた画像信号が保持される。なお、保持容量
を備えた表示用アクティブマトリクス基板は例えば特公
平１−３３８３３号公報に開示されている。
【０００３】
【発明が解決しようとする課題】図５は、図４に示した
Ｙ−Ｙ線に沿って切断した断面構造を模式的に表わした
ものである。図示する様に、石英等からなる絶縁基板１
０４の表面には、島状にパタニングされたポリシリコン
膜が形成されており、素子領域１０５を構成する。図面
上、素子領域１０５の左側にはＴＦＴが形成され、右側
には保持容量Ｃｓが形成されている。ＴＦＴは絶縁膜１
０６を介して重ねられたゲート電極Ｇを含んでいる。こ
のゲート電極Ｇは図４に示したゲート線１０３の一部か
ら構成されている。ゲート電極Ｇの両側において素子領
域１０５にはソース領域Ｓとドレイン領域Ｄが形成され
ている。ソース領域Ｓには配線電極１０７が接続されて
いる。この配線電極１０７は図４に示した信号線１０２
から延設されたものである。一方ドレイン領域Ｄには画
素電極ＰＸＬが接続されている。
Ｙ−Ｙ線に沿って切断した断面構造を模式的に表わした
ものである。図示する様に、石英等からなる絶縁基板１
０４の表面には、島状にパタニングされたポリシリコン
膜が形成されており、素子領域１０５を構成する。図面
上、素子領域１０５の左側にはＴＦＴが形成され、右側
には保持容量Ｃｓが形成されている。ＴＦＴは絶縁膜１
０６を介して重ねられたゲート電極Ｇを含んでいる。こ
のゲート電極Ｇは図４に示したゲート線１０３の一部か
ら構成されている。ゲート電極Ｇの両側において素子領
域１０５にはソース領域Ｓとドレイン領域Ｄが形成され
ている。ソース領域Ｓには配線電極１０７が接続されて
いる。この配線電極１０７は図４に示した信号線１０２
から延設されたものである。一方ドレイン領域Ｄには画
素電極ＰＸＬが接続されている。
【０００４】保持容量Ｃｓは絶縁膜１０６を介して重ね
られた容量線１０１によって構成されている。従来、こ
の容量線１０１はゲート線１０３と同一の膜材料で構成
されており、例えばポリシリコンが用いられる。容量線
１０１とゲート線１０３を同一の膜材料で形成する関係
上、容量線１０１はゲート線１０３と平行に行方向に配
設されている。又、配線パタンのレイアウトの関係上、
従来容量線１０１は画素電極ＰＸＬの直下を通過してい
た。容量線１０１はポリシリコン等から形成されており
光学的に不透明であり、画素電極ＰＸＬの開口部を一部
遮閉してしまう。従って、従来の容量線配置構造では、
画素開口率が犠牲になるという課題があった。
られた容量線１０１によって構成されている。従来、こ
の容量線１０１はゲート線１０３と同一の膜材料で構成
されており、例えばポリシリコンが用いられる。容量線
１０１とゲート線１０３を同一の膜材料で形成する関係
上、容量線１０１はゲート線１０３と平行に行方向に配
設されている。又、配線パタンのレイアウトの関係上、
従来容量線１０１は画素電極ＰＸＬの直下を通過してい
た。容量線１０１はポリシリコン等から形成されており
光学的に不透明であり、画素電極ＰＸＬの開口部を一部
遮閉してしまう。従って、従来の容量線配置構造では、
画素開口率が犠牲になるという課題があった。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は容量線のレイアウトを工夫して画素
開口率の改善を図る事を目的とする。かかる目的を達成
する為に以下の手段を講じた。即ち、本発明にかかる表
示用アクティブマトリクス基板は、行列配置した薄膜ト
ランジスタと、各薄膜トランジスタのドレインに接続さ
れ同じく行列配置した画素電極と、各薄膜トランジスタ
のドレインに接続され同じく行列配置した保持容量とを
備えている。又、各行の薄膜トランジスタのゲートに接
続し行方向に延設されたゲート線と、各列の薄膜トラン
ジスタのソースに接続し列方向に延設された信号線と、
各列の保持容量に接続し該信号線と重複して列方向に延
設された容量線とを備えている。具体的には、所定の形
状にパタニングされた半導体薄膜からなる素子領域を含
んでおり、該容量線は絶縁膜を介して該素子領域の一部
と重なり合い前記保持容量を構成する。一方ゲート線は
絶縁膜を介して該素子領域の他部と交差し前記薄膜トラ
ンジスタのゲートを構成する。より具体的には、前記素
子領域は第１のポリシリコン層からなり、前記ゲート線
は第２のポリシリコン層からなり、前記容量線は第３の
ポリシリコン層からなる。
題に鑑み、本発明は容量線のレイアウトを工夫して画素
開口率の改善を図る事を目的とする。かかる目的を達成
する為に以下の手段を講じた。即ち、本発明にかかる表
示用アクティブマトリクス基板は、行列配置した薄膜ト
ランジスタと、各薄膜トランジスタのドレインに接続さ
れ同じく行列配置した画素電極と、各薄膜トランジスタ
のドレインに接続され同じく行列配置した保持容量とを
備えている。又、各行の薄膜トランジスタのゲートに接
続し行方向に延設されたゲート線と、各列の薄膜トラン
ジスタのソースに接続し列方向に延設された信号線と、
各列の保持容量に接続し該信号線と重複して列方向に延
設された容量線とを備えている。具体的には、所定の形
状にパタニングされた半導体薄膜からなる素子領域を含
んでおり、該容量線は絶縁膜を介して該素子領域の一部
と重なり合い前記保持容量を構成する。一方ゲート線は
絶縁膜を介して該素子領域の他部と交差し前記薄膜トラ
ンジスタのゲートを構成する。より具体的には、前記素
子領域は第１のポリシリコン層からなり、前記ゲート線
は第２のポリシリコン層からなり、前記容量線は第３の
ポリシリコン層からなる。
【０００６】
【作用】本発明によれば容量線は列方向に延設されてお
り、信号線と重複している。従って、画素電極を横切ら
ないので画素開口率を犠牲にする事がない。一方、従来
の構成では容量線は行方向に沿ってゲート線と平行にレ
イアウトされていた。この為、画素電極を横切る事にな
り、その分画素開口率が犠牲になっていた。
り、信号線と重複している。従って、画素電極を横切ら
ないので画素開口率を犠牲にする事がない。一方、従来
の構成では容量線は行方向に沿ってゲート線と平行にレ
イアウトされていた。この為、画素電極を横切る事にな
り、その分画素開口率が犠牲になっていた。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示用アクティ
ブマトリクス基板の基本的な構成を示す回路図である。
本図は、表示用アクティブマトリクス基板を用いて組み
立てられたアクティブマトリクス液晶表示装置の１画素
分に対応する等価回路を表わしている。図示する画素１
は左右方向並びに上下方向に行列配置されたもののうち
１個を模式的に点線で囲って示したものである。画素１
には薄膜トランジスタ（ＴＦＴ）が含まれている。この
ＴＦＴはゲートＧとドレインＤとソースＳを備えた絶縁
ゲート電界効果型のトランジスタである。ドレインＤに
は画素電極ＰＸＬが接続されている。この画素電極ＰＸ
Ｌに所定の間隙を介して対向電極ＣＯＭが対面配置され
ている。両者の間に液晶層が介在し、液晶容量ＬＣを構
成する。ＴＦＴのドレインＤには保持容量Ｃｓの一方の
端子が接続されている。保持容量Ｃｓの他方の端子は容
量線２に接続されている。ＴＦＴのゲートＧにはゲート
線３が接続されている。又ＴＦＴのソースＳには信号線
４が接続されている。
詳細に説明する。図１は本発明にかかる表示用アクティ
ブマトリクス基板の基本的な構成を示す回路図である。
本図は、表示用アクティブマトリクス基板を用いて組み
立てられたアクティブマトリクス液晶表示装置の１画素
分に対応する等価回路を表わしている。図示する画素１
は左右方向並びに上下方向に行列配置されたもののうち
１個を模式的に点線で囲って示したものである。画素１
には薄膜トランジスタ（ＴＦＴ）が含まれている。この
ＴＦＴはゲートＧとドレインＤとソースＳを備えた絶縁
ゲート電界効果型のトランジスタである。ドレインＤに
は画素電極ＰＸＬが接続されている。この画素電極ＰＸ
Ｌに所定の間隙を介して対向電極ＣＯＭが対面配置され
ている。両者の間に液晶層が介在し、液晶容量ＬＣを構
成する。ＴＦＴのドレインＤには保持容量Ｃｓの一方の
端子が接続されている。保持容量Ｃｓの他方の端子は容
量線２に接続されている。ＴＦＴのゲートＧにはゲート
線３が接続されている。又ＴＦＴのソースＳには信号線
４が接続されている。
【０００８】図示する様に、ゲート線３は行方向に沿っ
て延設されている。信号線４はこれと直交して列方向に
延設されている。本発明の特徴事項として、容量線２は
信号線４と重複して列方向に延設されている。
て延設されている。信号線４はこれと直交して列方向に
延設されている。本発明の特徴事項として、容量線２は
信号線４と重複して列方向に延設されている。
【０００９】ゲート線３にゲート信号を印加するとＴＦ
Ｔは導通状態になる。これと同期して信号線４を介し画
像信号を供給すると、導通状態にあるＴＦＴを介して液
晶容量ＬＣに信号電荷が充電される。充電電荷量に応じ
て画素電極ＰＸＬと対向電極ＣＯＭの間に所定の電圧が
印加され、液晶層の透過率が変化し所望の画像表示が行
なわれる。この時、余分の信号電荷が保持容量Ｃｓにも
蓄えられる。次にゲート信号が解除されると、ＴＦＴは
非導通状態になり書き込まれた画像信号が保持される。
この保持期間中液晶容量ＬＣやＴＦＴに電流リークが生
じても、保持容量Ｃｓに蓄積された電荷がこれを補うの
で、所望の画像表示が維持できる。
Ｔは導通状態になる。これと同期して信号線４を介し画
像信号を供給すると、導通状態にあるＴＦＴを介して液
晶容量ＬＣに信号電荷が充電される。充電電荷量に応じ
て画素電極ＰＸＬと対向電極ＣＯＭの間に所定の電圧が
印加され、液晶層の透過率が変化し所望の画像表示が行
なわれる。この時、余分の信号電荷が保持容量Ｃｓにも
蓄えられる。次にゲート信号が解除されると、ＴＦＴは
非導通状態になり書き込まれた画像信号が保持される。
この保持期間中液晶容量ＬＣやＴＦＴに電流リークが生
じても、保持容量Ｃｓに蓄積された電荷がこれを補うの
で、所望の画像表示が維持できる。
【００１０】図２は、図１に示した画素１の具体的な構
成例を示す平面図である。図示する様に、二点鎖線で囲
まれた部分が画素電極ＰＸＬである。又、一点鎖線で囲
まれたパタンが信号線４を表わしている。この信号線４
と重なる様に配置した実線で囲まれるパタンが容量線２
を表わしている。一方、この容量線２と直交する様に配
置した実線で囲まれたパタンがゲート線３を表わしてい
る。加えて、点線で囲まれた範囲は素子領域５を表わし
ている。この素子領域５は半導体薄膜を所定の形状にパ
タニングして得られたものである。
成例を示す平面図である。図示する様に、二点鎖線で囲
まれた部分が画素電極ＰＸＬである。又、一点鎖線で囲
まれたパタンが信号線４を表わしている。この信号線４
と重なる様に配置した実線で囲まれるパタンが容量線２
を表わしている。一方、この容量線２と直交する様に配
置した実線で囲まれたパタンがゲート線３を表わしてい
る。加えて、点線で囲まれた範囲は素子領域５を表わし
ている。この素子領域５は半導体薄膜を所定の形状にパ
タニングして得られたものである。
【００１１】図から理解される様に、容量線２は信号線
４と重なった状態で列方向に延設されており、画素電極
ＰＸＬを横切らない様にレイアウトされている。従っ
て、画素開口率が犠牲にならない。容量線２は絶縁膜を
介して素子領域５の一部と重なり合い、保持容量Ｃｓを
構成する。一方ゲート線３は絶縁膜を介して素子領域５
の他部と交差し上述した薄膜トランジスタＴＦＴのゲー
トＧを構成する。このＴＦＴのドレインＤはコンタクト
ホールを介して画素電極ＰＸＬに接続されている。一
方、ＴＦＴのソースＳは同じくコンタクトホールを介し
て信号線４に電気接続されている。なお、ソースＳのコ
ンタクト部は容量線２と重ならない様にレイアウトされ
ている。
４と重なった状態で列方向に延設されており、画素電極
ＰＸＬを横切らない様にレイアウトされている。従っ
て、画素開口率が犠牲にならない。容量線２は絶縁膜を
介して素子領域５の一部と重なり合い、保持容量Ｃｓを
構成する。一方ゲート線３は絶縁膜を介して素子領域５
の他部と交差し上述した薄膜トランジスタＴＦＴのゲー
トＧを構成する。このＴＦＴのドレインＤはコンタクト
ホールを介して画素電極ＰＸＬに接続されている。一
方、ＴＦＴのソースＳは同じくコンタクトホールを介し
て信号線４に電気接続されている。なお、ソースＳのコ
ンタクト部は容量線２と重ならない様にレイアウトされ
ている。
【００１２】図３は、図２に示した表示用アクティブマ
トリクス基板の断面構造を示す模式図である。（Ａ）
は、図２に示したＡ−Ａ線に沿って切断した断面図であ
る。なお、このＡ−Ａ線はＴＦＴのドレインコンタクト
部を通るものである。同じく（Ｂ）は、図２に示したＢ
−Ｂ線に沿って切断した断面図である。Ｂ−Ｂ線はゲー
ト部を通過するものである。同じく（Ｃ）は、図２のＣ
−Ｃ線に沿って切断した断面図である。このＣ−Ｃ線は
ＴＦＴのソースコンタクト部を通るものである。
トリクス基板の断面構造を示す模式図である。（Ａ）
は、図２に示したＡ−Ａ線に沿って切断した断面図であ
る。なお、このＡ−Ａ線はＴＦＴのドレインコンタクト
部を通るものである。同じく（Ｂ）は、図２に示したＢ
−Ｂ線に沿って切断した断面図である。Ｂ−Ｂ線はゲー
ト部を通過するものである。同じく（Ｃ）は、図２のＣ
−Ｃ線に沿って切断した断面図である。このＣ−Ｃ線は
ＴＦＴのソースコンタクト部を通るものである。
【００１３】理解を容易にする為、先ず最初に（Ｂ）を
参照して積層断面構造を説明する。石英等からなる絶縁
基板６の表面には素子領域５が形成されている。この素
子領域５は例えば第１のポリシリコン薄膜を所定の形状
にパタニングしたものである。素子領域５の表面は絶縁
膜７で被覆されている。素子領域５の上には絶縁膜７を
介してゲート線３が行方向に横断している。ゲート線３
と素子領域５の交差部にＴＦＴのゲートＧが形成され
る。このゲート線３は例えば第２のポリシリコン薄膜を
ライン状にパタニングしたものである。ゲート線３の上
には第１層間膜８を介して容量線２が列方向に延設され
ている。列方向は紙面に対して垂直である。容量線２は
例えば第３のポリシリコン薄膜をライン状にパタニング
したものである。さらに容量線２の上には第２層間膜９
を介して信号線４が列方向に延設されている。この信号
線４は例えばアルミニウム等の金属薄膜をライン状にパ
タニングしたものである。
参照して積層断面構造を説明する。石英等からなる絶縁
基板６の表面には素子領域５が形成されている。この素
子領域５は例えば第１のポリシリコン薄膜を所定の形状
にパタニングしたものである。素子領域５の表面は絶縁
膜７で被覆されている。素子領域５の上には絶縁膜７を
介してゲート線３が行方向に横断している。ゲート線３
と素子領域５の交差部にＴＦＴのゲートＧが形成され
る。このゲート線３は例えば第２のポリシリコン薄膜を
ライン状にパタニングしたものである。ゲート線３の上
には第１層間膜８を介して容量線２が列方向に延設され
ている。列方向は紙面に対して垂直である。容量線２は
例えば第３のポリシリコン薄膜をライン状にパタニング
したものである。さらに容量線２の上には第２層間膜９
を介して信号線４が列方向に延設されている。この信号
線４は例えばアルミニウム等の金属薄膜をライン状にパ
タニングしたものである。
【００１４】次に（Ａ）を参照すると、素子領域５の上
には絶縁膜７を介して容量線２が直接接しており、保持
容量Ｃｓを構成している。なお、この保持容量Ｃｓの部
分からは、前述した第１層間膜８が除去されている。容
量線２の上には第２層間膜９を介して信号線４が平行に
配設されている。一方、ＴＦＴのドレインＤには第１層
間膜及び第２層間膜を貫通して設けられたコンタクトホ
ールを介して画素電極ＰＸＬが電気接続されている。
には絶縁膜７を介して容量線２が直接接しており、保持
容量Ｃｓを構成している。なお、この保持容量Ｃｓの部
分からは、前述した第１層間膜８が除去されている。容
量線２の上には第２層間膜９を介して信号線４が平行に
配設されている。一方、ＴＦＴのドレインＤには第１層
間膜及び第２層間膜を貫通して設けられたコンタクトホ
ールを介して画素電極ＰＸＬが電気接続されている。
【００１５】最後に（Ｃ）を参照すると、ＴＦＴのソー
スＳに、コンタクトホールを介して信号線４の延長され
た部分が電気接続されている。図示する様に、ソースＳ
のコンタクト部は、容量線２と重複しない様なレイアウ
トとなっている。かかる積層構造によれば、容量線２は
信号線４と重複して列方向に延設されており、画素電極
ＰＸＬにかかる事がない。この様な積層構造を実現する
為に、上述した様に例えばゲート線３と容量線２を別層
のポリシリコン薄膜を用いる事になる。又、容量線２と
信号線４の電気的な絶縁を図る為、追加の第２層間膜９
が必要になる。
スＳに、コンタクトホールを介して信号線４の延長され
た部分が電気接続されている。図示する様に、ソースＳ
のコンタクト部は、容量線２と重複しない様なレイアウ
トとなっている。かかる積層構造によれば、容量線２は
信号線４と重複して列方向に延設されており、画素電極
ＰＸＬにかかる事がない。この様な積層構造を実現する
為に、上述した様に例えばゲート線３と容量線２を別層
のポリシリコン薄膜を用いる事になる。又、容量線２と
信号線４の電気的な絶縁を図る為、追加の第２層間膜９
が必要になる。
【００１６】
【発明の効果】以上説明した様に、本発明によれば、容
量線は信号線と重複して列方向に延設されている。従来
の容量線がゲート線と平行に行方向に延設された構造と
異なり、画素電極を横断する事がないので画素開口率が
改善できるという効果が得られる。
量線は信号線と重複して列方向に延設されている。従来
の容量線がゲート線と平行に行方向に延設された構造と
異なり、画素電極を横断する事がないので画素開口率が
改善できるという効果が得られる。
【図１】本発明にかかる表示用アクティブマトリクス基
板のパタン配線図である。
板のパタン配線図である。
【図２】本発明にかかる表示用アクティブマトリクス基
板の具体的な配線パタン例を示す模式的な平面図であ
る。
板の具体的な配線パタン例を示す模式的な平面図であ
る。
【図３】本発明にかかる表示用アクティブマトリクス基
板の積層構造を示す断面図である。
板の積層構造を示す断面図である。
【図４】従来の表示用アクティブマトリクス基板の配線
パタン図である。
パタン図である。
【図５】従来の表示用アクティブマトリクス基板の積層
構造を示す模式的な断面図である。
構造を示す模式的な断面図である。
１ 画素 ２ 容量線 ３ ゲート線 ４ 信号線 ５ 素子領域 ６ 絶縁基板 ７ 絶縁膜 ８ 第１層間膜 ９ 第２層間膜 ＴＦＴ 薄膜トランジスタ Ｃｓ 保持容量 ＰＸＬ 画素電極 Ｇ ゲート Ｄ ドレイン Ｓ ソース
Claims (3)
- 【請求項１】 行列配置した薄膜トランジスタと、各薄
膜トランジスタのドレインに接続され同じく行列配置し
た画素電極と、各薄膜トランジスタのドレインに接続さ
れ同じく行列配置した保持容量と、各行の薄膜トランジ
スタのゲートに接続し行方向に延設されたゲート線と、
各列の薄膜トランジスタのソースに接続し列方向に延設
された信号線と、各列の保持容量に接続し該信号線と重
複して列方向に延設された容量線とを備えた表示用アク
ティブマトリクス基板。 - 【請求項２】 所定の形状にパタニングされた半導体薄
膜からなる素子領域を含んでおり、該容量線は絶縁膜を
介して該素子領域の一部と重なり合い前記保持容量を構
成し、該ゲート線は絶縁膜を介して該素子領域の他部と
交差し前記薄膜トランジスタのゲートを構成する請求項
１記載の表示用アクティブマトリクス基板。 - 【請求項３】 前記素子領域は第１のポリシリコン層か
らなり、前記ゲート線は第２のポリシリコン層からな
り、前記容量線は第３のポリシリコン層からなる請求項
２記載の表示用アクティブマトリクス基板。
Priority Applications (1)
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|---|---|---|---|
| JP19550993A JPH0728093A (ja) | 1993-07-13 | 1993-07-13 | 表示用アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19550993A JPH0728093A (ja) | 1993-07-13 | 1993-07-13 | 表示用アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728093A true JPH0728093A (ja) | 1995-01-31 |
Family
ID=16342270
Family Applications (1)
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|---|---|---|---|
| JP19550993A Pending JPH0728093A (ja) | 1993-07-13 | 1993-07-13 | 表示用アクティブマトリクス基板 |
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| JP (1) | JPH0728093A (ja) |
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