JPH0680804B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0680804B2 JPH0680804B2 JP59265294A JP26529484A JPH0680804B2 JP H0680804 B2 JPH0680804 B2 JP H0680804B2 JP 59265294 A JP59265294 A JP 59265294A JP 26529484 A JP26529484 A JP 26529484A JP H0680804 B2 JPH0680804 B2 JP H0680804B2
- Authority
- JP
- Japan
- Prior art keywords
- annular portion
- groove
- semiconductor device
- substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置、特にダイナミックRAMに適用
して好適な半導体装置の製造方法に関する。
して好適な半導体装置の製造方法に関する。
従来、dRAMのセルとして特開昭59-2362号公報に記載さ
れたものが知られている。第４図（ａ）は平面図、
（ｂ）はA-A′断面図である。即ち、Ｐ型Si基板（11）
に格子縞状に溝（12）を堀り、その底部にp+層を形成
し、フィールド酸化膜（13）が設けられている。そして
この溝には薄い酸化膜（14）を介してキャパシタ電極
（15）が設けられ、更に基板表面にゲート酸化膜（16）
を介してゲート電極（17）が設けられている。又、ゲー
ト電極（17）の両側にはn+層（18）が形成され、酸化膜
（19）に開けられたコンタクトホールC1を介してAl配線
（20）が設けられている。
れたものが知られている。第４図（ａ）は平面図、
（ｂ）はA-A′断面図である。即ち、Ｐ型Si基板（11）
に格子縞状に溝（12）を堀り、その底部にp+層を形成
し、フィールド酸化膜（13）が設けられている。そして
この溝には薄い酸化膜（14）を介してキャパシタ電極
（15）が設けられ、更に基板表面にゲート酸化膜（16）
を介してゲート電極（17）が設けられている。又、ゲー
ト電極（17）の両側にはn+層（18）が形成され、酸化膜
（19）に開けられたコンタクトホールC1を介してAl配線
（20）が設けられている。
かかるdRAMセルは、セル周囲がキャパシタとして利用で
きる為、大きな蓄積容量が得られるが、セル面積も大き
いという問題があった。例えば、上記メモリセルはセル
選択用のMOSFETのゲート電極（17）とキャパシタ電極
（15）との間にn+層（18）が存在し、またキャパシタ電
極（15）がセル上に張り出し部を有し、これらが大きな
セル面積を要する一因となっていたた。
きる為、大きな蓄積容量が得られるが、セル面積も大き
いという問題があった。例えば、上記メモリセルはセル
選択用のMOSFETのゲート電極（17）とキャパシタ電極
（15）との間にn+層（18）が存在し、またキャパシタ電
極（15）がセル上に張り出し部を有し、これらが大きな
セル面積を要する一因となっていたた。
［発明の目的］ 本発明は上記事情に鑑みて為されたもので小型な半導体
装置を得ることができる新規なゲート電極の形成方法を
提供することを目的とする。
装置を得ることができる新規なゲート電極の形成方法を
提供することを目的とする。
［発明の概要］ 本発明は、環状部と該環状部から延在する引出し部とか
らなるゲート電極を形成する半導体装置の製造方法にお
いて、基板上に予め環状部の内側を除いて前記環状部と
引出し部の外側を囲む突出部を設け、気相成長法により
前記ゲート電極となる膜を被着後、該膜を異方性エッチ
ングで全面エッチングし、前記突出部内壁に形成された
環状部、該環状部と一体形成され突出部間の溝を閉塞す
る引出し部として自己整合的に残置するようにしたこと
を特徴とする。
らなるゲート電極を形成する半導体装置の製造方法にお
いて、基板上に予め環状部の内側を除いて前記環状部と
引出し部の外側を囲む突出部を設け、気相成長法により
前記ゲート電極となる膜を被着後、該膜を異方性エッチ
ングで全面エッチングし、前記突出部内壁に形成された
環状部、該環状部と一体形成され突出部間の溝を閉塞す
る引出し部として自己整合的に残置するようにしたこと
を特徴とする。
［発明の効果］ 本発明によれば、ゲート電極は自己整合膜であるので、
ゲート電極と突出部との間のスペースが不要となり、ま
たゲート電極幅も小さく出来、装置の小型化を図ること
ができる。
ゲート電極と突出部との間のスペースが不要となり、ま
たゲート電極幅も小さく出来、装置の小型化を図ること
ができる。
以下、本発明の実施例を図面を参照しながら詳述する。
第１図は平面図、第２図（ａ）〜（ｅ）はそのA-A′断
面図又はB-B′断面図である。
面図又はB-B′断面図である。
先ず、p-型シリコン基板（11）にシリコン窒化膜（21）
を形成し、これをマスクとして基板を格子縞状にエッチ
ングする。そして底面にボロン（Ｂ）をイオン注入しp+
層（22）を形成する。次いでCVDSiO2によりフィールド
酸化膜（13）を平坦に埋設する（第２図ａ）。
を形成し、これをマスクとして基板を格子縞状にエッチ
ングする。そして底面にボロン（Ｂ）をイオン注入しp+
層（22）を形成する。次いでCVDSiO2によりフィールド
酸化膜（13）を平坦に埋設する（第２図ａ）。
次にこのフィールド酸化膜（13）を更に全面エッチング
し、溝（12）の底部にのみ残す。そして溝（12）表面を
熱酸化して薄い酸化膜（14）を形成し、n+多結晶シリコ
ンを平坦に埋め込みキャパシタ電極（15）を形成する
（第２図ｂ）。
し、溝（12）の底部にのみ残す。そして溝（12）表面を
熱酸化して薄い酸化膜（14）を形成し、n+多結晶シリコ
ンを平坦に埋め込みキャパシタ電極（15）を形成する
（第２図ｂ）。
この後、矩形開口（Ｄ）を有するレジストマスクを設
け、このレジストマスク及びシリコン窒化膜（21）をエ
ッチングマスクとして行方向のメモリセル境界の一部に
ついて１μ幅キャパシタ電極（15）の突出部を除去す
る。この時キャパシタ電極（15）は基板表面より深めに
除去し、除去部の基板側壁に現われた酸化膜（14）をウ
ェットエッチングで除去してボロンを熱拡散しp+層（2
3）を形成する。そしてシリコン窒化膜（21）を除去
し、全体を熱酸化してゲート酸化膜（16）を形成する。
基板の溝（12）をテーパーエッチングにより形成すれば
ボロンの熱拡散はボロンのイオン注入で行なうこともで
きる。更に5000Å厚,CVD（気相成長）法によりn+多結晶
シリコン（24）を形成する（第２図ｃ）。
け、このレジストマスク及びシリコン窒化膜（21）をエ
ッチングマスクとして行方向のメモリセル境界の一部に
ついて１μ幅キャパシタ電極（15）の突出部を除去す
る。この時キャパシタ電極（15）は基板表面より深めに
除去し、除去部の基板側壁に現われた酸化膜（14）をウ
ェットエッチングで除去してボロンを熱拡散しp+層（2
3）を形成する。そしてシリコン窒化膜（21）を除去
し、全体を熱酸化してゲート酸化膜（16）を形成する。
基板の溝（12）をテーパーエッチングにより形成すれば
ボロンの熱拡散はボロンのイオン注入で行なうこともで
きる。更に5000Å厚,CVD（気相成長）法によりn+多結晶
シリコン（24）を形成する（第２図ｃ）。
次いで反応性イオンエッチング（RIE）によりn+多結晶
シリコン（24）を垂直方向に5000Å厚分全面エッチング
する。これによりキャパシタ電極（15）の内壁に自己整
合した枠状のゲート電極（17）（ワード線）が前記キャ
パシタ除去部を閉塞して行方向のセルについて一体形成
される。この自己整合したゲート電極（17）のチャネル
長はn+多結晶シリコン（24）の成長膜厚で決まるのでマ
スク合せずれの影響は受けない。
シリコン（24）を垂直方向に5000Å厚分全面エッチング
する。これによりキャパシタ電極（15）の内壁に自己整
合した枠状のゲート電極（17）（ワード線）が前記キャ
パシタ除去部を閉塞して行方向のセルについて一体形成
される。この自己整合したゲート電極（17）のチャネル
長はn+多結晶シリコン（24）の成長膜厚で決まるのでマ
スク合せずれの影響は受けない。
次にAsをイオン注入してn+層（25）を形成する。そして
CVDにより全体にシリコン酸化膜（19）を被せ、コンタ
クトホールC1を開けてAl配線（20）（ビット線）を列方
向に形成する（第２図d,e）。
CVDにより全体にシリコン酸化膜（19）を被せ、コンタ
クトホールC1を開けてAl配線（20）（ビット線）を列方
向に形成する（第２図d,e）。
かくして本実施例によればキャパシタ電極幅を溝幅で規
定し、ゲート電極（17）をキャパシタ電極（15）に密着
して設けたのでセルの小型化を図ることができる。
定し、ゲート電極（17）をキャパシタ電極（15）に密着
して設けたのでセルの小型化を図ることができる。
又、上記実施例ではフィールド領域に設けた溝（12）底
部にp+層（22）とフィールド酸化膜（13）を設けたが、
第３図の様にp-型Si基板（31）全面にp+層（32）を熱拡
散形成し、更にp-Si層（33）をエピタキシャル成長した
ものを基板とし、溝（12）をp+層（32）に達する様に形
成すればこれらを不要とする事ができる。p+型Si基板に
p-層（33）をエピタキシャル清著したものを用い、p+基
板に達するように溝（12）を形成してもよい。
部にp+層（22）とフィールド酸化膜（13）を設けたが、
第３図の様にp-型Si基板（31）全面にp+層（32）を熱拡
散形成し、更にp-Si層（33）をエピタキシャル成長した
ものを基板とし、溝（12）をp+層（32）に達する様に形
成すればこれらを不要とする事ができる。p+型Si基板に
p-層（33）をエピタキシャル清著したものを用い、p+基
板に達するように溝（12）を形成してもよい。
第１図は本発明の実施例を説明する平面図、第２図
（ａ）〜（ｅ）はその工程断面図、第３図は他の実施例
の断面図、第４図（ａ）（ｂ）は従来例の夫々平面図及
び断面図である。 図において、 11…半導体基板、12…溝、15…キャパシタ電極、17…ゲ
ート電極、20…Al配線。
（ａ）〜（ｅ）はその工程断面図、第３図は他の実施例
の断面図、第４図（ａ）（ｂ）は従来例の夫々平面図及
び断面図である。 図において、 11…半導体基板、12…溝、15…キャパシタ電極、17…ゲ
ート電極、20…Al配線。
Claims (2)
- 【請求項１】環状部と該環状部から延在する引出し部と
からなるゲート電極を形成する半導体装置の製造方法に
おいて、基板上に予め環状部の内側を除いて前記環状部
と引出し部の外側を囲む突出部を設け、気相成長法によ
り前記ゲート電極となる膜を被着後、該膜を異方性エッ
チングで全面エッチングし、前記突出部内壁に形成され
た環状部、該環状部と一体形成され突出部間の溝を閉塞
する引出し部として自己整合的に残置するようにしたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記突出部は半導体基板のフィールド領域
の溝に基板主面上に溝と実質同じ幅突出して設けられた
キャパシタ電極であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265294A JPH0680804B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265294A JPH0680804B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144059A JPS61144059A (ja) | 1986-07-01 |
| JPH0680804B2 true JPH0680804B2 (ja) | 1994-10-12 |
Family
ID=17415202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265294A Expired - Lifetime JPH0680804B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680804B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2512897B2 (ja) * | 1986-04-15 | 1996-07-03 | ソニー株式会社 | 半導体メモリ装置 |
| JPS6376365A (ja) * | 1986-09-18 | 1988-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5124766A (en) * | 1989-06-30 | 1992-06-23 | Texas Instruments Incorporated | Filament channel transistor interconnected with a conductor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-18 JP JP59265294A patent/JPH0680804B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144059A (ja) | 1986-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6171923B1 (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| EP0135942B1 (en) | Semiconductor memory and method of producing the same | |
| US4338138A (en) | Process for fabricating a bipolar transistor | |
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| US6204140B1 (en) | Dynamic random access memory | |
| JP2655859B2 (ja) | 半導体記憶装置 | |
| US4641416A (en) | Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter | |
| US4942137A (en) | Self-aligned trench with selective trench fill | |
| US6037210A (en) | Memory cell with transfer device node in selective polysilicon | |
| JPH07161830A (ja) | 半導体記憶装置及びその製造方法 | |
| US5372950A (en) | Method for forming isolation regions in a semiconductor memory device | |
| JPH06101546B2 (ja) | １トランジスタ・メモリ・セル装置の製造方法 | |
| US4582565A (en) | Method of manufacturing integrated semiconductor circuit devices | |
| US5646052A (en) | Isolation region structure of semiconductor device and method for making | |
| US5326715A (en) | Method for forming a field oxide film of a semiconductor device | |
| US5026659A (en) | Process for fabricating stacked trench capacitors of dynamic ram | |
| KR100231962B1 (ko) | 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 | |
| JP3450682B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07109876B2 (ja) | 半導体記憶装置の製造方法 | |
| US6117732A (en) | Use of a metal contact structure to increase control gate coupling capacitance for a single polysilicon non-volatile memory cell | |
| JPH0621210A (ja) | 半導体装置の製造方法 | |
| JPH0680804B2 (ja) | 半導体装置の製造方法 | |
| US5593928A (en) | Method of making a semiconductor device having floating source and drain regions | |
| JPS59232455A (ja) | 半導体装置 | |
| JPH07112047B2 (ja) | 半導体記憶装置及びその製造方法 |