JPS592362A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明に溝底Ｎ５ｒｃおいて絶縁体分離さｎ４ｃＭＯＳ
キャパシタヲ有する＃ｐ導体装置およびその製造方法に
関するものである。

例えは１個のトランジスタと１個のキャパシタからなる
セルから構成されているダイナミックランダムアクセス
メモリ（以−１ＩＴｒ形ｄＲＡＭと略記）では半導体基
板上に互いに電気的に分離された多数のキャパシタを形
成する必費かある０ここではキャパシタ８に重点をおい
てＩＴｒ形ｄＲＡ］ＶＩセルの構造およびその製造方法
について説明する０従米技術により製造したＩ　Ｔｒ形
ｄ　ＲＡＭのセル部の平面図およびＡ　−Ａ’線じ沿う
断面図を第１図ｕ）、（ロ）に示す。なお以）の簡明で
はＭＯＳ　トランジスタはｎチャネル形でおるとする。

ｐチャネル形の場合でも、後で述べるソース・トレイン
用拡散層およびチャネルストッパーの導電形が透しなる
外は全く同様である。

第１図Ｕ）において破細で囲んだ領域が１トランジスタ
と１キヤパシタとより成るｌメモリセルでめるｄキャパ
シタはｐ形シリコン基板１と絶縁ｔ４−薄ＩＩ！１２お
よび導電体薄膜３より形成されるＭＯ８形キャパシタで
ある。絶縁体薄膜２は厚さがｌＯＯ〜５００Ａ相度で、
シリコン基板を熱酸化することによ！ｌｌ得られるシリ
コン酸化膜または化学的気相成長法（以下ＣＶＤ法と略
記）等によｐ形成されるシリコン酸化膜またはシリコン
窒化膜等が用いられる。導電体薄膜３としてはリンなど
の不純物？ドープした多結晶シリコンｔｆｃｕアルミニ
ウム、モリブデンなどの金鵬が用いられる。また異なる
キャパシタ間に扛厚いシリコン酸化膜４があｐｌさらに
その１都にチャネルストッパ領域ｌｌがあり電気的に分
離かなされる。キャパシタに隣接するＭＯ８Ｆ’ＥＴは
、ソース・ドレインとなる♂拡散ｒ＠ｌＯ＞↓びケート
絶縁膜２０およびゲート電極（ワード’［１ｌ）３０↓
９敗る。層間絶縁膜５を介してビット線６か形成されて
あ・す、スルーホール１０００区より拡散層１ＯＶｃ接
枕さ１１でいる。

次に、上述したｌ　Ｔｒ形ｄＲＡＭセルの従来技術によ
る製造方法會第２図以下に具体的に祝用する０ １丁第２凶に示すように、シリコン基板ｌ上にパッドシ
リコン酸化１１ｉ２００會介して、ＣＶＤ防匹エリ厚さ
１０００λ相度のシリコン窒化膜７ｏ全形敗し、次にバ
ターニングしたレジス）　１１１　’にマスクに分離領
域（資）上のシリコン窒化膜およびパットシリコン酸化
９ｊ′？ｒ：エツチング除去し、素子領域８１上にのみ
シリコン窒化膜７０お工ひバッドシリコン酸化膜２００
から取る積層機が残るようにする。

次ニハターニングしたレジスト１１１　ｋマスクにホウ
素などのｐ形不純物をイオン注入し、熱処理を施丁こと
により、分離領域間の表面打返の基板濃度金高くシ、チ
ャネルストッパー領域１１を形成する。

次に第３図（示す工うに上Ｂｃ槓積層ｔマスクに、例え
ば１０００℃、湿った酸素中で約４時間の酸化（以Ｖ−
選択酸化という）を行うことにより１分離領域冊上にの
み厚さ７０００５．相反のシリコン酸化膜４會形取する
。次にシリコン窒化膜７ｏお（３） よびシリコン酸化Ｉｌｌ　２００　’にエツチング除去
することにより、累子饋域８１上にシリコン基板ｌの表
面全露出させる。

次に第４図に示すようｖｃ１素子領域８１上にキャパシ
タ用の絶縁体薄膜として２例えに熱酸化に↓リシリコン
酸化膜２會形成する。さらに導電体薄膜として１例えは
リントークの多結晶シリコン３′？ｒ堆積し、バターニ
ング′に施す。以下。

第１図の構造を形成するためにゲート絶縁膜加を形成し
た後、例えはモリブデンなど會蒸層、バターニングして
ゲート電極３０を形成し、次に導電体薄＠３およびゲー
ト電極３０會マスクに。

ヒ素などのｎ形不純物をイオン注入し、熱処理を施すこ
とによ！ｌｌｎ＋拡散層ｌＯを形成する。次に層間絶縁
膜５會形成し、スルーホール１０００を形成した後、例
えはアルミニウムなど會蒸庸、バターニングしてビット
＃６ｆｆｉ形成する〇以上従来技術によるＩ　Ｔｒ形ｄ
ＲＡＭの形成法を飲用した。素子の筒密度化のためには
キャパシタ面積の細小が有効でおる０しかし第１図のよ
（４） うな構造ではキャパシタ領域の面積全縮小すると容量が
減少するため蓄積電向暑がＶＶ、ノイズ等に対するマー
ジンが少なくなるという欠点がある。また選択酸化時に
キャパシタ形成領域に酸化か進行し、いわゆるバーズビ
ークが形成されるため、分離部の微細化が困難であった
。

さらに分離部とキャパシタ都には表面段差が形成される
ため、電極や配線の断線が生じやすいという欠点かあっ
た。

不発明はこれらの欠点全除去するため、半導体基板上の
虐足部分じ形成した溝の側面にキャパシタ會形成し、力
・つ該溝底部ｒ分離用絶縁膜を形成するもので、これｅ
こよってキャパシタの谷ｔｔ大ならしめうると共Ｉｃキ
ャパシタの平向的な面積會小ならしめることを目的とす
るものである。

前記の目的を達成するため、本発明は少なくとも２個以
上のキャパシタ會有する半導体装置において、半導体基
板の主表面の助足頚域に形成された少なくとも１個の溝
のｇｌＩＩＴＩｉＪ′に含む餉域ｖｃキャパシタが形成
され、かつ該溝底１ｔｌｌＫ該キャパシタ會電気的１分
離１−る領域が形敗されていることケ特徴とする半導体
装置全発明の要旨とするものである。

さらト率発明は半導体基板の主表面の所定領域に溝を形
成し、少なくとも畝溝の側面會含む饋域ｖｃ第１の絶縁
膜を形成する工程と、該溝底部ｖｃ第２の絶縁膜ｔ・形
成する工程と、該第１の絶縁膜に槓１−シて、導電体薄
膜を形成すること匹より、該溝底部において電気的し分
離された２個以上のキャパシタ葡、少なくとも畝溝の側
面會含む領域［形成する工程と會含むことを特徴とする
半導体装置の製造方法全発明の要旨とするものである。

次ｔ（Ｃ不発明の実施例會添附図向について説明する。

なお実施例は一つの例示であって、不発明の精神を逸脱
しない範囲内で、柚々の変＊わるいは改良全行いうるこ
とはＮｆ）葦でもない。

なお実施１５１１１１お工び２に不発明ぺよるキャパシ
タ構造幹よびその製造方法ｔ％実施し１１３ｔＩｃ該キ
ヤパシタ・分離併用構造を用いたＩＴｒ形ｄ　ＲＡＭセ
ルｖｃｉ用した場合について説明する。

（実施例１） １す第５図に示″′ｔようＶ’−ｈ　シリコン基板１（
ｐ形、比抵抗２〜５ｎｃｒｎ）上に熱酸化によりバッド
シリコン酸化膜２０１葡形成し、ちらにＣＶＤ法などに
よりシリコン窒化膜７１會形成し、その上ｒＣバターニ
ングしたレジスト９を形成する。

次に第６図に示すように、レジスト９をマスクにシリコ
ン窒化膜７１．ハツトシリコン酸化膜２０１お↓ひシリ
コン基板ｌ葡エツチングすることにより、溝１００　全
形成する。なお上記エツチングには異方性の強いエツチ
ング方法として、例えば半行平板電極形プラズマエツチ
ング装置あるいは反応性スパッタエツチング装［ｋ用い
る。

次に第７図に示すようＶＣｌ　レジスト９を除去した後
、シリコン窒化１ｌａ７２をマスクに熱酸化を行い、［
１００の内面にのみパッドシリコン酸化膜２０３を形成
し、さらに、例えはＣＶＤ法によｐ鍵内面を含む主表面
全曲にシリコン窒化膜７３を（７） 形成する。ここで内面にシリコン窒化膜７３が形成され
た溝ｖｃ瞥号１０１　”ｋ何す。次に第８図に示すよう
ＶＣｓ上に掲げたような異方性の強いエツチング方法ｒ
Ｃよｐシリコン窒化膜７３′にエツチングすることに工
９、溝１０１の飼面にのみシリコン窒化膜７４を残す０
ここで、９１１面にのみシリコン窒化膜７４が形成され
ｆｃ溝に査号１０２を何す０次にチャ坏ルストッパーと
してホウ本音溝１０２の底面８２に例えは、４０ｋｅ　
■、　４　Ｘ　１０”ｍ　の朱件でイオン注入し５例え
は、　１ｏｏｏ℃、窒素中、３０分間の熱処理金施すこ
とＫｊ９溝底面８２の表面付近にｐ形不純物濃度の篩い
領域すなわちチャネルストツバ−１１を形成する。次に
緩衝フッ酸液によｐ溝底面８２上のパッドシリコン酸化
膜２０３をエツチング除去した後、第９図ｒ示すようｒ
ｃ１シリコン窒化膜７２お工び７４をマスクにして。

１０００℃、湿つｌｉ＆索中で選択酸化を行−１溝底面
８２上にの与、例えは、厚さ０．３〜ｌ／Ｊｍのシリコ
ン酸化膜４１を形敗し、その後シリコン蓋化験７２お工
び７４．およびハツトシリコン酸化膜２０２（８） および２０３ヲエツチング除去する。以上の一連の工程
の結果、底部にのみ分離用の厚いシリコン酸化膜４１を
有する溝１０３が形成される。次に第１Ｏ図に示すよう
に、キャパシタ用絶縁膜として１例えは熱酸化によりキ
ャパシタ用絶縁膜としてシリコン酸化膜２１を全１ｆｌ
Ｖｃ形成し、次に導電体薄膜として、例えはリンド−グ
多結晶シリコン３１を溝１０３　’ｉ完全に埋込むよう
に堆積し、パターニング音節すことにより、所望部分に
のみリント′−プ多結晶シリコン３１ヲ杉欣する。

以上、実施例１として、選択酸化伝を利用して溝底部に
分離絶縁８ｍを形成し、〃・つ少なくとも溝側面を含む
領域にキャパシタを形成する方法全説明したが、次に実
施例２として絶縁体１ヨル溝埋込みの方法を利用して溝
底部に分離絶縁膜を形成する方法を説明する。

（実施例２） まず第１１図に示すように、例えば熱敵化筐たはＣＶＤ
法ｒｃより、シリコン基板１上ｒシリコン敵化膜會形成
し、バターニングしたレジストをマスクに該シリコン酸
化膜およびシリコン基板１會エツチングすることによｐ
ｌ　シリコン酸化膜４２と溝１００〔溝幅（０，５μｍ
　＜　Ｗ≦１．２／ｕｎ）。

溝深さｄ　（１，０／ｊｍ≦ｄ　＜　５．ＯＰｔｎ）〕
ｋ形成する。

なお１韻エツチングＶＣは実施例１で述べたような異方
性の強いエツチング方法を用いる。次にチャネルストッ
パーとしてホウ素をシリコン酸化膜４２をマスクにして
、例えは、実施例１で述べたような条件でイオン注入し
、熱処理音節して、溝１００の底面８２に、Ｐ形不純物
濃度の高い領域チャネルストツバ−１１會形成する。次
に第１２図に示すようにシリコン酸化膜４２會緩衝フツ
酸液Ｖこよりエツチング除去し、熱酸化により全面にパ
ッド酸化膜２０４を形成した後、溝１００を完全ＶＣ埋
込むように、全面にシリコン散化膜荀を、シリコンの熱
酸化以外の方法として１例えは、基板温度７００〜９０
０℃トて、シラン（Ｓｔ）Ｉ、）二酸化炭素（ＣＯり験
よひ水素（Ｈ冨）を用いたＣＶＤ法により、厚さｔ／ｊ
ｍ（０，５Ｗ≦ｔ≦Ｗ〕堆積する０次に第１３図に示す
ようｒ、シリコｙｇｌｌ化膜４３お工ひバッドシリコン
酸化膜２０４　’！ｒ　、例えは、緩衝フッ酸液により
部分的にエツチングし、＃ｔｌｏｏの底部にのみシリコ
ン酸化膜全厚さｔｏｘ　（０，３−ｓ　ｔｏｘ　＜　１
．０　、但し、ｔｏＸはｄ工り光分小さいプたけ残し、
該シリコン酸化膜に番号４４を何す。このとき、バット
シリコン酸化膜２０４の一部もエツチングされ、該シリ
コン酸化膜４４とシリコン基板ｌとの間にのみバットシ
リコン酸化膜２０５が残る。底部にシリコン酸化膜４４
が形成された溝に番号ｉ０４に何す０以−ト、第１４−
ｒ示すように、実施例１と同様な工程によりキャパシタ
用絶縁膜２１および導電体薄膜３１を形成するＯ 次ＶＣ，不発Ｅ！ＡｋｌＴｒ形ｄＲＡＭ　（／Ｊ　セル
部ｒ適用した場合について説明する。

（実施例３） 第１５図（イ）および（ロ）は、不発明による溝形キャ
パシタ分Ｓ構造を用いたメモリセルの、それぞれ半面図
と断面−を示す。たたし断面図（ロ）は平面図（イ）に
おいてＡ　−Ａ’の線に沿って切断したと（１１） きのものである。また平面図（イ）において、破線で囲
ｔｒｔｆＣ，ｔａ域が１トランジスタと１キヤバシメよ
り成るセルの１単位である。

セルの中心のｎ＋の拡Ｍ　層１０に、スルーホール１０
００　を介して、ビット紳６が接続される。スルーホー
ル１０００會囲むように、ワード＠３２が形成されてい
る。セルの周辺ＶＣは、実施例１または２で説明した方
法により形成した。溝キヤパシタ分離併用構造が設けら
れている。

以上説明したように、不発明によると、半導体基板１匹
＃１１を形成し、該溝底部ｙｃ分離部會形成し、該溝側
面にキャパシタを形成するから、半導体装置において分
離都とキャパシタ部の微細化全同時に行うことができる
という利点がある０また実施例ＩＶｃおいては選択酸化
侍医形成されるバーズビークは溝１１ｔｌｌｉｆｌに縦
方向に形成されるので、従来技術を用いたときのように
分離面積の増大會もたらすことはない。実施例２におい
ては１選択酸化法を用いてないためにバーズビークの問
題は全くない０さらｒ上記溝は最（１２） 終曲に導電体薄膜で埋込１れてし筐うから、キャパシタ
部と分離都の間の表面段差という問題も解決されている
。

不発明はＩＴｒ形ｄＲＡＭのメモリセル部じ利用でき、
その場合電気容量會変えずにキャパシタ部の基板上の平
面的な面積を数分の１に縮小できるのでメモリセル部の
微細化に大きく貢献できる等の効果ケ有する。

【図面の簡単な説明】

第１図＠）、（ロ）は従来技術によｐ製造したＩ　Ｔｒ
形ｄ　ＲＡＭセルの一部構造図で（イ）は平面図、（ロ
）は（イ）においてＡ　−Ａ’線に沿う断面図、第２図
ないし第４図は従来技術による製造方法會胱明するため
の工程図、第５図ないし第１θ図は不発明ｒよる製造方
法（実施例１）を説明するための工程図、第１１図ない
し第１４図は不発ＱＩＨＣよる製造方法（実施例２）を
説明するための工程図、第１５図（イン、（りは不発明
會用いて製造した（実施例３）ＩＴｒ形ｄ　ＲＡＭのメ
モリセルの一部構造図で、（イ）は半面図、（ロ）は（
イ）ｒおいてＡ　−Ａ’線ｒ沿う断面図を示す。 ■・・・・・・シリコン基板、２・・・・・・キャパシ
タ用絶縁膜、３・・・・・・多結晶シリコン、４・・・
・・・シリコン酸化膜、５・・・・・・層間絶縁膜、６
・・・・・・ビット１１！、９・・　レジスト、ＩＯ・
・・・・・拡散層、１１・・・・・・チャネルストッパ
ー、２０・・・・・・ケート絶縁膜、　２１・・・・・
・キャパシタ用絶縁膜、シリコン絶縁膜、３０・・・・
・・ゲート電極、３１・・・導電体薄膜％３２・・・・
・・ワード線、４１〜４５・・・・・・シリコン酸（Ｉ
ＪＩ、７ｏ〜７７・・・・・・シリコン窒化膜、８０・
・・・・・素子間分離領域、　８１・・・・・・素子領
域、８２・・・・・・キャパシタ分離用溝底面、８３・
・・・・・溝分離鎖酸、１００〜１０４・・・・・溝％
　１１１・・・・・・レジスト、２００〜２０９・・・
・・・パッドシリコン酸化膜、１０００・・・・・・ス
ルーホール 特許出願人　１不電信電話公社 （１５）

Claims (1)

【特許請求の範囲】
1. （１）少なくとも２個以上のキャパシタ全有する半導体
   装置において、半導体基板の主表面のＰＪＩ足領域に形
   成でれた少なくとも１個の溝の側面會含む領域ｖｃ千ヤ
   バシタが形成され、かつ該溝底部に該キャパシタを電気
   的に分離する領域が形成されていることを特徴とする半
   導体装置０（２）半導体基板の主表面の１９Ｔ足領域に
   溝を形成し、少なくとも畝溝の側面を會む領域に第１の
   絶縁膜音形成する工程と、該溝底部に第２の絶縁膜を形
   成する工程と、該第１の絶縁ｌｌａに積層して導電体薄
   膜全形Ｆｙ、″ｊ″ることにニジ、該溝底部において電
   気的に分離された２個以上のキャパシタｔ１少なくとも
   畝溝のＩｔｌｌｌ而會含む面域Ｖこ形成する工程とを含
   むこと全特徴とする半導体装置の製造方法。