JPH0679276B2 - 同一従属型プロセスのスループット増大方法、プロセス生成回路、周期冗長コードジェネレータ、およびコントローラシステム - Google Patents
同一従属型プロセスのスループット増大方法、プロセス生成回路、周期冗長コードジェネレータ、およびコントローラシステムInfo
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- JPH0679276B2 JPH0679276B2 JP3200125A JP20012591A JPH0679276B2 JP H0679276 B2 JPH0679276 B2 JP H0679276B2 JP 3200125 A JP3200125 A JP 3200125A JP 20012591 A JP20012591 A JP 20012591A JP H0679276 B2 JPH0679276 B2 JP H0679276B2
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- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Description
【０００１】
【産業上の利用分野】本発明は総じて電子回路の分野、
特に相互結合従属型同一処理による処理スル−プットを
増加するための装置および方法に関する。
特に相互結合従属型同一処理による処理スル−プットを
増加するための装置および方法に関する。
【０００２】
【従来の技術】システム性能は、指定された期間に処理
できる情報量を最大限にするために常に改善されてい
る。例えば、コンピュータシステムでは、多くの問題が
何百万という数学的な計算を必要とするので、このよう
な計算をできるだけ迅速に行うことが望ましい。同様
に、通信システムでも、設定された時間内にもっと多く
の情報がロケーション間で転送できるならば、通信はも
っと安価に実行されうる。
できる情報量を最大限にするために常に改善されてい
る。例えば、コンピュータシステムでは、多くの問題が
何百万という数学的な計算を必要とするので、このよう
な計算をできるだけ迅速に行うことが望ましい。同様
に、通信システムでも、設定された時間内にもっと多く
の情報がロケーション間で転送できるならば、通信はも
っと安価に実行されうる。
【０００３】システム性能を更に改善するため、いくつ
かのアプローチが試みられた。これらの試みには、シス
テムが生成される半導体技術を改善したり、あるいは、
システム機能を実行するために用いられるハードウエア
を増大させることが含まれる。超大規模集積回路（ＶＬ
ＳＩ）は、トランジスタをもっと小型の機能サイズに縮
小することにより、更に迅速に動作するように生成され
る。また、一般的にシステムのハードウェアを二重化し
て、情報を並列に処理することにより、一層のシステム
性能の改善が実現される。例えば、二台のデータプロセ
ッサが使用された場合、各プロセッサは、一つの命令を
実行するが、これは二台で同時に処理される（並列処
理）。
かのアプローチが試みられた。これらの試みには、シス
テムが生成される半導体技術を改善したり、あるいは、
システム機能を実行するために用いられるハードウエア
を増大させることが含まれる。超大規模集積回路（ＶＬ
ＳＩ）は、トランジスタをもっと小型の機能サイズに縮
小することにより、更に迅速に動作するように生成され
る。また、一般的にシステムのハードウェアを二重化し
て、情報を並列に処理することにより、一層のシステム
性能の改善が実現される。例えば、二台のデータプロセ
ッサが使用された場合、各プロセッサは、一つの命令を
実行するが、これは二台で同時に処理される（並列処
理）。
【０００４】各命令を並列に処理するためにプロセッサ
を二台使用するシステムは、米国特許ＮＯ．４，７２
８、９３０に記載されている。このシステムでは、デー
タがマスタプロセッサの処理によりラッチされ、他のデ
ータは独立スレーブプロセッサの処理によりラッチされ
る。スレーブプロセッサは受信したデータを処理し、一
方、マスタプロセッサも受信したデ−タを処理するのに
忙しい。スレ−ブプロセッサは、その機能を実行するの
にマスタプロセッサに完全に依存しているわけではな
い。その結果、新しいデータが処理される前に、マスタ
プロセッサがその処理を完了する必要はないので、性能
の改善が可能である。
を二台使用するシステムは、米国特許ＮＯ．４，７２
８、９３０に記載されている。このシステムでは、デー
タがマスタプロセッサの処理によりラッチされ、他のデ
ータは独立スレーブプロセッサの処理によりラッチされ
る。スレーブプロセッサは受信したデータを処理し、一
方、マスタプロセッサも受信したデ−タを処理するのに
忙しい。スレ−ブプロセッサは、その機能を実行するの
にマスタプロセッサに完全に依存しているわけではな
い。その結果、新しいデータが処理される前に、マスタ
プロセッサがその処理を完了する必要はないので、性能
の改善が可能である。
【０００５】一台のプロセッサで二個の命令を並列処理
することは、二重化実行ユニット（一般的に、論理およ
び数学的な演算を実行するために用いる演算論理機構
（ＡＬＵ）を内蔵するプロセッサの一部分）を使用する
ことにより達成される。米国特許ＮＯ．４、７６６、５
６６には、ＡＬＵ命令を並列に実行するために単一チッ
プ上に二重化実行ユニットを搭載するプロセッサが記載
されている。このプロセッサは、一台の実行ユニットが
一台のＡＬＵを含み、もう一台の実行ユニットがもっと
複雑な計算の処理を可能にする、追加関連ロジックを持
つＡＬＵを含む。前記の単一プロセッサは計算を並列に
処理し、処理スループットを増大させる。
することは、二重化実行ユニット（一般的に、論理およ
び数学的な演算を実行するために用いる演算論理機構
（ＡＬＵ）を内蔵するプロセッサの一部分）を使用する
ことにより達成される。米国特許ＮＯ．４、７６６、５
６６には、ＡＬＵ命令を並列に実行するために単一チッ
プ上に二重化実行ユニットを搭載するプロセッサが記載
されている。このプロセッサは、一台の実行ユニットが
一台のＡＬＵを含み、もう一台の実行ユニットがもっと
複雑な計算の処理を可能にする、追加関連ロジックを持
つＡＬＵを含む。前記の単一プロセッサは計算を並列に
処理し、処理スループットを増大させる。
【０００６】いくつかのプロセスにおいては、処理が先
に進む前に一つの計算が処理される必要がある。そこ
で、性能の改善が、ただハードウェアを二重化し、並列
処理を実行するだけで行われないように、処理は連続し
て完了される必要がある。連続して実行された命令のス
ループットを改善するには、当業者によく知られた方法
はパイプライン処理である。基本的に、パイプラインシ
ステムでは、一つの計算または命令の実行結果は、出力
が次の段階のレジスタに格納されるよう、次のレジスタ
に格納される。これらのレジスタは、各クロックサイク
ルにおいて、各段階が一つの命令を実行しているか、あ
るいは、次の段階に供給される計算を実行しているよう
に、システムクロックの制御下に置かれたラッチ回路か
ら構成されている。他の命令が開始される前に結果が構
成全体に伝播するのを待たずに、各段階が処理の一部を
実行できるように、性能が改善された。
に進む前に一つの計算が処理される必要がある。そこ
で、性能の改善が、ただハードウェアを二重化し、並列
処理を実行するだけで行われないように、処理は連続し
て完了される必要がある。連続して実行された命令のス
ループットを改善するには、当業者によく知られた方法
はパイプライン処理である。基本的に、パイプラインシ
ステムでは、一つの計算または命令の実行結果は、出力
が次の段階のレジスタに格納されるよう、次のレジスタ
に格納される。これらのレジスタは、各クロックサイク
ルにおいて、各段階が一つの命令を実行しているか、あ
るいは、次の段階に供給される計算を実行しているよう
に、システムクロックの制御下に置かれたラッチ回路か
ら構成されている。他の命令が開始される前に結果が構
成全体に伝播するのを待たずに、各段階が処理の一部を
実行できるように、性能が改善された。
【０００７】レジスタに格納されている計算の結果が次
の計算を実行する前にこの計算を実行した回路にフィー
ドバックされる必要のある、プロセスを搭載する特殊な
タイプのパイプライン処理システムが存在する。このプ
ロセスのスループットは、このプロセスの回路やレジス
タへの伝播の程度により制限される。このタイプの計算
は、以下において、従属型同一プロセスと称される。従
来のパイプライン処理システムのアーキテクチャは、前
のクロックサイクルの結果を受信する段階がこの結果を
供給した段階と同一であるので、性能が改善されたとは
いえない。
の計算を実行する前にこの計算を実行した回路にフィー
ドバックされる必要のある、プロセスを搭載する特殊な
タイプのパイプライン処理システムが存在する。このプ
ロセスのスループットは、このプロセスの回路やレジス
タへの伝播の程度により制限される。このタイプの計算
は、以下において、従属型同一プロセスと称される。従
来のパイプライン処理システムのアーキテクチャは、前
のクロックサイクルの結果を受信する段階がこの結果を
供給した段階と同一であるので、性能が改善されたとは
いえない。
【０００８】従属型同一プロセスジェネレータの一例は
周期冗長検査（ＣＲＣ）回路である。ＣＲＣ回路の一般
的な応用は、一つのロケーションから送信されたデータ
が別のロケーションで受信されたデータと同じであるこ
とを確認するための検査を提供することである。データ
保全性検査を達成するために、ＣＲＣ回路は送信データ
を表すＣＲＣコードを生成する。送信データが受信され
ると、同一ＣＲＣ回路は第二のＣＲＣコードを生成す
る。受信データが送信データと一致すると、この二個の
ＣＲＣコードは一致する。各ＣＲＣコードは、個々の新
しいデータワードと前のＣＲＣ合計から計算される一連
のＣＲＣ合計から計算される。ＣＲＣコードを計算する
場合、次の計算または合計が計算機で処理される前にＣ
ＲＣ回路の入力にフィードバックされるレジスタに一時
的に格納される必要がある。そこで、各ＣＲＣ合計は前
のＣＲＣ合計と送信または受信データの関数である。
周期冗長検査（ＣＲＣ）回路である。ＣＲＣ回路の一般
的な応用は、一つのロケーションから送信されたデータ
が別のロケーションで受信されたデータと同じであるこ
とを確認するための検査を提供することである。データ
保全性検査を達成するために、ＣＲＣ回路は送信データ
を表すＣＲＣコードを生成する。送信データが受信され
ると、同一ＣＲＣ回路は第二のＣＲＣコードを生成す
る。受信データが送信データと一致すると、この二個の
ＣＲＣコードは一致する。各ＣＲＣコードは、個々の新
しいデータワードと前のＣＲＣ合計から計算される一連
のＣＲＣ合計から計算される。ＣＲＣコードを計算する
場合、次の計算または合計が計算機で処理される前にＣ
ＲＣ回路の入力にフィードバックされるレジスタに一時
的に格納される必要がある。そこで、各ＣＲＣ合計は前
のＣＲＣ合計と送信または受信データの関数である。
【０００９】準並列ＣＲＣ回路は米国特許ＮＯ．４、５
９３、３９３に記載されている。この発明はＣＲＣ合計
のための多くのビットが並列に処理されるシステムを記
載する。次の一連のビットは、前のビットのＣＲＣ合計
が計算され、ＣＲＣ回路の入力にフィードバックされる
まで、処理できない。この概要では、ＣＲＣ合計の計算
などの処理は、現在の計算が前の計算に依存するので、
並列処理にはならない。更に、これらの計算は、前のＣ
ＲＣ合計が同一の処理ブロックにフィードバックされる
ため、従来のパイプライン方法から利益を得るものでは
ない。
９３、３９３に記載されている。この発明はＣＲＣ合計
のための多くのビットが並列に処理されるシステムを記
載する。次の一連のビットは、前のビットのＣＲＣ合計
が計算され、ＣＲＣ回路の入力にフィードバックされる
まで、処理できない。この概要では、ＣＲＣ合計の計算
などの処理は、現在の計算が前の計算に依存するので、
並列処理にはならない。更に、これらの計算は、前のＣ
ＲＣ合計が同一の処理ブロックにフィードバックされる
ため、従来のパイプライン方法から利益を得るものでは
ない。
【００１０】従属型同一プロセスの性能を高めるという
問題はレジスタに格納されるデータの保全性を確保する
必要性によってますます緊急に考えていく必要がでてく
るであろう。格納されたデータの保全性を改善するため
に、レベル感知走査設計（ＬＳＳＤ）技術を使用するこ
とは、技術上よく知られている。ＬＳＳＤレジスタは非
重複クロックによって駆動する二個のラッチ回路を持
つ。この概要では、ＣＲＣ合計の結果は第一のクロック
時の第一のラッチ回路にロードされ、第二のクロック時
の第二のラッチ回路に格納される。その結果、非重複ク
ロックの発信中は、ＣＲＣ合計は、一つだけ計算され
る。
問題はレジスタに格納されるデータの保全性を確保する
必要性によってますます緊急に考えていく必要がでてく
るであろう。格納されたデータの保全性を改善するため
に、レベル感知走査設計（ＬＳＳＤ）技術を使用するこ
とは、技術上よく知られている。ＬＳＳＤレジスタは非
重複クロックによって駆動する二個のラッチ回路を持
つ。この概要では、ＣＲＣ合計の結果は第一のクロック
時の第一のラッチ回路にロードされ、第二のクロック時
の第二のラッチ回路に格納される。その結果、非重複ク
ロックの発信中は、ＣＲＣ合計は、一つだけ計算され
る。
【００１１】従って、必要なものは、ＬＳＳＤ設計環境
の下で非重複クロックが発信されている間は、一個以上
の計算が実行できる従属型同一プロセスの計算のスルー
プットを高める機能を提供する装置と方法である。
の下で非重複クロックが発信されている間は、一個以上
の計算が実行できる従属型同一プロセスの計算のスルー
プットを高める機能を提供する装置と方法である。
【００１２】
【発明が解決しようとする課題】本発明の目的は、単一
非重複クロック発信中に複数の計算を実行する方法を提
供することである。
非重複クロック発信中に複数の計算を実行する方法を提
供することである。
【００１３】更に、もう一つの目的は、ＣＲＣ合計の二
個のＣＲＣ計算を単一非重複クロック発信中に処理でき
る改善されたＣＲＣ回路を提供することである。
個のＣＲＣ計算を単一非重複クロック発信中に処理でき
る改善されたＣＲＣ回路を提供することである。
【００１４】また、もう一つの目的としては、ＬＳＳＤ
タイプのレジスタを利用する改善されたＣＲＣ回路を提
供することである。
タイプのレジスタを利用する改善されたＣＲＣ回路を提
供することである。
【００１５】
【問題を解決しようとする課題および作用】本発明の前
記および他の目的は、少なくとも次のワードが使用可能
な時間の一部分において第一のワードが使用可能である
ように、次のワードを第二のプロセスジェネレータに適
用している間、第一のワードを第一のプロセスジェネレ
ータに適用することによって、達成される。このプロセ
スの最初の計算のリセット値または結果は第一のプロセ
スジェネレータに適用される。第一のプロセスジェネレ
ータは、第一のワードとリセット値または第一の計算か
ら第二の計算を提供する。第一のプロセスジェネレータ
に結合されたラッチ回路は第二の計算を非重複クロック
の第一の部分にラッチする。第二の計算は、第二のワ−
ドと第二の計算から第三の計算を生成する第二のプロセ
スジェネレータに適用される。第三の計算は非重複クロ
ックの第二の部分に格納される。プロセスは、全てのワ
ードが適用、処理されるまで、継続する。
記および他の目的は、少なくとも次のワードが使用可能
な時間の一部分において第一のワードが使用可能である
ように、次のワードを第二のプロセスジェネレータに適
用している間、第一のワードを第一のプロセスジェネレ
ータに適用することによって、達成される。このプロセ
スの最初の計算のリセット値または結果は第一のプロセ
スジェネレータに適用される。第一のプロセスジェネレ
ータは、第一のワードとリセット値または第一の計算か
ら第二の計算を提供する。第一のプロセスジェネレータ
に結合されたラッチ回路は第二の計算を非重複クロック
の第一の部分にラッチする。第二の計算は、第二のワ−
ドと第二の計算から第三の計算を生成する第二のプロセ
スジェネレータに適用される。第三の計算は非重複クロ
ックの第二の部分に格納される。プロセスは、全てのワ
ードが適用、処理されるまで、継続する。
【００１６】本発明の前記および他の目的、特徴、およ
び利点は、添付した図面に示してあるように、以下に示
された本発明のもっと詳細な実施例の説明を見れば、明
白である。
び利点は、添付した図面に示してあるように、以下に示
された本発明のもっと詳細な実施例の説明を見れば、明
白である。
【００１７】
【実施例】図１は、従属型同一プロセスを生成するため
の回路の例である。この回路は、並列ＣＲＣジェネレー
タ／チェッカー１である。個々のＣＲＣ合計は、現在適
用されたデータと組み合わせて前に計算されたＣＲＣ合
計に依存する。個々のＣＲＣ合計は、ＣＲＣジェネレー
タに適用された入力データだけが変化する同一の方法で
計算される。全てのデータが適用されると、最後のＣＲ
Ｃ合計が目的のＣＲＣコードである。データは、ＣＲＣ
ブロック３のデータ入力に適用される端子２に入力され
る。データを構成するビット数は、アプリケーションに
よって変わる。Ｌ1 ４とＬ2 ５は、ＬＳＳＤレジスタ
（入力データのビット毎にラッチが一個ラッチ４または
５が存在し、ラッチ４とラッチ５で一つのレジスタを形
成する）を構成するラッチ素子である。クロックＡとク
ロックＢは、クロックＡが「ｈｉｇｈ」のとき、ＣＲＣ
ブロック３からのＣＲＣ合計出力はラッチ４にロードさ
れ、その後、クロックＢが「ｈｉｇｈ」になると、ＣＲ
Ｃ合計はラッチ４からラッチ５に転送される。クロック
ＡとクロックＢは、レース状態を防ぐため、非重複でな
ければならない。レース状態は、ＣＲＣ合計の結果が新
しいデータが適用される前にラッチ４とラッチ５に伝播
し、ＣＲＣブロック３にフィードバックされた場合に発
生する。適切な結果を確保するには、現在のＣＲＣ合計
が、ＣＲＣブロック３にフィードバックされる前に、決
定され、Ｌ1 ４にラッチされ、かつ、新しいデータが使
用可能である必要がある。
の回路の例である。この回路は、並列ＣＲＣジェネレー
タ／チェッカー１である。個々のＣＲＣ合計は、現在適
用されたデータと組み合わせて前に計算されたＣＲＣ合
計に依存する。個々のＣＲＣ合計は、ＣＲＣジェネレー
タに適用された入力データだけが変化する同一の方法で
計算される。全てのデータが適用されると、最後のＣＲ
Ｃ合計が目的のＣＲＣコードである。データは、ＣＲＣ
ブロック３のデータ入力に適用される端子２に入力され
る。データを構成するビット数は、アプリケーションに
よって変わる。Ｌ1 ４とＬ2 ５は、ＬＳＳＤレジスタ
（入力データのビット毎にラッチが一個ラッチ４または
５が存在し、ラッチ４とラッチ５で一つのレジスタを形
成する）を構成するラッチ素子である。クロックＡとク
ロックＢは、クロックＡが「ｈｉｇｈ」のとき、ＣＲＣ
ブロック３からのＣＲＣ合計出力はラッチ４にロードさ
れ、その後、クロックＢが「ｈｉｇｈ」になると、ＣＲ
Ｃ合計はラッチ４からラッチ５に転送される。クロック
ＡとクロックＢは、レース状態を防ぐため、非重複でな
ければならない。レース状態は、ＣＲＣ合計の結果が新
しいデータが適用される前にラッチ４とラッチ５に伝播
し、ＣＲＣブロック３にフィードバックされた場合に発
生する。適切な結果を確保するには、現在のＣＲＣ合計
が、ＣＲＣブロック３にフィードバックされる前に、決
定され、Ｌ1 ４にラッチされ、かつ、新しいデータが使
用可能である必要がある。
【００１８】ＣＲＣ合計がクロックＢ時のラッチ５にロ
ードされると、このＣＲＣ合計はＣＲＣブロック３のフ
ィードバック入力時に端子２おいて次の一連のデータと
組み合わせて使用することが可能となる。このとき、最
後の計算が完了するまで、ＣＲＣ合計がＣＲＣブロック
３にフィードバックされないようにするには、非重複ク
ロックＡとクロックＢが必要である。並列ＣＲＣジェネ
レータ／チェッカーの最小周期は、ラッチ４のセットア
ップ時間、クロックＡがｈｉｇｈになった後クロックＢ
がｈｉｇｈになるまでの遅延、ラッチ５経由の伝播遅
延、およびＣＲＣブロック３経由の遅延によって、制限
される。ＣＲＣ計算が実行できない場合に生じる時間に
は、ＣＲＣ合計がラッチ４で有効になった時から，クロ
ックＢが「ｈｉｇｈ」になった後、このＣＲＣ合計がラ
ッチ５経由で伝播するまでの時間が含まれる。ＣＲＣ合
計のスループットは、レース状態が発生していないこと
を確認するために該当時間の一部が当てられている間の
ＣＲＣジェネレータ／チェッカー１経由による伝播によ
って、制限される。
ードされると、このＣＲＣ合計はＣＲＣブロック３のフ
ィードバック入力時に端子２おいて次の一連のデータと
組み合わせて使用することが可能となる。このとき、最
後の計算が完了するまで、ＣＲＣ合計がＣＲＣブロック
３にフィードバックされないようにするには、非重複ク
ロックＡとクロックＢが必要である。並列ＣＲＣジェネ
レータ／チェッカーの最小周期は、ラッチ４のセットア
ップ時間、クロックＡがｈｉｇｈになった後クロックＢ
がｈｉｇｈになるまでの遅延、ラッチ５経由の伝播遅
延、およびＣＲＣブロック３経由の遅延によって、制限
される。ＣＲＣ計算が実行できない場合に生じる時間に
は、ＣＲＣ合計がラッチ４で有効になった時から，クロ
ックＢが「ｈｉｇｈ」になった後、このＣＲＣ合計がラ
ッチ５経由で伝播するまでの時間が含まれる。ＣＲＣ合
計のスループットは、レース状態が発生していないこと
を確認するために該当時間の一部が当てられている間の
ＣＲＣジェネレータ／チェッカー１経由による伝播によ
って、制限される。
【００１９】図２においては、ＣＲＣ計算が実行できな
かった場合に生じる時間が第二の計算を実行するのに利
用されている本発明の実施例が示されている。ＣＲＣジ
ェネレータ／チェッカー１０は、二個のＣＲＣブロッ
ク、１６と１８を持っている。奇数データはＣＲＣブロ
ック１６のデータ入力に接続される端子１２に適用さ
れ、偶数データはＣＲＣブロック１８のデータ入力に接
続される端子１４に適用される。奇数データの第一のデ
ータは第一のＣＲＣ合計の計算を実行する際にＣＲＣブ
ロック１６に利用できる。但し、第一のＣＲＣ合計が計
算される前に、その合計の完了を予測し、第一のデータ
が除去されないうちに、偶数データの第二のデータがＣ
ＲＣブロック１８に適用される。同様に、第一のＣＲＣ
合計が完了した後であるが、第二のＣＲＣ合計がＣＲＣ
ブロック１８によって完了し、第二のデータが除去され
る前に、奇数データの第三のデータが適用される。その
結果、奇数データと偶数データは、両方とも、ＣＲＣ合
計の計算処理中、同時に使用可能となる。これは、信号
３０が奇数データを、信号３２が偶数データを表してい
る図３に示されるタイミング図を見れば判る。クロック
Ａが接続されているラッチＬ1 ２０とクロックＢに接続
されているラッチＬ1２２は、クロックＡまたはクロッ
クＢ時のＣＲＣブロック１６または１８によって計算さ
れたＣＲＣ合計を交互に受信するように結合する。ラッ
チＬ1２０は、後半の部分が走査テストの目的に使用さ
れるように示されていないＬＳＳＤレジスタのフロント
ラッチである。ラッチＬ2 ２８は、Ｌ1 ２２の出力を受
信し、クロックＡの発信時にフィードバック信号を提供
するために接続されたクロックＡを持つＬＳＳＤレジス
タの後半の部分である。ラッチ２０は、図３の信号３４
で示されるように、クロックＡが「ｈｉｇｈ」になる
と、第一のＣＲＣ合計がラッチ２０にロードされるよう
に、ＣＲＣブロック１６の出力に接続されるデータ入力
を持つ。ラッチ２０の出力は出力端子２６に接続され、
更に、ＣＲＣブロック１８のフィードバック入力に接続
される。第一のＣＲＣ合計は、図３の信号３８のＳ1 で
示されるように、ラッチ２０の出力から使用可能であ
る。
かった場合に生じる時間が第二の計算を実行するのに利
用されている本発明の実施例が示されている。ＣＲＣジ
ェネレータ／チェッカー１０は、二個のＣＲＣブロッ
ク、１６と１８を持っている。奇数データはＣＲＣブロ
ック１６のデータ入力に接続される端子１２に適用さ
れ、偶数データはＣＲＣブロック１８のデータ入力に接
続される端子１４に適用される。奇数データの第一のデ
ータは第一のＣＲＣ合計の計算を実行する際にＣＲＣブ
ロック１６に利用できる。但し、第一のＣＲＣ合計が計
算される前に、その合計の完了を予測し、第一のデータ
が除去されないうちに、偶数データの第二のデータがＣ
ＲＣブロック１８に適用される。同様に、第一のＣＲＣ
合計が完了した後であるが、第二のＣＲＣ合計がＣＲＣ
ブロック１８によって完了し、第二のデータが除去され
る前に、奇数データの第三のデータが適用される。その
結果、奇数データと偶数データは、両方とも、ＣＲＣ合
計の計算処理中、同時に使用可能となる。これは、信号
３０が奇数データを、信号３２が偶数データを表してい
る図３に示されるタイミング図を見れば判る。クロック
Ａが接続されているラッチＬ1 ２０とクロックＢに接続
されているラッチＬ1２２は、クロックＡまたはクロッ
クＢ時のＣＲＣブロック１６または１８によって計算さ
れたＣＲＣ合計を交互に受信するように結合する。ラッ
チＬ1２０は、後半の部分が走査テストの目的に使用さ
れるように示されていないＬＳＳＤレジスタのフロント
ラッチである。ラッチＬ2 ２８は、Ｌ1 ２２の出力を受
信し、クロックＡの発信時にフィードバック信号を提供
するために接続されたクロックＡを持つＬＳＳＤレジス
タの後半の部分である。ラッチ２０は、図３の信号３４
で示されるように、クロックＡが「ｈｉｇｈ」になる
と、第一のＣＲＣ合計がラッチ２０にロードされるよう
に、ＣＲＣブロック１６の出力に接続されるデータ入力
を持つ。ラッチ２０の出力は出力端子２６に接続され、
更に、ＣＲＣブロック１８のフィードバック入力に接続
される。第一のＣＲＣ合計は、図３の信号３８のＳ1 で
示されるように、ラッチ２０の出力から使用可能であ
る。
【００２０】マルチプレクサ２４（ｍｕｘ）は、ＣＲＣ
ブロック１８の出力に接続された第一の多重化入力、リ
セット信号を受信するために接続された第一の多重化入
力、およびラッチＬ2 ２８から出力を受信するための第
三の多重化入力を持つ。制御信号は、ｍｕｘ２４の出力
時に提供される多重化入力を選択するために、ｍｕｘ２
４に接続される。ラッチ２２は、クロックＢの３６が
「ｈｉｇｈ」になった時、リセット信号または第二の合
計Ｓ2 ４０をロードするために、ｍｕｘ２４の出力に接
続されるデータ入力を持つ。ラッチ２２の出力はＣＲＣ
ブロック１６のフィードバック入力に接続される。クロ
ックＡとクロックＢは、入力端子１２と１４に新しいデ
ータが適用されていないと、制御信号が現在のデータを
確保しておくためにＬ2 ２８から出力を選択できるよう
に、自由に発信している。出力端子２６でラッチ２０ま
たは２２から出力を選択するために、これらのラッチの
間にマルチプレクサを一台入れることが望ましい。
ブロック１８の出力に接続された第一の多重化入力、リ
セット信号を受信するために接続された第一の多重化入
力、およびラッチＬ2 ２８から出力を受信するための第
三の多重化入力を持つ。制御信号は、ｍｕｘ２４の出力
時に提供される多重化入力を選択するために、ｍｕｘ２
４に接続される。ラッチ２２は、クロックＢの３６が
「ｈｉｇｈ」になった時、リセット信号または第二の合
計Ｓ2 ４０をロードするために、ｍｕｘ２４の出力に接
続されるデータ入力を持つ。ラッチ２２の出力はＣＲＣ
ブロック１６のフィードバック入力に接続される。クロ
ックＡとクロックＢは、入力端子１２と１４に新しいデ
ータが適用されていないと、制御信号が現在のデータを
確保しておくためにＬ2 ２８から出力を選択できるよう
に、自由に発信している。出力端子２６でラッチ２０ま
たは２２から出力を選択するために、これらのラッチの
間にマルチプレクサを一台入れることが望ましい。
【００２１】図４では、マルチＣＰＵと共用装置構成が
示されている。参照番号７０、７２、７４、７６で識別
される複数のＣＰＵシステムは，チャネル８２、８４、
８６、８８を経由して、一対のコントローラシステム７
８と８０に適切に相互接続される。コントローラシステ
ム７８と８０は、それぞれ二個の記憶クラスタを持って
いる。コントローラシステム７８は記憶クラスタ９０と
９２、コントローラシステム８０は二個の記憶クラスタ
９４と９６を持っている。例えば、記憶クラスタ９０
は、二個の記憶パス１００と１０２を交互に使用するマ
ルチパス記憶ディレクタ９８を持っている。また、記憶
クラスタ９０は、共用制御配列（ＳＣＡ）１０４も持っ
ていて、キャッシュメモリシステム１０６を持つことも
可能である。記憶クラスタ９２は、自身の共用制御配列
（ＳＣＡ）１１４の他に、マルチパス記憶ディレクタ１
０８と二個の記憶パス制御１１０と１１２を持ってい
る。記憶クラスタ９２は不揮発性記憶装置１１６を持っ
ている。制御システム７８は、二つのデバイスサブシス
テム１２０と１２２に区分される複数の装置に接続され
たそれ自身の記憶パス１００と１０２を持っている。デ
ータ転送の際の装置レベル選択増強モードを使用する
と、４本の記憶パス全てを同一の４−パスストリング内
として扱うので、同時データ転送が可能となる。デバイ
スサブシステム１２０と１２２は、記憶クラスタ８０の
記憶パスとの通信の他に、記憶クラスタ９０の記憶パス
１００と１２２との通信もできる。
示されている。参照番号７０、７２、７４、７６で識別
される複数のＣＰＵシステムは，チャネル８２、８４、
８６、８８を経由して、一対のコントローラシステム７
８と８０に適切に相互接続される。コントローラシステ
ム７８と８０は、それぞれ二個の記憶クラスタを持って
いる。コントローラシステム７８は記憶クラスタ９０と
９２、コントローラシステム８０は二個の記憶クラスタ
９４と９６を持っている。例えば、記憶クラスタ９０
は、二個の記憶パス１００と１０２を交互に使用するマ
ルチパス記憶ディレクタ９８を持っている。また、記憶
クラスタ９０は、共用制御配列（ＳＣＡ）１０４も持っ
ていて、キャッシュメモリシステム１０６を持つことも
可能である。記憶クラスタ９２は、自身の共用制御配列
（ＳＣＡ）１１４の他に、マルチパス記憶ディレクタ１
０８と二個の記憶パス制御１１０と１１２を持ってい
る。記憶クラスタ９２は不揮発性記憶装置１１６を持っ
ている。制御システム７８は、二つのデバイスサブシス
テム１２０と１２２に区分される複数の装置に接続され
たそれ自身の記憶パス１００と１０２を持っている。デ
ータ転送の際の装置レベル選択増強モードを使用する
と、４本の記憶パス全てを同一の４−パスストリング内
として扱うので、同時データ転送が可能となる。デバイ
スサブシステム１２０と１２２は、記憶クラスタ８０の
記憶パスとの通信の他に、記憶クラスタ９０の記憶パス
１００と１２２との通信もできる。
【００２２】二つのデバイスサブシステム１２６と１２
８は、記憶クラスタ９２の記憶パス１１０と１１２、更
に、記憶クラスタ９４の記憶パスに接続される。二組の
デバイスサブシステム１２０、１２２と１２６、１２８
は、コントローラシステム７８と８０に制御されなが
ら、交互に動作する。
８は、記憶クラスタ９２の記憶パス１１０と１１２、更
に、記憶クラスタ９４の記憶パスに接続される。二組の
デバイスサブシステム１２０、１２２と１２６、１２８
は、コントローラシステム７８と８０に制御されなが
ら、交互に動作する。
【００２３】個々のコントローラシステムの各記憶クラ
スタは独立コンポーネントとして動作する。各記憶クラ
スタは、装置に対して、個別電源、サービス領域、およ
び二本の個別パスを提供する。記憶クラスタに対して電
力を損失しても、データアクセスを妨げるものではな
い。というのは、処理は他の記憶クラスタを通じても継
続できるからである。コントローラシステムに接続され
た装置は全て、コントローラシステムの両方に対して、
更に、各コントローラシステム内の一つの記憶クラスタ
に対して、相互構成されている。デバイスサブシステム
１２０と１２２の装置は、一般的に直接アクセス記憶装
置（ＤＡＳＤ）のディスク装置であるが、テ−プまたは
光学式装置でも可能である。各記憶クラスタは、自身の
支援機能を持っている。各記憶クラスタには、コントロ
ーラの諸機能、操作のサブシステムモード、サブシステ
ム識別子、サブシステム構成、チャネル毎のコントロー
ラ装置アドレス、各記憶クラスタに接続されたチャネル
の種類と速度、および装置ブロックの論理システムに接
続できるアドレス指定可能な装置台数を格納する揮発性
製品データ格納モジュールが入っている。
スタは独立コンポーネントとして動作する。各記憶クラ
スタは、装置に対して、個別電源、サービス領域、およ
び二本の個別パスを提供する。記憶クラスタに対して電
力を損失しても、データアクセスを妨げるものではな
い。というのは、処理は他の記憶クラスタを通じても継
続できるからである。コントローラシステムに接続され
た装置は全て、コントローラシステムの両方に対して、
更に、各コントローラシステム内の一つの記憶クラスタ
に対して、相互構成されている。デバイスサブシステム
１２０と１２２の装置は、一般的に直接アクセス記憶装
置（ＤＡＳＤ）のディスク装置であるが、テ−プまたは
光学式装置でも可能である。各記憶クラスタは、自身の
支援機能を持っている。各記憶クラスタには、コントロ
ーラの諸機能、操作のサブシステムモード、サブシステ
ム識別子、サブシステム構成、チャネル毎のコントロー
ラ装置アドレス、各記憶クラスタに接続されたチャネル
の種類と速度、および装置ブロックの論理システムに接
続できるアドレス指定可能な装置台数を格納する揮発性
製品データ格納モジュールが入っている。
【００２４】操作の際に装置レベル選択増強モードを使
用すると、二台のマルチパス記憶ディレクタがデバイス
サブシステムのデ−タをアクセスすることが可能とな
る。図４に示されているように、各マルチパス記憶ディ
レクタは二本の記憶パスを持っている。装置レベル選択
増強モードは、二つのコントローラシステムから同一の
デバイスサブシステムに４本の独立した同時データ転送
パスを提供する。入出力操作は、これらの４本のパスの
いずれかに動的に再接続できる。従って、ＣＰＵから装
置の間には、４本の完全に独立したパスが存在する。
用すると、二台のマルチパス記憶ディレクタがデバイス
サブシステムのデ−タをアクセスすることが可能とな
る。図４に示されているように、各マルチパス記憶ディ
レクタは二本の記憶パスを持っている。装置レベル選択
増強モードは、二つのコントローラシステムから同一の
デバイスサブシステムに４本の独立した同時データ転送
パスを提供する。入出力操作は、これらの４本のパスの
いずれかに動的に再接続できる。従って、ＣＰＵから装
置の間には、４本の完全に独立したパスが存在する。
【００２５】例えば、各記憶クラスタには、チャネル８
２をマルチパス記憶ディレクタ９８を接続するためにチ
ャネル接続機構が搭載されている。記憶ディレクタ９８
は二本の記憶パス１００と１０２に接続される。記憶ク
ラスタ９０には、共用制御配列１０４が格納されてい
る。キャッシュ１０６と不揮発性記憶装置１１６は、記
憶クラスタ９０と記憶クラスタ９２の両方の記憶パスに
共用されるが、記憶クラスタから、物理的、かつ、論理
的に分離されている。各記憶クラスタは、独立コンポ−
ネントである。各記憶クラスタは、デバイスサブシステ
ムに分離電源、サービス領域、および二本の分離パスを
提供する。キャッシュと不揮発性記憶装置は、一つのコ
ントローラシステムの二個の記憶クラスタによってアク
セスされる。記憶ディレクタは、チャネルコマンドを解
釈し、記憶パス、キャッシュ、不揮発性記憶装置、およ
びデバイスサブシステムの接続装置を制御する。個々の
記憶パスは分離されてデバイスサブシステムの全ての装
置に接続される。チャネルが接続されている操作中は、
記憶パスはある特別なチャネルと結合される。マルチ−
パス記憶ディレクタは、各装置に単一チャネルアドレス
を介して、マルチ−パスアクセスを提供する。記憶ディ
レクタアドレスを介すると、マルチ−パス記憶ディレク
タがデータ転送操作のために記憶クラスタのいずれかの
記憶パスを選択する。共用制御配列には、記憶パスと装
置に関するステータス情報が入っているる。
２をマルチパス記憶ディレクタ９８を接続するためにチ
ャネル接続機構が搭載されている。記憶ディレクタ９８
は二本の記憶パス１００と１０２に接続される。記憶ク
ラスタ９０には、共用制御配列１０４が格納されてい
る。キャッシュ１０６と不揮発性記憶装置１１６は、記
憶クラスタ９０と記憶クラスタ９２の両方の記憶パスに
共用されるが、記憶クラスタから、物理的、かつ、論理
的に分離されている。各記憶クラスタは、独立コンポ−
ネントである。各記憶クラスタは、デバイスサブシステ
ムに分離電源、サービス領域、および二本の分離パスを
提供する。キャッシュと不揮発性記憶装置は、一つのコ
ントローラシステムの二個の記憶クラスタによってアク
セスされる。記憶ディレクタは、チャネルコマンドを解
釈し、記憶パス、キャッシュ、不揮発性記憶装置、およ
びデバイスサブシステムの接続装置を制御する。個々の
記憶パスは分離されてデバイスサブシステムの全ての装
置に接続される。チャネルが接続されている操作中は、
記憶パスはある特別なチャネルと結合される。マルチ−
パス記憶ディレクタは、各装置に単一チャネルアドレス
を介して、マルチ−パスアクセスを提供する。記憶ディ
レクタアドレスを介すると、マルチ−パス記憶ディレク
タがデータ転送操作のために記憶クラスタのいずれかの
記憶パスを選択する。共用制御配列には、記憶パスと装
置に関するステータス情報が入っているる。
【００２６】デバイスサブシステムの各セットは、例え
ば、デバイスサブシステム１２０と１２２のセットは、
両方のコントローラシステム７８と８０に接続されてい
る。また、各セットは、各記憶ディレクタの例えば記憶
ディレクタ９８の各記憶パスの例えば記憶パス１００と
１０２の各々、に１本のラインを持つ。従って、デバイ
スサブシステム１２０と１２２は、ＣＰＵに対して４本
のパス、コントローラシステム７８の記憶クラスタには
２本のパスを持つ。従って、ポーリングシーケンスで、
サブシステム１２０または１２２のいずれかの装置から
の割り込み要求が４本の記憶パス全てに感知される。記
憶パスのいずれもその割り込み要求を満足させることが
可能である。
ば、デバイスサブシステム１２０と１２２のセットは、
両方のコントローラシステム７８と８０に接続されてい
る。また、各セットは、各記憶ディレクタの例えば記憶
ディレクタ９８の各記憶パスの例えば記憶パス１００と
１０２の各々、に１本のラインを持つ。従って、デバイ
スサブシステム１２０と１２２は、ＣＰＵに対して４本
のパス、コントローラシステム７８の記憶クラスタには
２本のパスを持つ。従って、ポーリングシーケンスで、
サブシステム１２０または１２２のいずれかの装置から
の割り込み要求が４本の記憶パス全てに感知される。記
憶パスのいずれもその割り込み要求を満足させることが
可能である。
【００２７】キャッシュ１０６は、コントローラシステ
ム７８に接続された記憶パスの全てに共用される高密度
の電子記憶装置である。頻繁に使用されるデータは、キ
ャッシュ１０６とチャネル８２に、あるいは、これらの
装置からチャネル速度で転送できる。キャッシュ１０６
とチャネル８２との間のアクセス時間は、遅延がないた
め、デバイスサブシステムの装置とチャネル間のアクセ
ス時間よりもずっと速い。キャッシュ１０６は、他の記
憶クラスタが何らかの理由でオフラインの場合、記憶ク
ラスタ９０または９２のいずれかによるキャッシュ処理
を可能にするために、記憶クラスタ９０と９２から分離
した電源領域にある。
ム７８に接続された記憶パスの全てに共用される高密度
の電子記憶装置である。頻繁に使用されるデータは、キ
ャッシュ１０６とチャネル８２に、あるいは、これらの
装置からチャネル速度で転送できる。キャッシュ１０６
とチャネル８２との間のアクセス時間は、遅延がないた
め、デバイスサブシステムの装置とチャネル間のアクセ
ス時間よりもずっと速い。キャッシュ１０６は、他の記
憶クラスタが何らかの理由でオフラインの場合、記憶ク
ラスタ９０または９２のいずれかによるキャッシュ処理
を可能にするために、記憶クラスタ９０と９２から分離
した電源領域にある。
【００２８】不揮発性記憶装置１１６はランダムアクセ
ス電子記憶装置を提供する。バッテリーバックアップシ
ステムは電源を不揮発性記憶装置１１６に維持する。不
揮発性記憶装置デバイスサブシステム１２０と１２２の
装置に転送される必要があるデータを保持する。仮に情
報が装置に転送される前にコントローラシステム７８が
電源の損失を受けた場合、データが装置にデステージさ
れるときに、電源が回復するまで、データは不揮発性記
憶装置１１６に保持される。
ス電子記憶装置を提供する。バッテリーバックアップシ
ステムは電源を不揮発性記憶装置１１６に維持する。不
揮発性記憶装置デバイスサブシステム１２０と１２２の
装置に転送される必要があるデータを保持する。仮に情
報が装置に転送される前にコントローラシステム７８が
電源の損失を受けた場合、データが装置にデステージさ
れるときに、電源が回復するまで、データは不揮発性記
憶装置１１６に保持される。
【００２９】いくつかのＣＲＣジェネレータ／チェッカ
ー１０は、不揮発性記憶装置１１６の内部に搭載されて
いる。ＣＲＣジェネレータ／チェッカー１０は、不揮発
性記憶装置１１６に格納されているデータの保全性が提
供されるように、不揮発性記憶装置１１６にデータイン
タフェースを提供する。ＣＲＣジェネレータ／チェッカ
ー１０による格納操作の際にデータの保全性を保証する
ことは、電源の損失が発生した場合に即時の検出可能性
が要求されるので、非常に重要なことである。
ー１０は、不揮発性記憶装置１１６の内部に搭載されて
いる。ＣＲＣジェネレータ／チェッカー１０は、不揮発
性記憶装置１１６に格納されているデータの保全性が提
供されるように、不揮発性記憶装置１１６にデータイン
タフェースを提供する。ＣＲＣジェネレータ／チェッカ
ー１０による格納操作の際にデータの保全性を保証する
ことは、電源の損失が発生した場合に即時の検出可能性
が要求されるので、非常に重要なことである。
【００３０】共用制御配列１０４と１１４は、コントロ
ーラシステム７８とデバイスサブシステムに接続された
各装置に関する情報を含む。同一の情報が、各記憶クラ
スタの共用制御配列に保持される。図４に示すような組
合せの場合、共用制御配列情報は、組み合わされた二個
の記憶クラスタに複写される。例えば、記憶クラスタ９
０の共用制御配列１０４は、記憶クラスタ９６の共用制
御配列１２４と組み合わされる。
ーラシステム７８とデバイスサブシステムに接続された
各装置に関する情報を含む。同一の情報が、各記憶クラ
スタの共用制御配列に保持される。図４に示すような組
合せの場合、共用制御配列情報は、組み合わされた二個
の記憶クラスタに複写される。例えば、記憶クラスタ９
０の共用制御配列１０４は、記憶クラスタ９６の共用制
御配列１２４と組み合わされる。
【００３１】ＣＲＣチェッカー／ジェネレータ１０は、
ＣＲＣ合計計算のスループットを効果的に増大させるた
めに用いられる。本発明がＣＲＣ計算を用いて記載され
る際は、本発明が等しく他の従属型同一プロセスに適用
される。図２と図３を再び参照すると、ＣＲＣ合計計算
をする場合に、ＣＲＣジェネレータ／チェッカー１０が
最初に初期設定される。初期設定は、奇数データ３０と
偶数データ３２を入力端子１２と１４に各々適用するこ
とによって、達成される。リセット信号（初期設定値）
は、制御信号の制御の下でラッチ２２にラッチされ、Ｃ
ＲＣブロック１６のフィードバック入力に適用される。
次に、ＣＲＣブロック１６は、リセット信号と奇数デー
タ３０（データ1 ）から、第一のＣＲＣ合計Ｓ1 ３８を
計算する。その後は、制御信号は、リセット信号が無視
されている間に、ＣＲＣブロック１８の出力がｍｕｘ２
４を通過するように、状態を変化させる。
ＣＲＣ合計計算のスループットを効果的に増大させるた
めに用いられる。本発明がＣＲＣ計算を用いて記載され
る際は、本発明が等しく他の従属型同一プロセスに適用
される。図２と図３を再び参照すると、ＣＲＣ合計計算
をする場合に、ＣＲＣジェネレータ／チェッカー１０が
最初に初期設定される。初期設定は、奇数データ３０と
偶数データ３２を入力端子１２と１４に各々適用するこ
とによって、達成される。リセット信号（初期設定値）
は、制御信号の制御の下でラッチ２２にラッチされ、Ｃ
ＲＣブロック１６のフィードバック入力に適用される。
次に、ＣＲＣブロック１６は、リセット信号と奇数デー
タ３０（データ1 ）から、第一のＣＲＣ合計Ｓ1 ３８を
計算する。その後は、制御信号は、リセット信号が無視
されている間に、ＣＲＣブロック１８の出力がｍｕｘ２
４を通過するように、状態を変化させる。
【００３２】クロックＡ３４が「ｈｉｇｈ」になると、
Ｓ1 ３８はラッチ２０にロードされ、ＣＲＣブロック１
８のフィードバック入力時に使用可能となる。偶数デー
タ３２（データ2 ）常に使用可能な場合は、Ｓ2 ４０の
ＣＲＣ計算がすぐに開始される。Ｓ1 ３８は計算を実行
しているＣＲＣブロック以外のＣＲＣブロックに送り込
まれるので、レース状態は回避される。ここまでの結果
は、データ1 ３０とリセットがクロックＡ時のラッチ２
０にロードされ、ラッチされるＳ1 ３８を生成したこと
である。Ｓ1 ３８とデータ2 ３２がＳ2 ４０を計算する
ために用いられ、クロックＢ３６上のラッチ２２にロー
ドされ、ラッチされる。レース状態を回避している間
に、二つのＣＲＣ合計が単一非重複クロックの発信時に
計算された。
Ｓ1 ３８はラッチ２０にロードされ、ＣＲＣブロック１
８のフィードバック入力時に使用可能となる。偶数デー
タ３２（データ2 ）常に使用可能な場合は、Ｓ2 ４０の
ＣＲＣ計算がすぐに開始される。Ｓ1 ３８は計算を実行
しているＣＲＣブロック以外のＣＲＣブロックに送り込
まれるので、レース状態は回避される。ここまでの結果
は、データ1 ３０とリセットがクロックＡ時のラッチ２
０にロードされ、ラッチされるＳ1 ３８を生成したこと
である。Ｓ1 ３８とデータ2 ３２がＳ2 ４０を計算する
ために用いられ、クロックＢ３６上のラッチ２２にロー
ドされ、ラッチされる。レース状態を回避している間
に、二つのＣＲＣ合計が単一非重複クロックの発信時に
計算された。
【００３３】Ｓ2 ４０が計算される前、奇数データ３０
のデータ3 はＣＲＣブロック１６のデータ入力時に、使
用可能となる。従って、Ｓ2 ４０がラッチ２２にロード
されると、ＣＲＣブロック１６は次の計算を実行するた
めにＳ2 ４０を受信する用意ができる。この結果、ＣＲ
Ｃ計算のスループットを単一ＣＲＣブロックとラッチの
伝播遅延の限界以上に増大させるために、非重複クロッ
ク３４と３６の各フェーズで、一つのＣＲＣ合計が計算
される。このプロセスは、ＣＲＣコードが計算機処理さ
れるまで、追加のＣＲＣ合計の計算と共に継続する。出
力端子がラッチ２０に接続されている間は、この端子は
ラッチ２２にも等しく接続されることができる。
のデータ3 はＣＲＣブロック１６のデータ入力時に、使
用可能となる。従って、Ｓ2 ４０がラッチ２２にロード
されると、ＣＲＣブロック１６は次の計算を実行するた
めにＳ2 ４０を受信する用意ができる。この結果、ＣＲ
Ｃ計算のスループットを単一ＣＲＣブロックとラッチの
伝播遅延の限界以上に増大させるために、非重複クロッ
ク３４と３６の各フェーズで、一つのＣＲＣ合計が計算
される。このプロセスは、ＣＲＣコードが計算機処理さ
れるまで、追加のＣＲＣ合計の計算と共に継続する。出
力端子がラッチ２０に接続されている間は、この端子は
ラッチ２２にも等しく接続されることができる。
【００３４】本発明が特別な実施例に関連して記載され
た場合、他の様々な変更が本発明の真意、範囲、および
理論から離れずに詳細に実施できることは、当業者に理
解されるであろう。例えば、ＣＲＣ計算に用いられるビ
ット数は、変化する。更に、本発明は、次の計算を同一
のプロセスを用いて実行するために、フィードバック信
号を必要とする他のプロセスの生成にも適用できる。
た場合、他の様々な変更が本発明の真意、範囲、および
理論から離れずに詳細に実施できることは、当業者に理
解されるであろう。例えば、ＣＲＣ計算に用いられるビ
ット数は、変化する。更に、本発明は、次の計算を同一
のプロセスを用いて実行するために、フィードバック信
号を必要とする他のプロセスの生成にも適用できる。
【００３５】
【発明の効果】上記のように構成されているので、単一
非重複クロック発信中に複数の計算を実行できる効果を
有する。
非重複クロック発信中に複数の計算を実行できる効果を
有する。
【図１】ＬＳＳＤレジスタを用いた先行技術のＣＲＣジ
ェネレータのブロック図である。
ェネレータのブロック図である。
【図２】本発明の実施例のブロック図である。
【図３】実施例の作用のタイミング図である。
【図４】データ処理システム、および処理スループット
を最大限にするための方法を実施できるような、このシ
ステムの部分間通信のブロック図である。
を最大限にするための方法を実施できるような、このシ
ステムの部分間通信のブロック図である。
２ データ ４ ラッチ ５ ラッチ １２ 奇数データ １４ 偶数データ ２０ ラッチ ２２ ラッチ ２４ マルチプレクサ ２６ 出力 ２８ ラッチ ７８ 電源およびサービス境界 ８０ 電源およびサ−ビス境界 ８２ ４個または８個のチャネル ８４ ４個または８個のチャネル ８６ ４個または８個のチャネル ８８ ４個または８個のチャネル ９０ 記憶クラスタ０ ９２ 記憶クラスタ１ ９４ 記憶クラスタ０ ９６ 記憶クラスタ１ ９８ マルチパス記憶ディレクタ０ １００ 記憶パス０ １０２ 記憶パス１ １０４ 共用制御配列 １０６ キャッシュ １０８ マルチパス記憶ディレクタ１ １１０ 記憶パス２ １１２ 記憶パス３ １１４ 共用制御配列 １１６ 不揮発性記憶装置 １２０ デバイスサブシステム １２２ デバイスサブシステム １２６ デバイスサブシステム １２８ デバイスサブシステム
Claims (20)
- 【請求項１】 同一の従属型プロセスのスル−プットを
増大させるための方法であって、 第一のデ−タを第一のプロセスジェネレータに適用する
ステップと、 少なくとも第二のデータが使用可能な一部の時間に第一
のデータも使用可能であるように第二のデータを第二の
プロセスジェネレータに適用するステップと、 初期設定値を第一のプロセスジェネレータに適用するス
テップと、 第一のデータと第一の初期設定値から第一のプロセスジ
ェネレータの第一の計算を生成するステップと、 第一の計算を第一のクロック時にラッチするステップ
と、 第一の計算を第二のプロセスジェネレータに適用するス
テップと、 第一のデータの代わりに第三のデータを第一のプロセス
ジェネレータに適用するステップと、 第二のデータと第一の計算から第二のプロセスジェネレ
ータの第二の計算を生成するステップと、 第二の計算を第二のクロック時にラッチするステップ
と、 より成る同一従属型プロセスのスループット増大方法。 - 【請求項２】 前記ステップが指定されたシーケンスで
実行される請求項１に記載の方法。 - 【請求項３】 第一の計算が第一のＬＳＳＤレジスタの
前半の部分にラッチされる請求項２に記載の方法。 - 【請求項４】 第二の計算が第二のＬＳＳＤレジスタに
ラッチされる請求項３に記載の方法。 - 【請求項５】 第二のデータがまだ使用可能な場合、第
一のデータが第三のデータと代わる請求項４に記載の方
法。 - 【請求項６】 スループットが改善されたアルゴリズム
生成回路であって、 第一の代替データを順次受信するために結合され、更
に、第二の代替計算を提供するための第一の代替計算を
受信するために結合された、第一のプロセス生成手段
と、 第一のプロセス生成手段と同一で、かつ、第二の代替デ
−タを順次受信するために結合され、更に、第一の代替
計算を提供するための第二の代替計算を受信するために
結合された、第二のプロセス生成手段と、 第一と第二のプロセス生成手段に結合され、更に、第一
と第二のクロックを受信するために結合されたレジスタ
と、 を備え、前記レジスタが、 第一の代替計算を第一のクロック時に格納し、第二のプ
ロセス生成手段に提供するための第一のラッチと、 第二の代替計算を第二のクロック時に格納し、第一のプ
ロセス生成手段に提供するための第二のラッチと、 を有するアルゴリズム生成回路。 - 【請求項７】 第一の代替計算、リセット信号、および
制御信号を受信するよう、この制御信号に従ってリセッ
ト信号または第一の代替計算を提供するために前記第一
のラッチに結合された出力を持つマルチプレクサから成
る、請求項６に記載のプロセス生成回路。 - 【請求項８】 前記レジスタがＬＳＳＤレジスタである
請求項７に記載のプロセス生成回路。 - 【請求項９】 第一と第二のクロックが非重複クロック
である請求項８に記載のプロセス生成回路。 - 【請求項１０】 第一と第二のアルゴリズム生成手段が
同一のＣＲＣ回路である請求項９に記載のプロセス生成
回路。 - 【請求項１１】 スループットが改善された周期冗長コ
−ドジェネレ−タであって、 第一の代替デ−タを順次受信するために結合され、更に
第二の代替ＣＲＣ合計を提供するための第一の代替ＣＲ
Ｃ合計を受信するために結合された第一のＣＲＣ生成回
路と、 第一のＣＲＣ生成回路と同一で、第二の代替デ−タを順
次受信するために結合され、更に、第一の代替ＣＲＣ合
計を提供するための第二の代替ＣＲＣ合計を受信するた
めに結合された、第二のＣＲＣ生成回路と、 第一と第二のＣＲＣ生成回路に結合され、更に第一と第
二のクロックを受信するために結合されたレジスタと、 を備え、前記レジスタが、 第一の代替ＣＲＣ合計を第一のクロック時に格納し、第
一のＣＲＣ合計を第二のＣＲＣ生成回路に提供するため
の第一のラッチと、 第二の代替ＣＲＣ合計を第二のクロック時に格納し、第
二の代替ＣＲＣ合計を第一のＣＲＣ生成回路に提供する
ための第二のラッチと、 を備える周期冗長コードジェネレータ。 - 【請求項１２】 第一の代替ＣＲＣ合計、リセット信
号、および制御信号を受信するために結合され、更に、
この制御信号に従ってリセット信号または最初の代替Ｃ
ＲＣ合計を提供するための前記第一のラッチに結合され
た出力を持つ周期冗長コードジェネレータ。 - 【請求項１３】 前記レジスタが少なくとも一個のラッ
チから成る、請求項１２に記載の周期冗長コードジェネ
レータ。 - 【請求項１４】 第一と第二のクロックが非重複クロッ
クである請求項１３に記載の周期冗長コードジェネレー
タ。 - 【請求項１５】 前記の第一と第二のＣＲＣ生成回路が
並列ＣＲＣ生成回路である請求項１４に記載の周期冗長
コ−ドジェネレ−タ。 - 【請求項１６】 コントローラが少なくとも一個のチャ
ネル速度でデ−タの保全性検査を提供する場合、少なく
とも一個のチャネルと一個のデバイスサブシステムの間
でデータ転送をするためのコントローラシステムであっ
て、 記憶クラスタと、 前記記憶クラスタのマルチ−パス記憶ディレクタと、 前記記憶ディレクタに結合され、データの同時転送が可
能な複数の記憶パスと、 少なくとも一個のチャネルとデバイスサブシステムの間
で転送される前にＣＲＣコードによって保全性を検査さ
れるデータを保持するための前記記憶クラスタの不揮発
性記憶装置と、 第一の代替データを順次受信するために結合され、更に
第二のＣＲＣ合計を提供するための第一の代替ＣＲＣ合
計を受信するために結合された、前記不揮発性記憶装置
の第一のＣＲＣ生成回路と、 前記第一のＣＲＣ生成回路と同一で、第二の代替データ
を順次受信するために結合され、更に第二の代替ＣＲＣ
合計を受信し、第一のＣＲＣ合計を提供するために結合
された，前記不揮発性記憶装置の第二のＣＲＣ生成回路
と、 第一と第二のＣＲＣ生成回路に結合され、更に第一と第
二のクロックを受信するために結合され、前記第一と第
二のクロック時に第一と第二の代替ＣＲＣ合計を受信す
るレジスタと、 を備えるコントローラシステム。 - 【請求項１７】 請求項１６に記載のコントローラシス
テムで、前記レジスタが、 第一の代替ＣＲＣ合計を第一のクロック時に格納するた
めの第一のラッチと、 第二の代替ＣＲＣ合計を第二のクロック時に格納するた
めの第二のラッチと、 を有するコントローラシステム。 - 【請求項１８】 第一と第二のクロックが非重複クロッ
クである請求項１７に記載のコントローラシステム。 - 【請求項１９】 前記レジスタが少なくとも一個のラッ
チから構成される請求項１８に記載のコントローラシス
テム。 - 【請求項２０】 前記不揮発性記憶装置がバッテリーバ
ックアップを内蔵している請求項１６に記載のコントロ
ーラシステム。
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