JPH0677615A - Ceramic circuit board - Google Patents
Ceramic circuit boardInfo
- Publication number
- JPH0677615A JPH0677615A JP15666693A JP15666693A JPH0677615A JP H0677615 A JPH0677615 A JP H0677615A JP 15666693 A JP15666693 A JP 15666693A JP 15666693 A JP15666693 A JP 15666693A JP H0677615 A JPH0677615 A JP H0677615A
- Authority
- JP
- Japan
- Prior art keywords
- gold
- copper
- wiring
- alloy layer
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は電子回路装置に備えられ
る高密度実装回路、とくに、焼結によって導体を形成す
るセラミック回路基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-density mounting circuit provided in an electronic circuit device, and more particularly to a ceramic circuit board having a conductor formed by sintering.
【０００２】[0002]
【従来の技術】近年、セラミック回路基板は、多層化が
容易なことや、セラミック基板の熱膨張率がＩＣチップ
に用いられているシリコンの熱膨張率に近いことや、イ
ンナービアが可能なことや、熱伝導率が高くＩＣ起動時
に発生する熱を効率よく放散できることなどの理由から
高密度実装回路基板の製造が可能であり、回路の小型化
が要求されるカメラ一体型ビデオ等に使用されている。2. Description of the Related Art In recent years, ceramic circuit boards have been easily multi-layered, have a coefficient of thermal expansion close to that of silicon used for IC chips, and have inner vias. In addition, it is possible to manufacture a high-density mounting circuit board because of its high thermal conductivity and efficient dissipation of heat generated at IC startup. ing.
【０００３】図３は一般的なセラミック回路基板の実装
形態を示す構成図である。図３のセラミック回路基板
は、最も一般的なチップオンボード（ＣＯＢ）技術を用
いて、ＩＣベアチップや、抵抗等のチップ部品の実装を
おこなっている。ＣＯＢ技術とはＩＣベアチップをセラ
ミック基板上に直接マウントする実装技術で、近年、電
子回路部品の小型化や多層化に伴い注目されている技術
である。図３において、１０１はセラミック基板、１０
３はハンダ層、１０４はチップ部品、１０５はＩＣベア
チップ、１０９は金ワイヤー、１１０は銀ペースト、１
１１は銀とパラジウムとの合金配線を示す。図３のセラ
ミック回路基板は、銀とパラジウムとの合金配線１１１
を形成したセラミック基板１０１上に、銀ペースト１１
０を介してＩＣベアチップ１０５が固定され、金ワイヤ
ー１０９を用いて銀とパラジウムとの合金配線１１１と
ＩＣベアチップ１０５とが電気的に接続されたものであ
る。また、チップ部品１０４は銀とパラジウムとの合金
配線１１１上にハンダ層１０３を介して接続している。FIG. 3 is a block diagram showing a mounting form of a general ceramic circuit board. The ceramic circuit board shown in FIG. 3 is mounted with an IC bare chip or a chip component such as a resistor by using the most general chip on board (COB) technique. The COB technology is a mounting technology in which an IC bare chip is directly mounted on a ceramic substrate, and is a technology that has been drawing attention in recent years as electronic circuit components are downsized and multilayered. In FIG. 3, 101 is a ceramic substrate and 10
3 is a solder layer, 104 is a chip component, 105 is an IC bare chip, 109 is a gold wire, 110 is a silver paste, 1
Reference numeral 11 denotes an alloy wiring of silver and palladium. The ceramic circuit board of FIG. 3 has an alloy wiring 111 of silver and palladium.
Silver paste 11 is formed on the ceramic substrate 101 on which
The IC bare chip 105 is fixed via 0, and the alloy wiring 111 of silver and palladium and the IC bare chip 105 are electrically connected using the gold wire 109. The chip component 104 is connected to the alloy wiring 111 of silver and palladium via the solder layer 103.
【０００４】図４も従来のセラミック回路基板の例であ
る。図４のＩＣベアチップの実装方法は、図３に示した
金ワイヤー１０９を用いる実装方法よりもＩＣベアチッ
プの接続に必要な面積が小さくてすみ、より高密度な実
装が可能になるＩＣのフェイスダウン実装技術を用いて
いる。図４において、１０１はセラミック基板、１０５
はＩＣベアチップ、１０６は金バンプ、１０７は金配線
を示す。図４のセラミック回路基板は、金配線１０７上
に、直径０．２ｍｍ程度の複数の微細な金、すなわち金
バンプ１０６を介してＩＣのベアチップ１０５が接続さ
れたものである。FIG. 4 is also an example of a conventional ceramic circuit board. The IC bare chip mounting method shown in FIG. 4 requires a smaller area for connecting the IC bare chips than the mounting method using the gold wire 109 shown in FIG. 3, and enables a higher density mounting of the IC face down. It uses mounting technology. In FIG. 4, 101 is a ceramic substrate, and 105
Is an IC bare chip, 106 is a gold bump, and 107 is a gold wiring. In the ceramic circuit board of FIG. 4, bare chips 105 of an IC are connected on a gold wiring 107 through a plurality of fine gold particles having a diameter of about 0.2 mm, that is, gold bumps 106.
【０００５】このように、従来のセラミック回路基板の
配線には、主として図３、図４に示した、銀とパラジウ
ムとの合金や、金を用いている。ところが、より高密度
な回路を実現するために回路全体の配線を、より細く形
成することが要求されていることから、抵抗が小さい銅
を配線材料として使用することが望まれている。また信
号を高速化するためにも抵抗が小さい銅を配線材料とし
て使用することが望まれている。As described above, for the wiring of the conventional ceramic circuit board, the alloy of silver and palladium and gold, which are mainly shown in FIGS. 3 and 4, are used. However, in order to realize a higher-density circuit, it is required to make the wiring of the entire circuit thinner, so that it is desired to use copper having a low resistance as a wiring material. Further, it is desired to use copper, which has a low resistance, as a wiring material in order to speed up signals.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、銅配線
上に金ワイヤーを接続することは難しく、金バンプを用
いたフェイスダウン実装においても、銅の表面酸化によ
って銅配線と金バンプとの間の接続抵抗が大きくなるた
めに、ＩＣベアチップの接続部の配線を銅で構成するこ
とは難しい。 そこで、ＩＣベアチップの接続部のみを
信頼性の高い金で構成し、残りの配線を銅で構成する配
線方法も考えられるが、この方法にも以下に示す問題点
がある。However, it is difficult to connect the gold wire on the copper wiring, and even in the face-down mounting using the gold bump, the connection between the copper wiring and the gold bump is caused by the surface oxidation of copper. Since the resistance increases, it is difficult to form the wiring of the connection portion of the IC bare chip from copper. Therefore, a wiring method in which only the connection portion of the IC bare chip is made of highly reliable gold and the remaining wiring is made of copper can be considered, but this method also has the following problems.
【０００７】それは、一般の金ペーストは空気中で焼成
する金ペーストである。したがって、一般の金ペースト
を空気中で銅配線と共に焼成すると、銅配線が酸化され
るために、銅配線の抵抗が著しく増大し、銅配線は配線
として使用することができなくなる。[0007] It is a common gold paste that is fired in air. Therefore, when a general gold paste is fired together with copper wiring in the air, the copper wiring is oxidized, so that the resistance of the copper wiring significantly increases, and the copper wiring cannot be used as wiring.
【０００８】一方、銅配線の酸化を防ぐために、一般の
金ペーストを窒素雰囲気下で焼成することで形成した金
配線は、抵抗やセラミック基板との間の接着強度などの
特性が一般の金ペーストを空気中で焼成して得られた金
配線に比べると著しく低下してしまう。On the other hand, in order to prevent the copper wiring from being oxidized, the gold wiring formed by firing a general gold paste in a nitrogen atmosphere has a general characteristic such as resistance and adhesive strength with a ceramic substrate. Is significantly lower than that of the gold wiring obtained by firing in air.
【０００９】また、一般の金ペーストの中には、窒素雰
囲気中に若干の酸素を含ませることによって、良好な特
性を持つ金配線が形成できるものもある。しかしなが
ら、この方法も以下に示す問題点がある。それは、金ペ
ーストの焼成時に銅配線の表面が酸化され、銅配線のハ
ンダ濡れ性が低減しやすくなるという問題である。銅配
線のハンダ濡れ性を維持しながら、十分な特性を有する
金配線を形成するためには、非常に微妙な酸素濃度のコ
ントロールが必要である。基本的に、この問題を解決す
るためには、完全窒素雰囲気下で焼成できる金ペースト
が必要である。In addition, some general gold pastes can form gold wiring having good characteristics by containing a slight amount of oxygen in a nitrogen atmosphere. However, this method also has the following problems. The problem is that the surface of the copper wiring is oxidized during the firing of the gold paste, and the solder wettability of the copper wiring is likely to be reduced. In order to form a gold wiring having sufficient characteristics while maintaining the solder wettability of the copper wiring, it is necessary to control the oxygen concentration very delicately. Basically, to solve this problem, a gold paste that can be fired under a complete nitrogen atmosphere is required.
【００１０】また、一般の金ペーストを空気中で焼成す
ることによって金配線を形成した後に、銅配線を形成す
る方法も考えられるが、この方法は、内部配線に銅を用
いるセラミック多層回路基板の作成に使用することはで
きない。A method of forming a copper wiring after forming a gold wiring by firing a general gold paste in the air is also conceivable. This method is for a ceramic multilayer circuit board using copper for internal wiring. It cannot be used for creation.
【００１１】本発明は上記問題点に鑑み、ＩＣのベアチ
ップの接続部に信頼性の高い金が使用でき、かつ、ハン
ダを介したチップ部品の実装ができるセラミック回路基
板、あるいは、ＩＣベアチップの接続部に銅と金との合
金を使用し、かつ、ハンダを介したチップ部品の実装が
できるセラミック回路基板を、完全窒素雰囲気下で焼成
できる金ペーストを用いることなく、提供するものであ
る。In view of the above problems, the present invention uses a highly reliable gold for the connection part of the bare chip of the IC and allows mounting of chip parts via solder, or the connection of the IC bare chip. Provided is a ceramic circuit board which uses an alloy of copper and gold for a portion and which can be mounted with a chip component through solder without using a gold paste which can be fired in a complete nitrogen atmosphere.
【００１２】[0012]
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のセラミック回路基板は銅配線の一部もし
くは全面が銅と金との合金層からなる構成を備えたもの
である。In order to solve the above problems, the ceramic circuit board of the present invention has a structure in which a part or the whole surface of a copper wiring is made of an alloy layer of copper and gold.
【００１３】[0013]
【作用】本発明は上記した構成によって、銅と金との合
金層は表面酸化が進行しにくいので、銅と金との合金層
のハンダ濡れ性の低減を生じることなく、金ペーストの
パターンを低酸素雰囲気下で焼成することができ、か
つ、合金層と金バンプとの接続抵抗の低下を生じること
なく、ＩＣベアチップをフェイスダウン実装できる。そ
れによって、ＩＣベアチップや、チップ部品をより高密
度に実装することが可能なセラミック回路基板を実現で
きる。According to the present invention, since the surface of the alloy layer of copper and gold is less likely to oxidize due to the above structure, the pattern of the gold paste can be formed without reducing the solder wettability of the alloy layer of copper and gold. The IC bare chip can be face-down mounted without firing in a low oxygen atmosphere and without lowering the connection resistance between the alloy layer and the gold bump. This makes it possible to realize an IC bare chip and a ceramic circuit board on which chip components can be mounted with higher density.
【００１４】[0014]
【実施例】以下、本発明の第一の実施例のセラミック回
路基板について図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A ceramic circuit board according to a first embodiment of the present invention will be described below with reference to the drawings.
【００１５】図１は本発明の第一の実施例であるセラミ
ック回路基板の実装形態を示す構成図である。図１にお
いて、１０１はセラミック基板、１０２は銅と金との合
金層、１０３はハンダ層、１０４はチップ部品、１０５
はＩＣベアチップ、１０６は金バンプ、１０７は金配
線、１０８は銅配線である。図１のセラミック回路基板
は、金配線１０７上にＩＣベアチップ１０５を金バンプ
１０６を介してフェイスダウン実装し、銅と金との合金
層１０２上にチップ部品１０４をハンダ層１０３を介し
て実装したものである。FIG. 1 is a constitutional view showing a mounting form of a ceramic circuit board which is a first embodiment of the present invention. In FIG. 1, 101 is a ceramic substrate, 102 is an alloy layer of copper and gold, 103 is a solder layer, 104 is a chip component, 105
Is an IC bare chip, 106 is a gold bump, 107 is a gold wiring, and 108 is a copper wiring. In the ceramic circuit board of FIG. 1, an IC bare chip 105 is mounted face down on a gold wiring 107 via a gold bump 106, and a chip component 104 is mounted on an alloy layer 102 of copper and gold via a solder layer 103. It is a thing.
【００１６】図１のセラミック回路基板は以下のように
して作製した。セラミック基板１０１上に銅ペースト
（ＱＰ１５３.Ｄｕｐｏｎｔ社製）をスクリーン印刷
し、乾燥後、ベルト炉を用いて脱バインダー、焼成し
て、銅配線１０８を形成した。ベルト炉は窒素雰囲気下
であり、焼成温度は９００℃であった。銅配線１０８を
形成後、セラミック基板１０１上のＩＣベアチップ１０
５が実装される電極部と、チップ部品１０４が実装され
る銅配線上とに金ペースト（＃５７２３.Ｄｕｐｏｎｔ
社製）をスクリーン印刷し、乾燥後、ベルト炉を用いて
脱バインダー、焼成をおこなって金配線１０７と銅と金
との合金層１０２とを形成した。この時、ベルト炉の脱
バインダーゾーンの酸素濃度は数十ｐｐｍの低酸素雰囲
気下であり、焼成ゾーンは窒素雰囲気下で、焼成温度は
８５０℃であった。次に、金配線１０７上にＩＣベアチ
ップ１０５を金バンプ１０６を介してフェイスダウン実
装し、銅と金との合金層１０２上にチップ部品１０４を
ハンダ層１０３を介して実装した。The ceramic circuit board shown in FIG. 1 was manufactured as follows. A copper paste (QP153. Made by Dupont) was screen-printed on the ceramic substrate 101, dried, debindered and baked using a belt furnace to form a copper wiring 108. The belt furnace was under a nitrogen atmosphere, and the firing temperature was 900 ° C. After forming the copper wiring 108, the IC bare chip 10 on the ceramic substrate 101 is formed.
No. 5 is mounted on the electrode portion and the copper wiring on which the chip component 104 is mounted is gold paste (# 5723. Dupont).
(Manufactured by Co., Ltd.) was screen-printed, dried, and then subjected to binder removal and firing using a belt furnace to form a gold wiring 107 and an alloy layer 102 of copper and gold. At this time, the oxygen concentration in the debinding zone of the belt furnace was in a low oxygen atmosphere of several tens of ppm, the firing zone was in a nitrogen atmosphere, and the firing temperature was 850 ° C. Next, the IC bare chip 105 was mounted face down on the gold wiring 107 via the gold bump 106, and the chip component 104 was mounted on the alloy layer 102 of copper and gold via the solder layer 103.
【００１７】また、図１のセラミック回路基板は以下の
ようにしても作製できる。セラミック基板１０１上に銅
ペースト（ＱＰ１５３.Ｄｕｐｏｎｔ社製）をスクリー
ン印刷し、乾燥後、金ペースト（＃５７２３.Ｄｕｐｏ
ｎｔ社製）をスクリーン印刷して、乾燥後、ベルト炉を
用いて、銅ペーストと、金ペーストとを同時に脱バイン
ダー、焼成して、銅配線１０８と、金配線１０７と、銅
と金との合金層１０２とを同時に形成した。ベルト炉の
脱バインダーゾーンの酸素濃度は数十ｐｐｍの低酸素雰
囲気下であり、焼成ゾーンは窒素雰囲気下で、焼成温度
は８５０℃であった。次に、金配線１０７上にＩＣベア
チップ１０５を金バンプ１０６を介してフェイスダウン
実装し、銅と金との合金層１０２上にチップ部品１０４
をハンダ層１０３を介して実装した。The ceramic circuit board shown in FIG. 1 can also be manufactured as follows. A copper paste (QP153.Dupont) is screen-printed on the ceramic substrate 101, dried, and then a gold paste (# 5723.Dupo).
(manufactured by nt Co., Ltd.) is screen-printed, and after drying, a copper paste and a gold paste are simultaneously debindered and fired using a belt furnace to form a copper wiring 108, a gold wiring 107, and copper and gold. The alloy layer 102 was formed at the same time. The oxygen concentration in the debinding zone of the belt furnace was in a low oxygen atmosphere of several tens of ppm, the firing zone was in a nitrogen atmosphere, and the firing temperature was 850 ° C. Next, the IC bare chip 105 is mounted face down on the gold wiring 107 via the gold bumps 106, and the chip component 104 is mounted on the alloy layer 102 of copper and gold.
Was mounted via the solder layer 103.
【００１８】図１のセラミック回路基板においては、金
ペーストの焼成後、銅配線１０８のハンダ濡れ性は低下
したが、銅と金との合金層１０２上のハンダ濡れ性は低
下せず、ハンダ層１０３を介した実装を十分におこなう
ことができた。また、ＩＣベアチップ１０５も金配線１
０７上に、支障なく実装することができた。In the ceramic circuit board of FIG. 1, after the gold paste was fired, the solder wettability of the copper wiring 108 decreased, but the solder wettability on the alloy layer 102 of copper and gold did not decrease, and the solder layer The implementation via 103 could be sufficiently performed. In addition, the IC bare chip 105 is also the gold wiring 1
It was possible to mount it on 07 without any trouble.
【００１９】なお、第一の実施例において、ＩＣベアチ
ップ１０５は金バンプ１０６を介して、金配線１０７と
接続するとしたが、ＩＣベアチップ１０５を金ワイヤー
を用いて金配線１０７と接続してもよい。Although the IC bare chip 105 is connected to the gold wiring 107 via the gold bump 106 in the first embodiment, the IC bare chip 105 may be connected to the gold wiring 107 by using a gold wire. .
【００２０】図２は本発明の第二の実施例であるセラミ
ック回路基板の実装形態を示す構成図である。図２にお
ける符号は図１の符号と同じものを示す。図２のセラミ
ック回路基板は、ＩＣベアチップ１０５を銅と金との合
金層１０２上に金バンプ１０６を介してフェイスダウン
実装し、チップ部品１０４を銅と金との合金層１０２上
にハンダ層１０３を介して実装したものである。FIG. 2 is a block diagram showing a mounting form of the ceramic circuit board according to the second embodiment of the present invention. Reference numerals in FIG. 2 are the same as those in FIG. In the ceramic circuit board of FIG. 2, the IC bare chip 105 is mounted face down on the alloy layer 102 of copper and gold via the gold bumps 106, and the chip component 104 is soldered on the alloy layer 102 of copper and gold 102. It is implemented through.
【００２１】本発明の第二の実施例であるセラミック回
路基板は、本発明の第一の実施例であるセラミック回路
基板に比べて、金配線１０７を形成する必要がないため
に、ＩＣベアチップの実装に必要な基板面積を低減する
ことができる。The ceramic circuit board according to the second embodiment of the present invention does not require the gold wiring 107 to be formed, as compared with the ceramic circuit board according to the first embodiment of the present invention. The board area required for mounting can be reduced.
【００２２】図２のセラミック回路基板は以下のように
して作製した。セラミック基板１０１上に銅ペースト
（ＱＰ１５３.Ｄｕｐｏｎｔ社製）をスクリーン印刷
し、乾燥後、ベルト炉を用いて、脱バインダー、焼成し
て、銅配線１０８を形成した。ベルト炉は窒素雰囲気下
であり、焼成温度は９００℃であった。銅配線１０８を
形成後、セラミック基板１０１上のＩＣベアチップ１０
５が実装される電極部の銅配線上と、チップ部品１０４
が実装される銅配線上とに、金ペースト（＃５７２３.
Ｄｕｐｏｎｔ社製）をスクリーン印刷し、乾燥後、ベル
ト炉を用いて脱バインダー、焼成して、銅と金との合金
層１０２を形成した。この時、ベルト炉の脱バインダー
ゾーンの酸素濃度は数十ｐｐｍの低酸素雰囲気下であ
り、焼成ゾーンは窒素雰囲気下で、焼成温度は８５０℃
であった。銅と金との合金層１０２を形成後、銅と金と
の合金層１０２上にＩＣベアチップ１０５を金バンプ１
０６を介してフェイスダウン実装し、銅と金との合金層
１０２上にチップ部品１０４をハンダ層１０３を介して
実装した。The ceramic circuit board of FIG. 2 was manufactured as follows. A copper paste (QP153. Made by Dupont) was screen-printed on the ceramic substrate 101, dried, and then debindered and fired using a belt furnace to form a copper wiring 108. The belt furnace was under a nitrogen atmosphere, and the firing temperature was 900 ° C. After forming the copper wiring 108, the IC bare chip 10 on the ceramic substrate 101 is formed.
5 is mounted on the copper wiring of the electrode part and the chip component 104.
Gold paste (# 5723.
Dupont) was screen-printed, dried, and then subjected to binder removal using a belt furnace and firing to form an alloy layer 102 of copper and gold. At this time, the oxygen concentration in the debinding zone of the belt furnace is in a low oxygen atmosphere of several tens of ppm, the firing zone is in a nitrogen atmosphere, and the firing temperature is 850 ° C.
Met. After forming the alloy layer 102 of copper and gold, the IC bare chip 105 is formed on the alloy layer 102 of copper and gold by the gold bump 1.
Face down mounting was carried out via 06, and the chip component 104 was mounted on the alloy layer 102 of copper and gold via the solder layer 103.
【００２３】また、図２のセラミック回路基板は以下の
ようにしても作製できる。銅ペースト（ＱＰ１５３.Ｄ
ｕｐｏｎｔ社製）をスクリーン印刷し、乾燥後、金ペー
スト（＃５７２３.Ｄｕｐｏｎｔ社製）をスクリーン印
刷して、乾燥後、ベルト炉を用いて銅ペーストと金ペー
ストとを同時に脱バインダー、焼成して、銅配線１０８
と、銅と金との合金層１０２とを同時に形成した。この
時、ベルト炉の脱バインダーゾーンの酸素濃度は数十ｐ
ｐｍの低酸素雰囲気下であり、焼成ゾーンは窒素雰囲気
下で、焼成温度は８５０℃であった。次に、銅と金との
合金層１０２上にＩＣベアチップ１０５を金バンプ１０
６を介してフェイスダウン実装し、銅と金との合金層１
０２上にチップ部品１０４をハンダ層１０３を介して実
装した。The ceramic circuit board of FIG. 2 can also be manufactured as follows. Copper paste (QP153.D
screen printing (made by Uppont), and after drying, gold paste (# 5723. made by Dupont) is screen-printed, and after drying, the copper paste and the gold paste are simultaneously debindered and fired using a belt furnace. , Copper wiring 108
And an alloy layer 102 of copper and gold were simultaneously formed. At this time, the oxygen concentration in the debinding zone of the belt furnace is several tens of p
It was under a low oxygen atmosphere of pm, the firing zone was under a nitrogen atmosphere, and the firing temperature was 850 ° C. Next, the IC bare chip 105 and the gold bump 10 are formed on the alloy layer 102 of copper and gold.
Face-down mounting via 6, alloy layer 1 of copper and gold
02, the chip component 104 was mounted via the solder layer 103.
【００２４】また、銅と金との合金層１０２表面の組成
として、金が２０重量パーセント以上含まれていれば、
空気中でハンダリフロー操作（ＭＡＸ：２７０℃、１０
ｓｅｃ．）をおこなった銅と金との合金層１０２上にお
いてもＩＣベアチップの実装をおこなうことができる。If the composition of the surface of the alloy layer 102 of copper and gold contains gold in an amount of 20% by weight or more,
Solder reflow operation in air (MAX: 270 ° C, 10
sec. The IC bare chip can be mounted also on the alloy layer 102 of copper and gold which has been subjected to (a).
【００２５】図１のセラミック回路基板と同様に、図２
のセラミック回路基板においても、銅と金との合金層１
０２のハンダ濡れ性は低下しなかった。また、銅と金と
の合金層１０２と金バンプ１０６との間の接続抵抗の増
加もみられなかった。したがって、図２のセラミック回
路基板においても、ＩＣベアチップ１０５と、チップ部
品１０４とを十分に実装することができる。Similar to the ceramic circuit board of FIG. 1, FIG.
Also in the ceramic circuit board of, the alloy layer 1 of copper and gold
No. 02 solder wettability did not deteriorate. Further, no increase in the connection resistance between the alloy layer 102 of copper and gold and the gold bump 106 was observed. Therefore, the IC bare chip 105 and the chip component 104 can be sufficiently mounted on the ceramic circuit board of FIG.
【００２６】また、図１、図２の銅配線１０８と、金配
線１０７と、銅と金との合金層１０２とを形成後、空気
中１５０℃で２４時間加熱しても、銅と金との合金層１
０２のハンダ濡れ性の低下はみられなかった。After forming the copper wiring 108, the gold wiring 107, and the alloy layer 102 of copper and gold in FIGS. 1 and 2, even if the copper wiring 108 is heated in air at 150 ° C. for 24 hours, Alloy layer 1
No reduction in solder wettability of No. 02 was observed.
【００２７】なお、本発明のセラミック回路基板におけ
る第一の実施例および第二の実施例において、銅配線１
０８または金配線１０７と、銅と金との合金層１０２と
の境界部付近が、銅と金との合金化によって断線される
のを防止するために、金ペーストの焼成温度は８５０℃
以下が望ましい。In the first and second embodiments of the ceramic circuit board of the present invention, the copper wiring 1
08 or the gold wiring 107 and the vicinity of the boundary between the copper-gold alloy layer 102 are prevented from being broken due to the alloying of copper and gold, the firing temperature of the gold paste is 850 ° C.
The following is desirable.
【００２８】また本発明のセラミック回路基板の第一の
実施例および第二の実施例において銅と金との合金層１
０２の形成に、金ペーストと銅ペーストとを用いたが、
銅粉末と金粉末とを含有するペースト、あるいは銅と金
との合金粉末を含有するペーストを用いて銅と金との合
金層１０２を形成しても良い。Further, in the first and second embodiments of the ceramic circuit board of the present invention, the alloy layer 1 of copper and gold is used.
The gold paste and the copper paste were used to form 02.
The alloy layer 102 of copper and gold may be formed using a paste containing copper powder and gold powder or a paste containing alloy powder of copper and gold.
【００２９】[0029]
【発明の効果】以上のように、本発明は銅配線の一部も
しくは全面を銅と金との合金層にすることで、金バン
プ、ないしは金ワイヤーを用いたＩＣベアチップの実装
と、ハンダを介したチップ部品の実装とが可能で、か
つ、より高密度化が可能なセラミック回路基板を、完全
窒素雰囲気下で焼成できる金ペーストを使用することな
く、実現することができる。As described above, according to the present invention, by forming an alloy layer of copper and gold on a part or the whole surface of the copper wiring, mounting of the IC bare chip using gold bumps or gold wires and soldering are performed. It is possible to realize a ceramic circuit board that can be mounted with chip components through it and that can achieve higher density without using a gold paste that can be fired in a complete nitrogen atmosphere.
【図１】本発明の第一の実施例におけるセラミック回路
基板の実装形態を示す構成図FIG. 1 is a configuration diagram showing a mounting form of a ceramic circuit board according to a first embodiment of the present invention.
【図２】本発明の第二の実施例におけるセラミック回路
基板の実装形態を示す構成図FIG. 2 is a configuration diagram showing a mounting form of a ceramic circuit board according to a second embodiment of the present invention.
【図３】従来のセラミック回路基板の実装形態を示す構
成図FIG. 3 is a configuration diagram showing a mounting form of a conventional ceramic circuit board.
【図４】従来のセラミック回路基板の実装形態を示す構
成図FIG. 4 is a configuration diagram showing a mounting form of a conventional ceramic circuit board.
１０１ セラミック基板 １０２ 銅と金との合金層 １０３ ハンダ層 １０４ チップ部品 １０５ ＩＣベアチップ １０６ 金バンプ １０７ 金配線 １０８ 銅配線 １０９ 金ワイヤー １１０ 銀ペースト １１１ 銀とパラジウムとの合金配線 101 Ceramic Substrate 102 Alloy Layer of Copper and Gold 103 Solder Layer 104 Chip Component 105 IC Bare Chip 106 Gold Bump 107 Gold Wiring 108 Copper Wiring 109 Gold Wire 110 Silver Paste 111 Alloy Wiring of Silver and Palladium
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/24 Ｂ 7511−4Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H05K 3/24 B 7511-4E
Claims (4)
金層からなることを特徴とするセラミック回路基板。1. A ceramic circuit board characterized in that a part or the whole surface of a copper wiring is made of an alloy layer of copper and gold.
を特徴とする請求項１記載のセラミック回路基板。2. The ceramic circuit board according to claim 1, wherein a solder layer is formed on the alloy layer.
して実装されていることを特徴とする請求項１記載のセ
ラミック回路基板。3. The ceramic circuit board according to claim 1, wherein a bare IC chip is mounted on the alloy layer via bumps.
ーセント以上含まれていることを特徴とする請求項３記
載のセラミック回路基板。4. The ceramic circuit board according to claim 3, wherein the composition of the surface of the alloy layer contains 20% by weight or more of gold.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15666693A JPH0677615A (en) | 1992-07-08 | 1993-06-28 | Ceramic circuit board |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18084892 | 1992-07-08 | ||
| JP4-180848 | 1992-07-08 | ||
| JP15666693A JPH0677615A (en) | 1992-07-08 | 1993-06-28 | Ceramic circuit board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677615A true JPH0677615A (en) | 1994-03-18 |
Family
ID=26484352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15666693A Pending JPH0677615A (en) | 1992-07-08 | 1993-06-28 | Ceramic circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677615A (en) |
-
1993
- 1993-06-28 JP JP15666693A patent/JPH0677615A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5383093A (en) | Hybrid integrated circuit apparatus | |
| US5252519A (en) | Multilayered ceramic substrate and method of manufacturing the same | |
| JPH04208593A (en) | Thick film printed board | |
| JPH0677615A (en) | Ceramic circuit board | |
| JP2703861B2 (en) | Stress-resistant chip component and its mounting method | |
| JPH08298359A (en) | Thick copper film circuit board | |
| JPH1098244A (en) | Thick-film circuit board and its manufacture | |
| JP2817873B2 (en) | Hybrid integrated circuit board and method of manufacturing the same | |
| JPH06334306A (en) | Manufacture of ceramic circuit substrate | |
| JPH07176568A (en) | Ceramic circuit board and its manufacture | |
| JP3457247B2 (en) | Ceramic circuit board | |
| JP2898721B2 (en) | Ceramic multilayer substrate and method of manufacturing the same | |
| JPH0639583A (en) | Solder paste and circuit board | |
| JP2698517B2 (en) | Substrate with bump | |
| JPH03259543A (en) | Mounting structure of semiconductor chip | |
| JP2760542B2 (en) | Manufacturing method of ceramic circuit board | |
| JPS6318356B2 (en) | ||
| JPH03116797A (en) | Thick film surface package circuit | |
| JPH0544200B2 (en) | ||
| JPS6122692A (en) | Multilayer circuit board and method of producing same | |
| JPH01315187A (en) | Base material for circuit board and circuit board | |
| JPH09260845A (en) | Ceramic multilayered circuit board and its manufacture | |
| JPS5999787A (en) | Thick film printed circuit board | |
| JPS624760A (en) | Electrically conductive paste | |
| JPS60169194A (en) | Substrate for hybrid integrated circuit |