JPH0675742A - データ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアクセス時にバイト並びの変換を自動
的に行うことのできるデータ変換装置の提供を目的とす
る。 【構成】 データ・バス５〜８とプロセッサ９を選択装
置２１を介して接続する。プロセッサがメモリアクセス
時に用いるアドレス変換装置のページ・テーブル１４内
に、各ページに対応してそのページのデータの配列順序
がどのようなものであるかを示す情報１７を格納してお
き、選択装置２１は、メモリアクセス時にこの情報を参
照して、データ・バス上のデータの配列順序を変換しプ
ロセッサに供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機装置に関わ
り、特にプロセッサのデータ・バス上のデータに対する
アクセスを制御するデータ変換装置に関する。

【０００２】

【従来の技術】複数バイトの整数データをメモリに格納
する場合、その各バイト・データをメモリに格納する順
序として幾つかの方法がある。これらの格納方式として
littleendian と呼ばれるものとbig endianと呼ばれる
ものが広く用いられている。

【０００３】このうちlittle endian と呼ばれるもの
は、複数バイトからなるデータのうち最下位のバイト・
データから順に、それぞれ若いアドレスから順に格納さ
れる。これに対してbig endianと呼ばれるものは、最上
位のバイト・データから順に、それぞれ若いアドレスか
ら順に格納される。

【０００４】従来複数バイト・データにアクセスを行な
う場合、メモリ・アクセスを行なう装置が仮定している
データ順序と、メモリに格納されているデータの格納順
序が異なる場合、ソフトウェアでデータ順序を変換する
必要があった。

【０００５】例えばデータがlittle endian で格納され
ていることを前提に設計されたプロセッサがbig endian
で格納された２バイトのワード・データを読み出す場
合、本来下位バイトに読み込まれるバイト・データが上
位バイトに、上位バイトに格納されるべきバイト・デー
タが下位バイトに、それぞれ格納されてしまうことにな
る。そこでこのデータを使用する前にバイト順序を入れ
換える必要がある。書き込みの場合も同様にバイト順序
を変えてから、メモリに書き込まなければならない。こ
れらの変換操作はソフトウェアで行なわなければならな
い。ここでプロセッサが読み込んだデータのバイト並び
を変換する命令を持っていたとしても、その命令をソフ
トウェアで明示的に実行しなければならない。

【０００６】図２に示す密結合共有メモリsystemを例に
あげる。このsystemは、メモリ上のデータをlittle end
ian で格納されているものとしてアクセスするprocessr
o （１）（例えばＤＥＣ社のＶＡＸシリーズ、Ｉｎｔｅ
ｌ社の８６シリーズなど）と、big endianで格納されて
いるものとしてアクセスするprocessor （２）（例えば
Motorola社の68000 シリーズ、ＳＵＮ社のＳＰＡＲＣプ
ロセッサなど）と、これらのプロセッサがアクセスする
共有メモリ（３）と、これらを結合するデータ・バス
（４）からなる。ここでlittle endian のプロセッサが
書き込んだデータをbig endianのプロセッサが読み出す
場合、ソフトウェアで一旦バイト並びを変換してから扱
わなければならなかった。

【０００７】また従来ネットワークを用いた分散環境な
どでendianの異なるデータをアクセスする場合、基本ソ
フトウェアでアクセスする毎にデータ・サイズを指定
し、必要に応じてバイト並びを変換してからデータをア
プリケーション・ソフトウェアに渡している。この場合
もバイト並びを変換が必要な場合はソフトウェアで変換
を行なうことに変わりはない。

【０００８】またＭＩＰＳ社のＲ４０００、Motorola社
Ｍ８８０００などのプロセッサでは、内部レジスタの値
を書き換えることによりlittle endian とbig endianを
切替えることが可能となっている。このレジスタの値を
書き換えることにより、それ以後の全てのメモリ・アク
セスの並びを変換する。ここでメモリ・アクセスは命令
コードに対するものとデータに対するものに分類される
が、これらのプロセッサにおいてメモリ・アクセスの並
びを変換した場合、命令コードのアクセスにおけるデー
タの並びも変換してしまう。ここでlittle endian のデ
ータにアクセスする命令コードはlittle endian でなく
てはならないため、一つのプログラム・コード内に異な
るデータ並びの命令コードが混在しなければならない。
このためプログラム・コードの生成が繁雑となる。また
このプログラム・コードの生成が繁雑となる問題は、プ
ログラム・コードのバイト並びは固定とし、データに対
するメモリ・アクセスのデータ並びのみを変換するよう
にすることにより解決されるが、この場合でもデータ並
びの異なるデータをアクセスする毎に、そのデータのデ
ータ並びに合わせてデータ並びを変換する命令（内部レ
ジスタへの書き込み命令）を挿入しなければならない。

【０００９】次に浮動小数データの変換を例にあげる。
データ並びと同様にデータ・フォーマットつまり浮動小
数値のビット表現方法として幾つかの方法が用いられて
いる。例えばＩＥＥＥ標準フォーマット、ＩＢＭフォー
マット、ＤＥＣフォーマットなどが広く用いられてい
る。従来これらのデータをアクセスする時、プログラム
でその対象のデータがどのフォーマットであるかを意識
し、必要であればプログラム中に変換命令などを入れる
ことによって明示的にデータ・フォーマットを変換しな
ければならなかった。

【００１０】

【発明が解決しようとする課題】以上述べたように、従
来プロセッサなどで、そのプロセッサが仮定しているバ
イト並びと異なるバイト並びのデータをアクセスしよう
とした場合、そのデータ並びを考慮して、ソフトウェア
でデータの並びを変えるか、メモリアクセス時にバイト
並びを変換することを指示する命令を入れるなど、その
データの並びを意識してアクセスしなければならなかっ
た。

【００１１】また浮動小数点デ−タなどの場合も、アク
セスするデ−タがどのフォ−マットであるかを意識し
て、必要に応じてソフトウェアでフォ−マットを変換し
なければならなかった。

【００１２】本発明は以上の点を鑑みてなされたもの
で、メモリアクセス時にバイト並びあるいはデ−タフォ
−マットの変換を自動的に行うことのできるデータ変換
装置の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明に係るデータ変換
装置は、データ・バスとプロセッサをつなぐものであっ
て、アドレスによってそのアドレスのデータのデータ・
バス上での配列順序を知る手段と、この配列順序にした
がってデータ・バス上のデータの配列順序を変換してプ
ロセッサに供給する手段とを具備する。

【００１４】また本発明は上記の配列順序を知る手段と
して、アドレス変換装置内のページ・テーブルの各エン
トリに、対応するそれぞれのページのデータ・バス上で
の配列順序を格納する手段を具備する。

【００１５】また本発明のもう１つの発明に係るデータ
変換装置は、データ・バス上のデータの配列順序を示す
データ・バスから供給される信号にしたがってデータ・
バス上のデータの配列順序を変換してプロセッサに供給
する手段を具備する。

【００１６】

【作用】本発明によれば、データ・アクセス時にそのデ
ータ・アドレスによってデータの配列順序を知ることが
可能となる。この情報によってデータの配列順序を変更
する必要があることが判明した場合は、配列順序を変換
する手段を用いてデータの配列順序を変換する。

【００１７】また本発明によれば、アドレス変換装置内
のページ・テーブル各エントリにそれぞれのページのデ
ータの配列順序を格納することにより、データ・アクセ
ス時にそのアクセス・アドレスによってページ・テーブ
ルを引き、対応するページ・テーブル・エントリのこの
配列順序を示す情報を得ることが可能となる。これによ
り必要に応じてデータの配列順序の変換を行なう。

【００１８】また本発明によれば、データ・バスからデ
ータ・アクセス時にデータと共にデータの配列順序を示
す信号が供給される。そしてこの信号で示されるデータ
配列情報によって、必要に応じてデータの配列順序の変
換を行なう。

【００１９】

【実施例】図１に本発明の第１の実施例に係るデータ変
換装置の構成を示す。これはlittle endian もしくはbi
g endianのデータが現れる３２ｂｉｔのシステム・デー
タ・バス（５），（６），（７），（８）と３２ｂｉｔ
プロセッサ（９）のデータ・バスであるプロセッサ・デ
ータ・バス（１０），（１１），（１２），（１３）と
を接続するものである。システム・データ・バス（５〜
８）は、図２のシステム・バス４に相当し、他のプロセ
ッサやＩ／Ｏ機器，メモリ等のデータ入出力装置が接続
されている。プロセッサ（９）はこれらのデータ・バス
を介して他のデータ入出力装置へアクセス（読出／書
込）を行う。

【００２０】なおここでは、ショート・ワード（２ｂｙ
ｔｅ）、ワード（４ｂｙｔｅ）のデータはそれぞれのワ
ード境界に合わせられるものとする。つまりショート・
ワード・データはアドレスの最下位１ｂｉｔが０、ワー
ド・データはアドレスの最下位２ｂｉｔが０であるもの
とする。

【００２１】３２ｂｉｔのシステム・データ・バスは８
ｂｉｔ毎に４つの組に分けられる。以下０ｂｉｔ目から
７ｂｉｔ目をＢ０（５）、８ｂｉｔ目から１５ｂｉｔ目
をＢ１（６）、１６ｂｉｔ目から２３ｂｉｔ目をＢ２
（７）、２４ｂｉｔ目から３１ｂｉｔ目をＢ３（８）と
それぞれ呼ぶ。図３に示されるように、バイト・データ
はそのアドレスの最下位２ｂｉｔによって、アドレスの
下位２ｂｉｔが２進表現で００、０１、１０、１１のバ
イト・データはそれぞれＢ０、Ｂ１、Ｂ２、Ｂ３にそれ
ぞれ現れる。

【００２２】同様に３２ｂｉｔのプロセッサ・データ・
バスも８ｂｉｔ毎に４つの組に分けられる。下位から０
ｂｉｔ目から７ｂｉｔ目をＰ０（１０）、８ｂｉｔ目か
ら１５ｂｉｔ目をＰ１（１１）、１６ｂｉｔ目から２３
ｂｉｔ目をＰ２（１２）、２４ｂｉｔ目から３１ｂｉｔ
目をＰ３（１３）とそれぞれ呼ぶ。このプロセッサ・デ
ータ・バスにはプロセッサ内部で使用されるｂｉｔ順序
で信号が現れる。つまり最下位バイトから順にＰ０，Ｐ
１，Ｐ２，Ｐ３に現れる。

【００２３】図１において、ページ・テーブル（１４）
は通常のアドレス変換・データ保護などを行なうための
情報の他に、現在アクセスされているデータ・アドレス
のデータ並びがlittle endian であるかbig endianであ
るかを示す１ｂｉｔの情報を格納し、アクセスされてい
るページに対応するこのデータ並びを示す信号を出力す
る。このページ・テーブルのそれぞれのページ・テーブ
ル・エントリには、通常の対応するページの物理ページ
番号（１５）、アクセス保護情報などを格納する幾つか
のフラグ・ビット（１６）などの他に、そのページのデ
ータがシステム・データ・バス上でbig endianで現れる
か、little endian で現れるかを示すendian bit（１
７）を持つ。データ・アクセス時には対応するページの
endian bitの値がendian信号（１８）として出力され
る。

【００２４】図１においてデータ・サイズ信号ｓｉｚｅ
（１９）はプロセッサが出力する信号で、データ・アク
セス時にそのデータ・アクセス・サイズが、バイト（８
ｂｉｔ）、ショート・ワード（１６ｂｉｔ）、ワード
（３２ｂｉｔ）のいずれかであることを示す。同様にア
ドレス信号ａｄｒｓ［１：０］（２０）もプロセッサに
よって出力される信号で、データ・アクセス時にそのデ
ータ・アドレスの最下位２ｂｉｔを示す。

【００２５】図１において（２１）は、その入力制御信
号であるendian信号、データ・サイズ信号ｓｉｚｅ、ア
ドレス信号ａｄｒｓ［１：０］の値に従って、システム
・データ・バスとプロセッサ・データ・バスとをバイト
並びを変換して接続するデータ選択装置である（図
４）。

【００２６】このデータ選択装置内には４組みの８ｂｉ
ｔ信号選択装置（２２），（２３），（２４），（２
５）がある。これらはそれぞれに対応する制御信号Ｃ０
（２６），Ｃ１（２７），Ｃ２（２８），Ｃ３（２９）
の値にしたがってシステム・データ・バス側の２もしく
は４組の８ｂｉｔ信号のいずれかとプロセッサ側の８ｂ
ｉｔ信号を接続する。例えば内部制御信号Ｃ２が０の時
はプロセッサ・データ・バスのＰ２とシステム・データ
・バスのＢ１とを接続する。同様に内部制御信号Ｃ２が
１の時はプロセッサ・データ・バスのＰ２とシステム・
データ・バスのＢ２とを接続する。

【００２７】プロセッサ（９）がlittle endian である
場合のデータ選択装置の、入力制御信号、endian信号、
データ・サイズ信号ｓｉｚｅ、アドレス信号ａｄｒｓ
［１：０］のそれぞれの値と、内部制御信号Ｃ０，Ｃ
１，Ｃ２，Ｃ３との対応を図５に示す。また同図にはこ
れらの入力制御信号に従って生成される内部制御信号に
従って、プロセッサ・データ・バスとシステム・データ
・バスとが各々どのように接続されるかも示されてい
る。尚、big endianのアクセスをするプロセッサに接続
されている選択装置の場合は、endian信号がlittleのと
きには表の下段に示す動作を行い、endian信号がbig の
ときには表の上段に示す動作をすることになる。以下本
実施例のデータ・アクセス時の動作を説明する。動作の
流れを図６に示す。

【００２８】まずプロセッサ（９）はアクセスするデー
タの論理アドレスを出力する（Ｓ１）。この論理アドレ
スが含まれるメモリ・ページに対応するエントリをペー
ジ・テーブル（１４）から選択する（Ｓ２）。このペー
ジ・テーブルにあらかじめ、そのページの物理アドレス
（１５）や保護情報（１６）などと共に、そのページの
バイト並びを示す情報（１７）が格納されている。メモ
リ・アクセス時にはこの選択されたページ・テーブル・
エントリ・バイト並びを示す情報がendian信号（１８）
として出力される（Ｓ３）。

【００２９】またプロセッサ（９）からアドレスととも
にそのデータ・アクセスのデータ・サイズを示すｓｉｚ
ｅ信号（１９）も出力される。このｓｉｚｅ（１９）信
号と先のendian信号(18)とアドレス信号の下位２ｂｉｔ
（２０）を選択装置に与える。選択装置はこれらの信号
から内部制御信号Ｃ０（２６），Ｃ１（２７），Ｃ２
（２８），Ｃ３（２９）を生成し、４組みの８ｂｉｔ信
号選択装置（２２），（２３），（２４），（２５）に
与える（Ｓ４，Ｓ５）。これによりシステム・データ・
バス（５），（６），（７），（８）とプロセッサ・デ
ータ・バス（１０），（１１），（１２），（１３）が
適切にバイト並びが変換されて接続される（Ｓ６）。す
なわち、データがlittle endian で格納されているもの
としてアクセスするプロセッサに対してはlittle endia
n に変換されたデータが供給され、big endianとしてア
クセスするプロッサに対してはbig endianに変換された
データが供給される。

【００３０】さらに、図５からわかるように、ワード・
データやショート・ワード・データについてはendianを
変換し、バイト・データについては変換しないため、数
値データと文字データが混在している場合にも、数値デ
ータ（ワード）についてはendianを変換し、文字データ
（バイト）については変換しないという動作がソフトウ
ェアによらずに実現できる。

【００３１】次に図７に本発明の第２の実施例を示す。
これも先の実施例と同様にlittle endian もしくはbig
endianのデータが現れる３２ｂｉｔのシステム・データ
・バスと３３ｂｉｔプロセッサ・データ・バスとを接続
するものであり、システム・データ・バスにはデータ入
出力装置３１が接続されている。

【００３２】これは、システム・データ・バスにデータ
並びを示す信号線（３０）を設け、データ入出力装置に
信号線駆動部３２を設ける。また通常このシステム・デ
ータ・バス上にはlittle endian でデータが与えられる
ものとする。データ並びを示す信号（３０）はハイ・レ
ベルにプル・アップされている。このシステム・データ
・バスにlittl endianデータを出力する場合は、この信
号をハイ・レベルのままにしておく。一方big endianで
データ出力する装置（プロセッサ、Ｉ／Ｏ機器、メモリ
など）は信号線駆動部３２を用いてデータ出力時にこの
信号（３０）をロウ・レベルにプル・ダウンする。１つ
のデータ入出力装置にlittle endeianとbig endianのデ
ータが混在する場合には、そのデータ格納位置等に基づ
いて信号線駆動部がどちらのendianであるかを判断す
る。これによりデータをバスから入力する装置は、この
信号を先に説明した選択装置（２１）に供給することに
より、データのバイト並びを適切に変換することが可能
となる。

【００３３】以上の実施例において、プロセッサから現
在のデータ・アクセスが浮動小数データへのアクセスで
あることを示す信号を選択装置に対して出力するように
すれば、同様の手段で浮動小数フォーマットを変換する
ことが出来る。例えば第一の実施例において、ページ・
テーブルのバイト並びの情報を格納する代わりに浮動小
数フォーマットの種類を表す情報（仮数部と指数部の各
々の桁数等）を格納し、さらに選択装置をこのフォーマ
ット情報にしたがって浮動小数データに対するアクセス
時にフォーマット変換を行なうようにする。これにより
浮動小数データのデータ・フォーマットを適切に変換す
ることが可能となる。

【００３４】

【発明の効果】以上のように本発明によれば、従来プロ
セッサなどそのプロセッサが仮定しているバイト並びと
異なるバイト並びのデータをアクセスしようとする場合
でも、そのアクセス時にバイト並びの変換が自動的に行
なわれる。これにより、従来のようにソフトウェアでデ
ータの並びを変えたり、メモリアクセス時にバイト並び
を変換することを指示する命令を入れる必要がなくな
る。

【００３５】また同様に浮動小数データなどの場合も、
アクセスするデータがどのフォーマットであるかを意識
して、必要に応じてソフトウェアでフォーマットを変換
する必要がなくなる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例に係るデータ変換装置
の構成図

【図２】 密結合共有メモリSystemの構成図

【図３】 外部Data Bus上のデータとアドレス最下位２
ｂｉｔとの対応を表す図

【図４】 図１の選択装置の構成図

【図５】 図１の選択装置の動作を表す図

【図６】 第１の実施例装置の動作を表すフロー・チャ
ート

【図７】 本発明の第２の実施例に係るデータ変換装置
の構成図

【符号の説明】

１ little endian のプロセッサ ２ big endianのプロセッサ ３ 共有メモリ ４ システム・データ・バス ５ システム・データ・バス（０−７ｂｉｔ） ６ システム・データ・バス（８−１５ｂｉｔ） ７ システム・データ・バス（１６−２３ｂｉｔ） ８ システム・データ・バス（２４−３１ｂｉｔ） ９ プロセッサ １０ プロセッサ・データ・バス（０−７ｂｉｔ） １１ プロセッサ・データ・バス（８−１５ｂｉｔ） １２ プロセッサ・データ・バス（１６−２３ｂｉｔ） １３ プロセッサ・データ・バス（２４−３１ｂｉｔ） １４ ページ・テーブル １５ 物理ページ番号 １６ アクセス保護情報などのフラグ １７ endian bit １８ endian信号 １９ データ・サイズ信号 ２０ アドレス信号 ２１ データ選択装置 ２２，２３，２４，２５ ８ｂｉｔ信号選択装置 ２６，２７，２８，２９ ８ｂｉｔ信号選択装置の制御
信号 ３０ データ並びを表す信号 ３１ データ入出力装置 ３２ 信号線駆動部 ３３ データ格納部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ・バスとプロセッサをつなぐデー
   タ変換装置において、アドレスによってそのアドレスの
   データのデータ・バス上での配列順序あるいはフォ−マ
   ットの種類を知る手段と、この配列順序あるいはフォ−
   マットの種類にしたがってデータ・バス上のデータの配
   列順序あるいはフォ−マットを変換してプロセッサに供
   給する手段とを具備したことを特徴とするデータ変換装
   置。
2. 【請求項２】 請求項１記載のデータ変換装置におい
   て、プロセッサがアクセスするデータのアドレスを管理
   する手段を備え、この管理を行うためのページ・テーブ
   ルの各エントリに、対応するそれぞれのページのデータ
   ・バス上での配列順序あるいはフォ−マットの種類を示
   す情報を予め格納しておき、この情報を参照することに
   より配列順序あるいはフォ−マットの種類を知ることを
   特徴とするデータ変換装置。
3. 【請求項３】 データ・バスとプロセッサをつなぐデー
   タ変換装置において、前記デ−タ・バスにデータ・バス
   上のデータの配列順序あるいはフォ−マットの種類を示
   す信号線を設け、この信号線から供給される信号にした
   がって前記データ・バス上のデータの配列順序を変換し
   てプロセッサに供給する手段を具備したことを特徴とす
   るデータ変換装置。