JP3173807B2 - 記憶装置の切替制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵ等の制御・演
算装置の動作を継続したまま、同一プログラムアドレス
領域に配置した複数の記憶装置の切替えを行なうことの
できる記憶装置の切替制御装置に関する。

【０００２】

【従来の技術】同一のプログラムアドレス領域に複数個
の記憶装置を設けて、各々の記憶装置には、同一の制御
対象に対して制御仕様の異なる制御プログラム（制御デ
ータ等を含む）をそれぞれ格納するとともに、ＣＰＵ等
の制御・演算装置側からアクセス可能となる記憶装置を
選択切替えする手段を備えることで、ＣＰＵ等の動作中
に制御機能や制御条件を変更する技術は知られている。

【０００３】従来の記憶装置の切替制御装置は、記憶装
置の切替要求指令を受けると、ＣＰＵ等の制御・演算装
置から出力される書込み・読出しタイミング信号又はア
ドレスデータの取込みタイミングに係るアドレスラッチ
信号等に同期させて、各記憶装置の動作／不動作（イネ
ーブル／アンイネーブル）状態を切替えたり、または、
バスセレクト回路や双方向トライステートバスバッファ
回路の動作状態を制御してアドレスバス、データバス等
のバスに接続される記憶装置を選択切替えるよう構成し
ている。

【０００４】

【発明が解決しようとする課題】しかし、ＣＰＵ等の制
御・演算装置は、その構成上からすべての命令を記憶装
置への１回のアクセスで行なうことはできず、２回、３
回のアクセスで有意な情報を得る命令がある（いわゆる
２バイト、３バイト命令）。

【０００５】このため記憶装置へのアクセスタイミング
等に対して単に同期をとって記憶装置の切替を行なった
だけでは、連続して読込まなければならない一連の命令
やデータに、途中から他の情報が入り込んでしまって、
所望の動作ができない場合がある。

【０００６】また、制御・演算装置は、ＲＡＭ等を用い
て構成した各種のレジスタを利用して演算処理を行なっ
ているので、任意のタイミングで制御プログラムが切替
えられると、各レジスタ内のデータが所望のデータとは
異なることがあり、誤った判断や制御を行なう場合があ
る。

【０００７】この発明はこのような課題を解決するため
なされたもので、いかなるタイミングで記憶装置の切替
要求が発生しても、制御動作等に異常をきたすことなく
記憶装置の切替えを行なうことのできる記憶装置の切替
制御装置を提供することを目的とする。

【課題を解決するための手段】

【０００８】前記課題を解決するため請求項１に係る記
憶装置の切替制御装置は、各記憶装置に格納された制御
プログラムの実行中に他の記憶装置の制御プログラムへ
移行しても支障のない切替許容プログラムアドレスを出
力する切替許容アドレス出力手段を設けるとともに、記
憶装置の切替えを要求する記憶装置切替要求指令を発生
させる外部制御部を設け、上記の切替許容プログラムア
ドレスがアクセスされたことを検出する切替許容アドレ
スアクセス検出手段と、この切替許容アドレスアクセス
検出手段の検出出力ならびに外部制御部より発生された
記憶装置切替要求指令とに基づいて制御・演算装置がア
クセスする記憶装置を切替える記憶装置切替手段を備え
たことを特徴とする。

【０００９】なお、切替許容アドレスは、制御・演算装
置の命令コードとして意味のあるデータが記憶されてい
るアドレス以外に設定するのが望ましい。

【００１０】さらに、各記憶装置はバス切替手段を介し
て、その記憶装置のデータを読出す読出し手段、また
は、その記憶装置へデータを書込む書込み手段へ接続替
えできるよう構成してもよい。

【００１１】また、記憶装置へ新たなデータを書込んだ
後に記憶装置切替要求指令を発生する記憶装置切替要求
指令発生手段を備える構成としてもよい。

【作用】

【００１２】請求項１に係る記憶装置の切替制御装置
は、切替許容アドレス出力手段から実行中の制御プログ
ラムの切替えを行なっても支障のないプログラムアドレ
スデータが与えられるので、切替許容アドレスアクセス
検出手段は制御・演算装置がアクセスするアドレスと切
替許容アドレスとを比較して、切替許容アドレスがアク
セスされたことを検出する。この検出出力ならびに外部
制御部より発生された記憶装置切替要求指令とに基づい
て記憶装置切替手段は、制御・演算装置がアクセスする
記憶装置を切替える。よって、実行するプログラムの切
替えがなされる。

【００１３】なお、請求項３ならびに４に係る記憶装置
の切替制御装置は、各記憶装置をバス切替手段を介して
その記憶装置のデータを読出す手段、または、その記憶
装置へデータを書込む手段へ接続することにより、非実
行中の記憶装置内のデータを他の装置へ供給したり、ま
たは、新たなプログラムを書込むことができる。

【００１４】そして、請求項５に係る記憶装置の切替制
御装置にあっては、外部制御部は、新たなプログラムの
書込みが終了すると、記憶装置切替要求指令を発生する
ので、そのプログラムへの切替えが自動的になされる。

【００１５】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１は記憶装置の切替制御装置の全体ブロ
ック構成図である。この記憶装置の切替制御装置１は、
制御部２と切替制御部３からなる。制御部２は、制御・
演算装置（ＣＰＵ）２１と、入出力インタフェース回路
２２を介して接続された入力装置２３及び出力装置２４
を備える。

【００１６】切替制御部３は、第１の記憶装置３１なら
びに第２の記憶装置３２と、切替許容アドレス出力手段
３３と、切替許容アドレスアクセス検出手段３４と、記
憶装置切替手段３５と、インバータ回路３６とを備え
る。

【００１７】第１および第２の記憶装置３１，３２はＲ
ＯＭもしくはバックアップ電源を備えたＲＡＭ等で構成
しており、アドレスバスＡ、データバスＤおよび制御バ
スＣを介して制御・演算装置（ＣＰＵ）２１へ接続する
とともに、各記憶装置３１，３２のチップセレクト端子
３１ａ，３２ａには記憶装置切替手段３５の記憶装置切
替制御信号ＣＳＡ、および、その信号ＣＳＡをインバー
タ回路３６で反転した信号ＣＳＢをそれぞれ印加してい
る。

【００１８】切替許容アドレス出力手段３３は、ＲＯＭ
またはデジタルスイッチ等で構成され、各記憶装置３
１，３２に格納されている制御プログラム中で、その切
替を行なっても支障ないプログラムアドレスデータ３５
ａを供給するよう構成している。ここで、切替許容アド
レスデータ３５ａは、制御・演算装置２１の命令コード
として連続して意味のあるデータが記憶されているアド
レス値以外に設定している。

【００１９】切替許容アドレスアクセス検出手段３４
は、アドレスバスＡを介して供給されるプログラムアド
レスデータをラッチする回路と、アドレスのビット長の
マグニチュードコンパレータ等を備え、ラッチ回路でラ
ッチした実行アドレスと切替許容アドレスが一致した時
に、切替許容アドレスへのアクセス検出出力３４ａを発
生するよう構成している。

【００２０】記憶装置切替手段３５は、Ｄ型フリップフ
ロップ等を備え、端子３７に記憶装置切替要求指令ＰＸ
が与えられている時に、アクセス検出出力３４ａが印加
されると、この記憶装置切替手段３５の出力である記憶
装置切替制御信号ＣＳＡの論理レベルを反転するよう構
成している。

【００２１】以上の構成であるから、端子３７へ記憶装
置切替要求指令ＰＸを与えると、現在実行中の制御プロ
グラムによって切替許容アドレスがアセスされた時点
で、記憶装置切替制御信号ＣＳＡが反転され、制御・演
算装置２１がアクセスする記憶装置３１，３２の切替が
なされる。

【００２２】図２は切替許容アドレス出力手段を複数備
えた切替制御部の要部ブロック構成図である。この切替
制御部１３は、複数の切替許容アドレス出力手段３３Ａ
〜３３Ｎを備え、各切替許容アドレスアクセス検出手段
３４Ａ〜３４Ｎの検出出力を論理和回路１３ａを介して
記憶装置切替手段３５へ印加するものである。

【００２３】このように、切替を許容するプログラムア
ドレスを複数箇所設定することで、切替要求指令ＰＸに
対する応答時間を短縮することができる。

【００２４】図３は各記憶装置毎に切替許容アドレスを
異ならしめた切替制御部の要部ブロック構成図である。
この切替制御部１４は、各記憶装置毎に対応させて切替
許容アドレス出力手段３３Ｘ，３３Ｙを設けるととも
に、バス切替回路１４ｂを備える。そして、記憶装置切
替制御信号ＣＳＡに基づいて現在アクセスしている記憶
装置３１，３２に対応する切替許容アドレスを切替許容
アドレスアクセス検出手段３４へ供給する構成としてい
る。

【００２５】このような構成にすることで、各記憶装置
３１，３２に格納された制御プログラムに共通許容プロ
グラムアドレスがない場合でも、その切替が可能とな
り、また、制御プログラムを作成する際の制約をなくす
ことができる。

【００２６】図４は記憶装置の切替制御装置を備えたエ
ンジン制御装置の全体ブロック構成図である。このエン
ジン制御装置６０は、エンジン制御部７０と、管理部８
０と、外部制御部９０とからなる。

【００２７】図５はエンジン制御部の一具体例を示すブ
ロック構成図である。エンジン制御部７０は、制御・演
算装置に相当するエンジン制御用のＣＰＵ７１と、入出
力インタフェース回路７２を介して接続された入力装置
７３および出力装置７４を備える。

【００２８】入力装置７３には、エンジン制御を行なう
ための各種の物理量を検出する複数のセンサ（例えば温
度、エンジンの回転数、エンジンのクランク各検出セン
サ等）と、それらのセンサの出力信号を対応するデジタ
ル信号へ変換するＡ／Ｄ変換器、ならびに、各種の操作
入力情報を入力する操作入力部等を備える。

【００２９】出力装置７４には、ＣＰＵ７１から出力さ
れる各種のデータに基づいて作動する複数のアクチュエ
ータ（例えば燃料噴射量調節用等）、ならびに、表示器
等を備えており、また、アクチュエータを駆動するため
の信号を生成するＤ／Ａ変換器やデコード回路、ドライ
ブ回路等を備える。

【００３０】図４に示すように、管理部８０は、ＲＡＭ
で構成された第１および第２の記憶装置８１，８２と、
複数のバス切替回路８３，８４，８５，８６と、切替許
容アドレスアクセス検出手段３４と、記憶装置切替手段
３５とインバータ回路３６、および管理用のＣＰＵ８７
とを備える。各バス切替回路８３〜８６は、バス切替制
御入力端子８３ａ〜８６ａに印加される記憶装置切替制
御信号ＣＳＡ，ＣＳＢの論理レベルに基づいて、各記憶
装置８１，８２がエンジン制御部７０側のＣＰＵ７１の
バスＡ，Ｄへ接続されるか、管理用のＣＰＵ８７のバス
ＡＫ，ＤＫへ接続されるかの切替えを行なう。

【００３１】管理用のＣＰＵ８７はそのバスＡＫ，ＤＫ
および各バス切替回路８３〜８６を介して接続されてい
る記憶装置８１，８２の読出し手段ならびに書込み手段
を構成する。この管理用のＣＰＵ８７は、各記憶装置８
１，８２内に格納されているプログラムおよびデータ等
を読出して、例えばＲＳ−２３２Ｃ等の通信手段８８を
介して外部制御部９０を構成するパーソナルコンピュー
タ９１へ、読出した内容を転送するよう構成している。
また、この管理用のＣＰＵ８７は、パーソナルコンピュ
ータ９１側から通信手段８８を介して送られてきたプロ
グラムを、この管理用のＣＰＵ８７に接続されている記
憶装置８１，８２へ書込むよう構成している。

【００３２】このような構成とすることにより、このエ
ンジン制御部７０の制御状況や、各種センサからの入力
データを外部制御部９０内のパーソナルコンピュータ９
で解析することができ、また、その解析結果もしくは管
理ＣＰＵ８７を介して読込んだデータを例えばハードデ
ィスク等の補助記憶装置９１へ格納することができる。

【００３３】また、管理用のＣＰＵ８７は、パーソナル
コンピュータ９１のキーボード９１ａからの操作入力に
基づいて通信手段８８を介して送られてくるプログラム
切替要求情報を受けて、記憶装置切替要求指令ＰＸを発
生する。

【００３４】さらに、この管理用のＣＰＵ８７は、パー
ソナルコンピュータ９１側から送られてくる切替許容ア
ドレスデータを、ポート出力端子８７ａから切替アドレ
スアクセス検出手段３４へ供給するよう構成している。
なお、管理用のＣＰＵ８７内に各記憶装置８１，８２へ
書込んだ制御プログラムの内容を解析するプログラムを
備え、切替許容アドレスを抽出して切替許容アドレスア
クセス検出手段３４へ与える構成としてもよい。

【００３５】また、この管理用のＣＰＵ８７は、補助記
憶装置９２内に格納されているプログラムをパーソナル
コンピュータ９１、通信手段８８、管理用のＣＰＵ８７
を経由して、この管理用のＣＰＵ８７に接続されている
記憶装置８１，８２へ転送した後に、記憶装置切替要求
指令ＰＸを自動的に発生する機能を備えている。

【００３６】したがって、一方の記憶装置８１，８２内
のプログラムに基づいてエンジン制御を行ないながら、
制御条件等の異なるプログラムを他方の記憶装置８２，
８１へ読込ませた後に、そのプログラムの実行モードへ
切替えることができる。よって、エンジン制御の条件
を、微妙に異なえながら、各種の評価データを取得した
り、また、複数の制御プログラムの比較を効率よく行な
うことができる。

【００３７】図６は記憶装置の切替制御装置の全体ブロ
ック構成図である。 この記憶装置の切替制御装置１０
０は、制御部２と切替制御部３０からなる。制御部２
は、制御・演算装置（ＣＰＵ）２１と、入出力インタフ
ェース回路２２を介して接続された入力装置２３及び出
力装置２４を備える。

【００３８】切替制御部３０は、第１の記憶装置３１な
らびに第２の記憶装置３２と、特定アドレスアクセス検
出手段３８と、記憶装置切替手段３５と、インバータ回
路３６を備える。特定アドレスアクセス検出手段３８以
外のブロック構成は、図１に示したものと同じである。

【００３９】各記憶装置３１，３２は同一のプログラム
アドレス領域内に配置されており、それぞれ同一の制御
対象に対してその制御仕様等が異なる制御プログラム等
を格納している。そして、各記憶装置３１，３２に格納
されるプログラムは、そのプログラムの実行中に他のプ
ログラムへの移行を許容できる条件の時に、予め設定し
た特定のプログラムアドレスをアクセスするよう構成し
ている。

【００４０】図７は記憶装置に格納されたプログラムの
要部構成の一例を示すフローチャートである。このプロ
グラムはステップＳ１に示す一連の処理Ａを終了し、他
の一連の処理Ｂ（Ｓ７）へ移行する前に、例えばプログ
ラムの切替許可タイミングであることを出力するための
サブルーチン処理（Ｓ２〜Ｓ６）を行なうよう構成して
いる。このサブルーチン処理では、予め設定した特定の
プログラムアドレスへジャンプし、その特定のアドレス
に格納した例えばＮＯＰ（何もしないという）命令を実
行した後、ジャンプ前のプログラムアドレスへ復帰する
よう構成している。

【００４１】そして、各記憶装置３１，３２に格納され
たプログラムは、例えば一連の処理Ａの終了プログラム
アドレスまたは他の一連の処理Ｂの開始プログラムアド
レスＢが等しくアドレスとなるよう構成している。な
お、それぞれのプログラムにおいて、処理Ａまたは処理
Ｂの内容は異なっていてよい。

【００４２】また、プログラムの切替許可タイミングで
あることを出力するためのサブルーチン処理は、必ずし
も一連の処理と処理との間で実行する必要はなく、例え
ば入力装置２３から入力したデータを制御・演算装置
（ＣＰＵ）２１内のレジスタ等に格納した状態でプログ
ラムの切替えを行なっても、レジスタ等に格納したデー
タが有効に使用できたり、あるいはそのデータをそのま
ま利用することなく更新するような処理を行なう処理構
成となっている場合、そのような箇所で前述のサブルー
チン処理を行なってもよい。そして、このようにプログ
ラムの移行許容タイミング箇所をより多く設定すること
によって、プログラム切替の応答時間（切替待ち時間）
を短縮できる。

【００４３】図８は図６に示した特定アドレスアクセス
検出手段および記憶装置切替手段の一具体例を示すブロ
ック構成図である。特定アドレスアクセス検出手段３８
は、特定アドレスデータ記憶手段３８ａから出力される
特定アドレスに係るデータと、アドレスバスＡに供給さ
れた次に実行すべきプログラムアドレスに係るデータと
を比較して、両者が一致している間は、例えばＨレベル
の切替許可状態信号３８ｂを発生する比較回路３８ｃを
備える。特定アドレスデータ記憶手段３８ａは、ＲＯＭ
等を用いて構成してもよいし、デジタルスイッチや多連
のディップスイッチ等を用いて構成してもよい。

【００４４】記憶装置切替手段３５は、Ｄ型フリップフ
ロップで構成しており、クロック入力端子３５ａに印加
される切替許可状態信号３８ｂに基づいて、Ｄ入力端子
３５ｂへ印加されている記憶装置切替要求指令ＰＸをラ
ッチして、Ｑ出力端子３５ｃから記憶装置切替出力信号
ＣＳＡを出力するよう構成している。

【００４５】そして、図６の全体ブロック構成図に示す
ように、切替要求指令入力端子３７にＨレベルの記憶装
置切替要求指令ＰＸが印加されている場合は、例えば第
２の記憶装置３２を動作可能な状態へ切替えることがで
き、その逆にＬレベルの記憶装置切替要求指令ＰＸが印
加されている場合は、第１の記憶装置を動作可能な状態
へ切替えるよう構成している。

【００４６】以上の構成であるから、記憶装置の切替制
御装置１００は、記憶装置切替要求指令ＰＸの論理レベ
ルを反転させると、その反転時点以降で最初に特定アド
レスへのアクセスが行なわれた時点でイネーブル状態で
ある記憶装置３１，３２の切替えが行なわれ、制御・演
算装置（ＣＰＵ）が実行するプログラムの変更がなされ
る。

【００４７】なお、記憶装置切替手段３５は、Ｔ型フリ
ップフロップ等を用いて、切替許可状態信号３８ｂと記
憶装置切替要求指令入力ＰＸとの論理積出力に基づい
て、記憶装置切替出力信号ＣＳＡを反転させるよう構成
してもよい。また、アドレスバスＡに特定アドレスが出
力された時点でプログラムの切替えを行なわずに、その
次のプログラムフェッチからプログラムの切替えを行な
うよう構成して、切替直後におけるメモリアクセス時間
を確保するよう構成してもよい。

【００４８】図９は記憶装置の切替制御装置の全体ブロ
ック構成図、図１０は記憶装置に格納されたプログラム
の要部構成の一例を示すフローチャートである。この記
憶装置の切替制御装置４１は、制御部２と切替制御部４
０からなる。切替制御部４０は、同一のプログラムアド
レス上に配置されたＮ個の記憶装置４２−１〜４２−Ｎ
と、特定命令連続検出手段４３と、記憶装置切替手段４
４とを備える。

【００４９】各記憶装置４２−１〜４２−Ｎ内に格納さ
れているプログラムは、図１０に示すように、処理Ａ
（Ｓ１）と処理Ｂ（Ｓ７）の間でプログラムの変更を許
容する状態でＮＯＰ命令等の特定の命令を複数回（例え
ば３回）実行するよう構成している（Ｓ１１〜Ｓ１
３）。

【００５０】特定命令連続検出手段４３は、データバス
Ｄを介して制御・演算装置２１側がフェッチするプログ
ラムデータをラッチするラッチ回路と、このラッチ回路
でラッチしたデータと予め設定したデータとを比較する
比較回路と、この比較回路の出力を監視して特定の命令
が予め設定した回数連続した場合に切替許可信号４３ａ
を発生する切替状態判断回路等を備える。

【００５１】記憶装置切替手段４４は、切替許可信号４
３ａに基づいて切替要求指令入力端子４５…に与えられ
た複数ビットのデータからなる記憶装置切替要求指令Ｐ
Ｘをラッチするラッチ回路と、ラッチした記憶装置要求
指令ＰＸに係るデータをデコードして該当する記憶装置
４２−１〜４２−Ｎをイネーブル状態へ制御する信号４
４−１〜４４−ｎを生成するデコード回路を備える。

【００５２】以上の構成であるから、記憶装置（１）４
２−１が現在選択され、この記憶装置（１）４２−１に
格納されたプログラムに基づいて制御を行なっている状
態で、例えば記憶装置（Ｎ）４２−Ｎへの記憶装置切替
要求指令ＰＸ（Ｎ）が与えられると、特定命令連続検出
手段４３が現在実行中のプログラムの変更を許容する特
定の命令群を検出した時点で、記憶装置（Ｎ）４２−Ｎ
をイネーブル状態へ制御する。よって、実行するプログ
ラムの切替えがなされる。

【００５３】図１１は記憶装置の切替制御装置の全体ブ
ロック構成図、図１２は記憶装置に格納されたプログラ
ムの要部構成の一例を示すフローチャートである。この
記憶装置の切替制御装置５１は、制御部２と切替制御部
５０からなる。

【００５４】切替制御部５０の構成は図６に示したもの
とほぼ同じである。記憶装置切替手段５２は、制御部２
内の入出力インタフェース回路２２から出力される切替
許可状態信号５２ａに基づいて、記憶装置切替要求指令
ＰＸを取り込み、記憶装置切替制御信号ＣＳＡを発生す
るよう構成している。

【００５５】また、この実施例では、図１２に示すよう
に、処理Ａ（Ｓ１）と処理Ｂ（Ｓ７）の間に、制御・演
算装置（ＣＰＵ）２１の例えばポート出力から切替許可
状態信号５２ａを出力する処理（Ｓ２１）を設けてい
る。以上の構成であるから、入出力インタフェース回路
２２を介して、もしくは、制御・演算装置２１から直接
出力される切替許可状態信号５２ａに基づいて、プログ
ラムの切替がなされる。

【００５６】

【発明の効果】以上説明したように請求項１および２に
係る記憶装置の切替制御装置は、制御プログラムの切替
が可能なアドレスを切替許容アドレス出力手段から与え
る構成としたので、プログラムの切替えに伴って誤動作
等が発生することがない。また、外部制御部より任意の
タイミングで制御プログラムの切替えが発生しても、制
御動作等に異常をきたすことなく記憶装置の切替えを行
うことができる。

【００５７】さらに記憶装置の切替制御装置は、現在実
行中のプログラムがその変更を行なっても支障のない時
にプログラム変更許容に係る情報を出力し、プログラム
変更要求がなされている場合はそのプログラム変更許容
情報に対応してプログラムを格納した記憶装置の切替え
を行なう構成としたので、プログラムの切替えに伴って
誤動作等が発生することがない。

【００５８】請求項３に係る記憶装置の切替制御装置
は、制御・演算装置がアクセスしていない記憶装置をバ
ス切替手段を介して読出し手段へ接続できる構成とした
ので、そのプログラムに基づく動作状態において、入力
装置から得られた各種入力データや演算結果のデータを
取り出すことができ、そのシステムの解析や改良のため
のデータをほぼ実時間で得ることができる。

【００５９】請求項４に係る記憶装置の切替制御装置
は、バス切替手段を介して非アクセス状態の記憶装置へ
新たなプログラムや制御データを書込むことができるの
で、このシステムを連続動作させたままの状態で、新た
なプログラムの評価をほぼ実時間で行なうことができ
る。また、同一制御対象に対して多様な制御仕様を切替
えるシステム等においては、多種類の制御プログラムを
他の記憶手段へ格納しておいて、次に必要な制御プログ
ラムを記憶装置へ転送することで、主記憶装置に相当す
る記憶装置の容量が限定されていても、多様な制御態様
を実現することができる。

【００６０】さらに、請求項５に係る記憶装置の切替制
御装置は、新たなプログラム等を非アクセス状態の記憶
装置を転送した後、そのプログラム等を自動的に実行さ
せることができる。

【図面の簡単な説明】

【図１】記憶装置の切替制御装置の全体ブロック構成図

【図２】切替許容アドレス出力手段を複数備えた切替制
御部の要部ブロック構成図

【図３】各記憶装置毎に切替許容アドレスを異ならしめ
た切替制御部の要部ブロック構成図

【図４】記憶装置の切替制御装置を備えたエンジン制御
装置の全体ブロック構成図

【図５】エンジン制御部の一具体例を示すブロック構成
図

【図６】記憶装置の切替制御装置の全体ブロック構成図

【図７】記憶装置に格納されたプログラムの要部構成の
一例を示すフローチャート

【図８】図６に示した特定アドレスアクセス検出手段お
よび記憶装置切替手段の一具体例を示すブロック構成図

【図９】記憶装置の切替制御装置の全体ブロック構成図

【図１０】記憶装置に格納されたプログラムの要部構成
の一例を示すフローチャート

【図１１】記憶装置の切替制御装置の全体ブロック構成
図

【図１２】記憶装置に格納されたプログラムの要部構成
の一例を示すフローチャート

【符号の説明】

１，４１，５１…記憶装置の切替制御装置、２…制御
部、１３，１４，３０，４０，５０…切替制御部、２１
…制御・演算装置（ＣＰＵ）、３１，３２，４２，８
１，８２…記憶装置、３３…切替許容アドレス出力手
段、３４…切替許容アドレスアクセス検出手段、３５，
４４，５２…記憶装置切替手段、３７，４５…プログラ
ム切替要求指令入力端子、３８…特定アドレスアクセス
検出手段、４３…特定命令連続検出手段、７１，８７…
ＣＰＵ、８３〜８６…バス切替回路、Ａ，ＡＫ…アドレ
スバス、ＣＳＡ，ＣＳＢ…記憶装置切替制御信号、Ｄ，
ＤＫ…データバス、ＰＸ…記憶装置切替要求指令。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−174845（ＪＰ，Ａ) 特開 平１−140253（ＪＰ，Ａ) 特開 平１−149152（ＪＰ，Ａ) 特開 昭62−49459（ＪＰ，Ａ) 特開 昭62−256144（ＪＰ，Ａ) 特開 昭59−226945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 制御・演算装置の同一プログラムアドレ
   ス領域に制御プログラムを格納した記憶装置を複数個配
   置し、１の記憶装置に格納された制御プログラムの実行
   中に他の記憶装置に格納された制御プログラムへ移行し
   ても支障のないプログラムアドレスデータを出力する切
   替許容アドレス出力手段を設け、前記記憶装置の切替え
   を要求する記憶装置切替要求指令を発生させる外部制御
   部を設け、前記制御・演算装置がアクセスするプログラ
   ムアドレスデータと前記切替許容アドレスデータとを比
   較して切替許容アドレスがアクセスされたことを検出す
   る切替許容アドレスアクセス検出手段を設け、この切替
   許容アドレスアクセス検出手段の検出出力ならびに前記
   外部制御部より発生された前記記憶装置切替要求指令と
   に基づいて前記制御・演算装置がアクセスする記憶装置
   を切替える記憶装置切替手段を備えたことを特徴とする
   記憶装置の切替制御装置。
2. 【請求項２】 前記切替許容アドレスは、前記制御・演
   算装置の命令コードとして連続して意味のあるデータが
   記憶されているアドレス以外に設定したことを特徴とす
   る請求項１記載の記憶装置の切替制御装置。
3. 【請求項３】 前記記憶装置はバス切替手段を介して前
   記制御・演算手段へ接続するか、前記記憶装置のデータ
   を読出す読出し手段へ接続するかの切替えを行えるよう
   構成したことを特徴とする請求項１記載の記憶装置の切
   替制御装置。
4. 【請求項４】 前記記憶装置は読出し及び書込みが可能
   な記憶素子で構成するとともに、前記記憶装置はバス切
   替手段を介して前記制御・演算手段へ接続するか、前記
   記憶装置へデータを書込む書込み手段へ接続するかの切
   替えを行えるよう構成したことを特徴とする請求項１記
   載の記憶装置の切替制御装置。
5. 【請求項５】前記書込み手段により前記記憶手段へデー
   タを書込んだ後に、前記記憶装置切替要求指令を発生す
   ることを特徴とする請求項４記載の記憶装置の切替制御
   装置。