JPH0522403A

JPH0522403A - Ｓｔｍ−ａｔｍ相互変換制御方式

Info

Publication number: JPH0522403A
Application number: JP3174014A
Authority: JP
Inventors: Seiichi Nakajima; 誠一中島; Yonosuke Harada; 要之助原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-07-15
Filing date: 1991-07-15
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】ＡＴＭの特徴を生かした経済的な網構成が可
能となるＳＴＭ−ＡＴＭ相互変換制御方式を提供する。【構成】ＡＴＭのセルのＶＰＩおよびＶＣＩを含むヘ
ッダの値を記憶するメモリ５９を書き替え可能なメモリ
とし、タイミング回路６０と空きセルパターン発生回路
６９を含み、ＳＴＭのタイムスロットとＡＴＭのＶＰＩ
およびＶＣＩの対応付けを、制御線１５６を介しての図
外の中央処理装置の制御により、変換すべき呼の発生毎
に行い、当該呼の終了において使用したタイムスロット
を空きセルに対応付ける構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期転送モード（ＳＴ
Ｍ）のパスを非同期転送モード（ＡＴＭ）の仮想パスで
転送する際のＳＴＭ情報とＡＴＭ情報との相互変換を行
うＳＴＭ−ＡＴＭ相互変換制御方式に利用され、特に、
ＡＴＭの特徴を生かした経済的な網構成が可能となるＳ
ＴＭ−ＡＴＭ相互変換方式に関する。

【０００２】

【従来の技術】通信チャネルを構成する回線は、通常、
物理的な伝送路（伝送路媒体）に多重されるが、ディジ
タル伝送では時分割多重方式が一般的に用いられる。時
分割多重方式には、時間軸上の位置の識別によって多重
する方式とラベルの識別によって多重する方式とがあ
る。時間軸上の位置の識別によって多重する方式は時間
位置多重、あるいは同期転送モード（Ｓｙｎｃｈｒｏｎ
ｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ、以下ＳＴＭとい
う。）とも呼ばれ、周知のようにフレーム内の時間位置
（タイムスロット）にチャネルを割り当て、タイムスロ
ットの入れ換えにより交換サービスを実現している。一
方、ラベル多重方式としては従来、情報フィールドの長
さを可変として多重するパケット方式があるが、最近、
固定長のパケット（セルと呼ばれる）を用いて多重する
方式（非同期転送モード（Ａｓｙｎｃｈｒｏｎｏｕｓ
ＴｒａｎｓｆｅｒＭｏｄｅ、以下、ＡＴＭという。）
が提案されている（ＣＣＩＴＴ（国際電信電話諮問委員
会）勧告Ｉ．３１１等参照）。ＡＴＭでは情報転送の要
求時のみ情報が送出されるので、その頻度に応じて間欠
的または連続的な通信が可能になり、低速から高速まで
の任意の転送速度に対応することができ、かつ、情報が
ない場合には空きセルが挿入されるため、決まったタイ
ミングでセルが出現し、セルの先頭の識別と交換とをハ
ードウェアにより高速に行うことができる特徴があり、
今後の広帯域通信網における転送モードとして有望な方
式と考えられている。

【０００３】図６は国際標準のＡＴＭセル構造を示すも
ので、１１はセル、１２はヘッダ、１３は情報、１４は
仮想パス識別（以下、ＶＰＩという。）、１５は仮想回
線識別（以下、ＶＣＩという。）、１６は誤り訂正符号
等の制御情報、１７はシーケンス番号、１８はシーケン
ス番号保護、および１９はユーザ情報である。ヘッダ１
２には多重、セル交換、トラヒック制御等に必要な制御
情報が含まれている。ＶＰＩおよびＶＣＩが前記で述べ
たラベルに相当し、ＶＰＩおよびＶＣＩによりセルを識
別することができる。

【０００４】ノードにおいて、通常、ハードウェアによ
りヘッダ１２が分析されて多重、セル交換、トラヒック
制御が高速に行われる。ここで、ＶＰＩ＋ＶＣＩで識別
されるチャネル（セル）を仮想回線（以下、ＶＣとい
う。）、ＶＣＩは参照せずにＶＰＩのみで識別されるチ
ャネル（セル）を仮想パス（以下、ＶＰという。）と呼
ぶ。すなわち、ＳＴＭとの対応で考えて見れば、ＶＣは
一つ一つの回線であり、ＶＰは回線を束ねたパス（例え
ば、１．５Ｍｂｐｓの２４回線）である。この様子を図
７に示す。図７において、２１はＶＣ、２２はＶＰおよ
び２３は伝送路（伝送媒体）である。また、情報１３は
サービスクラスにより四つのクラスに分かれており、本
発明に関するサービスはクラス１が用いられる。クラス
１ではシーケンス番号１７、シーケンス番号保護１８お
よびユーザ情報１９の三つから構成される。シーケンス
番号１７は４ビット構成でユーザ情報１９のシーケンス
をサイクリックな番号で表わすものであり、シーケンス
番号保護１８は４ビットでシーケンス番号１７の誤り検
出符号である。なお、シーケンス番号１７、シーケンス
番号保護１８はＡＴＭアダプテーションレイヤ（ＡＡ
Ｌ）制御情報と呼ばれるものであり、ユーザからの情報
はユーザ情報１９として転送される。

【０００５】ＡＴＭ網内のノードにはＳＴＭと同様に２
種類の交換（切り替え）機能が存在する。すなわち、Ｓ
ＴＭ網においては回線単位で交換する交換機と、パスの
単位で交換（切り替え）するパス切り替え装置（別名ク
ロスコネクタ）とがあり、それらに相当するものとし
て、ＡＴＭ網ではＶＰＩ＋ＶＣＩを識別してＶＣ単位に
交換するＡＴＭ交換機と、ＶＰＩのみを識別してＶＰ単
位で交換（切り替え）するＶＰハンドラ（以下、ＶＰＨ
という。）が存在する。ＳＴＭ交換機は呼の生起、消滅
に伴い回線を交換接続するように、ＡＴＭ交換機も呼の
生起、消滅に従いＶＣの交換接続を行う。ＳＴＭのパス
切り替え装置は呼毎には切り替えず、接続パターンが変
更されない限りその接続状態は変わらないことと同様に
ＶＰＨでも接続パターンが変更されない限りその接続状
態は変わらない。すなわち、ＡＴＭ交換機は呼の生起、
消滅に従って接続状態が変更になるが、ＶＰＨでは網設
計等で決められたパターンに従って接続を行うもので、
通常の運用方法では高々時間のオーダでしか接続の変更
は生じない。また、ＳＴＭ交換機と同様にＡＴＭ交換機
にはサービス制御機能、課金機能等の高機能が付与され
るが、ＶＰＨにはこれらの機能は付与されない。

【０００６】通信網全体がＡＴＭになった時代には加入
者からの情報もセルの形態で送受できるようになるが、
加入者までふくめた全ＡＴＭへの移行過程においてはＳ
ＴＭ網とＡＴＭ網が混在し、それら網を相互に接続する
必要があり、ＳＴＭ情報とＡＴＭ情報との相互変換が必
要になる。本発明はＳＴＭのパスをＡＴＭのＶＰを利用
して転送する形態に関するものである。また、ＡＴＭの
特徴を積極的に利用して、ＳＴＭのパスとしてＡＴＭの
ＶＰを利用する形態も考えられる。

【０００７】図４はＳＴＭ網とＡＴＭ網との相互接続の
一例であって、１５０はＳＴＭ網、１５１はＳＴＭ交換
機、１５２はＳＴＭ交換機１５１の時分割スイッチ、１
５３はＳＴＭ交換機１５１の中央処理装置、１５４はＳ
ＴＭ−ＡＴＭ変換装置、１５５および１５６は制御線、
１５７はＳＴＭハイウエイ、１５８は伝送路、１６０は
ＡＴＭ網、１６１はＶＰＨ、１６２、１６３および１６
４はＡＴＭ交換機、１６５、１６６および１６７は伝送
路、１７１、１７２および１７３は信号回線、ならびに
１７４は信号網である。信号回線１７１等や信号網１７
４は例えば共通線信号方式のものである。

【０００８】ＳＴＭ交換機１５１からの情報はＳＴＭハ
イウエイ１５１の特定のタイムスロットにのり、ＳＴＭ
−ＡＴＭ変換装置１５４でタイムスロット単位にセル化
される。このとき、ＡＡＬ制御情報やヘッダにはＶＰＩ
とＶＣＩが付加される。一方、ＡＴＭ交換機１６２から
のセルはＳＴＭ−ＡＴＭ変換装置１５４でヘッダやＡＡ
Ｌが取り除かれ、ＳＴＭハイウエイ１５７の特定タイム
スロットにユーザ情報が出力される。例えば、ＳＴＭ交
換機１５１とＡＴＭ交換機１６２との交流トラヒックの
ために、ＳＴＭ交換機１５１とＡＴＭ交換機１６２の間
に一定数の通信チャネルを設定する必要がある。このた
め、従来、常時、固定的にＳＴＭハイウエイ１５７の一
定個数のタイムスロットのＳＴＭ情報をＡＴＭ情報に変
換するように一般的に構成されることが考えられてい
た。

【０００９】

【発明が解決しようとする課題】しかし、前記のように
単にＳＴＭ情報を固定的にＡＴＭ情報に変換すると、Ａ
ＴＭ特徴を十分生かすことができない課題がある。

【００１０】本発明の目的は、前記の課題を解消するこ
とによりＡＴＭの特徴を生かした経済的な網構成が可能
となるＳＴＭ−ＡＴＭの相互変換制御方式を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明は、ＳＴＭのタイ
ムスロットとＡＴＭのセルの仮想パス識別および仮想回
線識別との対応をとりＳＴＭ情報とＡＴＭ情報との相互
変換を行う変換手段を備えたＳＴＭ−ＡＴＭ相互変換制
御方式において、前記変換手段は、タイムスロットと仮
想パス識別および仮想回線識別との対応を変換すべき呼
の生起毎に行い、当該呼の終了において使用されたタイ
ムスロットを空きセルに対応付ける可変対応付け手段を
含むことを特徴とする。

【００１２】また、本発明は、前記可変対応付け手段
は、変換対象のタイムスロットの個数の最大数ｎをあら
かじめ定め、時間に応じて使用可能なタイムスロットの
個数をｍ（ｎ≧ｍ）とし、（ｎ−ｍ）個の未使用の最小
タイムスロットに対しては空きセルを対応させる手段と
することができる。

【００１３】

【作用】可変対応付け手段は、ＳＴＭのタイムスロット
上の情報とその情報をＡＴＭのセルに変換する過程にお
いて、呼の生起毎にタイムスロットとＶＰＩおよびＶＣ
Ｉとの対応付けを行い、当該呼の終了において使用され
た当該タイムスロットを空きセルに対応させることによ
り、タイムスロットとＶＰＩおよびＶＣＩとの対応関係
を動的に制御する。

【００１４】従って、タイムスロットとＶＰＩおよびＶ
ＣＩとの割り付けが動的に制御されるため、トラヒック
変動等に対して柔軟な網運用が可能になり、通信網の総
合的な経済化が可能となる。

【００１５】また、昼間と夜間のように変換対象のタイ
ムスロットの件数が時間によって異なる場合は、変換対
象のタイムスロットの最大数ｎをあらかじめ定めてお
き、時間に応じて使用可能なタイムスロットの個数をｍ
（ｎ≧ｍ）とし、（ｎ−ｍ）個の未使用のタイムスロッ
トに対しては空きセルを対応させることができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は本発明の一実施例としてのＳＴＭ−
ＡＴＭ変換装置のＳＴＭ情報からＡＴＭ情報への変換部
を示すブロック構成図である。

【００１８】図１において、１５７はＳＴＭハイウエ
イ、５２はフレーム同期回路、５３はカウンタ、５４は
デコーダ、５５および５６はアンド回路、５７および５
８はファーストインファーストアウト（ＦＩＦＯ）形式
のメモリ、５９はヘッダの値を記憶するメモリ、６０は
タイミング回路、６１、６２および６３はアンド回路、
６４はオア回路、６５はＡＴＭハイウエイ、６６および
６７はシーケンス番号付加回路であってシーケンス番号
とシーケンス番号保護を作成してそれをユーザ情報に付
加する回路、６８はアンド回路、６９は空きセルパタン
発生回路、７０はＳＤＨ（同期ディジタルハイアラキー
ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒ
ｃｈｙ）作成回路（特集「新しい同期インタフェース」
ＮＴＴＲ＆Ｄ．Ｖｏｌ．３９，ＮＯ．４，１９９０参
照）、７１はＳＤＨインタフェース、７３は伝送路終端
回路、７４は中央制御装置とのインタフェース回路、１
５６は中央処理装置１５３との制御線、１５８は伝送
路、１０１から１２４は情報線である。

【００１９】ここで、ＳＴＭハイウエイ１５７には情報
がバイト多重され、その多重数をｎとする。

【００２０】フレーム同期回路５２は、ＳＴＭハイウエ
イ１５７から情報線１０１を介してＳＴＭ信号を入力
し、周知の技術によりＳＴＭのフレーム同期を取り、情
報線１０２を介してカウンタ５３をフレーム位置でリセ
ットする。カウンタ５３の値は情報線１０３を介してデ
コーダ５４に入力され、カウンタ値がデコードされてタ
イムスロット毎にタイミングパルスが情報線１０４およ
び１０５に出力され、アンド回路５５および５６を介し
てＳＴＭ情報がその最小パス単位に相当するメモリ５７
および５８に選択入力される。従って、図１では省略し
てあるが、通常はメモリ５７等はＳＴＭの多重数にあた
るｎ個が用意される。ここでは、メモリ５７をタイムス
ロット１番、メモリ５８をタイムスロットｎ番に対応す
るものと仮定する。以降、同様に周期的にメモリ５７お
よび５８に各タイムスロットの情報が書き込まれる。メ
モリ５７および５８はＳＴＭの各タイムスロットの情報
が蓄積され、通常、４７バイト蓄積されるとＡＴＭハイ
ウエイ６５に読み出される。

【００２１】メモリ５９はヘッダを記憶するメモリで、
例えばアドレスはタイムスロット番号に対応し、タイム
スロット番号に対応する番地にはＶＣＩ、ＶＰＩ、その
他の制御情報が中央処理装置１５３から制御線１５６、
インタフェース回路７４および情報線１１８を介して既
に書き込まれている。タイミング回路６０は、シーケン
ス番号付加回路６６および６７ならびにメモリ５９の内
容をＡＴＭハイウエイ６５に読み出してセルを構成する
ためのタイミングパルスを発生する回路である。例え
ば、タイムスロット１番の情報をセル化するタイミング
になると、タイムスロット１番である情報を情報線１１
７に与え、メモリ５９はタイムスロット１番に対応する
１番地に書かれているヘッダを情報線１１０に読み出
す。この情報は情報線１１３に出力されるタイミングパ
ルスとアンド回路６３で論理積がとられ、オア回路６４
を介してＡＴＭハイウエイ６５に出力される。次に、情
報線１１１にタイミングパルスが出力され、メモリ５７
の４７バイトの情報が情報線１０８に読み出され、シー
ケンス番号付加回路６６に入力され、シーケンス番号付
加回路６６においてＡＡＬ制御情報であるシーケンス番
号とシーケンス番号保護が付加されて４８バイトの情報
に組み立てられ、情報線１１９、アンド回路６１および
オア回路６４を介してＡＴＭハイウエイ６５に出力され
る。前記の動作により、ヘッダ５バイトと情報４８バイ
ト（ＡＡＬ制御情報としてのシーケンス番号、シーケン
ス番号保護を含む）が合成され、一つのセルが構成され
たことになる。同様にタイミングパルスｎ番の情報をセ
ル化するタイミングになると、情報線１１７にタイミン
グパルスｎ番の情報が与えられ、情報線１１３および１
１２にタイミングパルスが続いて出力されて、タイムス
ロットｎ番の５バイトのヘッダと４８バイトの情報がセ
ル化される。

【００２２】ＡＴＭハイウエイ６５の速度は、ＳＴＭハ
イウエイ１５７の速度の少なくとも５３／４７倍以上が
必要であることは勿論であるが、標準化されたＳＤＨイ
ンタフェース７１の速度に依存する。例えば、ＳＤＨイ
ンタフェース７１の速度がＳＴＭ−１と呼ばれる１５
５．５２Ｍｂｐｓの場合には、ＳＴＭ−１で運ばれる情
報領域のペイロード速度は１５０．３３６Ｍｂｐｓにな
る。ＡＴＭハイウエイ６５に有効なセルがない場合には
空きセルを挿入する必要があり、ＳＴＭ情報セルを送出
しない時間には情報線１２２に空きセルを送出するタイ
ミングパルスが発生し、空きセルパターン発生回路６９
からの空きセルをアンド回路６８およびオア回路６４を
介してＡＴＭハイウエイ６５に送出する。なお、空きセ
ルは特定のＶＰＩおよびＶＣＩの値によって表わされ、
例えば、ＶＰＩおよびＶＣＩが全て０の場合をここでは
空きセルと定義する。従って、空きセルパターン発生回
路６９はＶＰＩおよびＶＣＩが全ての０のパターンを発
生する。なお、ＶＰＩおよびＶＣＩが全て０であれば、
他の情報１３（図６参照）が何であっても空きセルと判
断される。このようにして、ＡＴＭハイウエイ６５は隙
間なくセルで満たされることになる。タイミング回路６
０からのタイミングパルスの発生パターンは、制御線１
５６、インタフェース回路７４および情報線１２１を介
して中央処理装置１５３からあらかじめ設定される。

【００２３】ＡＴＭハイウエイ６５上のＡＴＭ情報はＳ
ＤＨ作成回路７０に入力され、ここでＳＯＨ（Ｓｅｃｔ
ｉｏｎＯｖｅｒｈｅａｄ）が付加されてＳＤＨに変換
され、ＳＤＨインタフェース７１に出力される。なお、
ペイロード情報にＳＯＨを付加してＳＤＨに構成するＳ
ＤＨ作成回路７０に関しては周知の技術であるので説明
は省略する（特集「新しい同期インタフェース」ＮＴＴ
Ｒ＆ＤＶｏｌ．３９，ＮＯ．４，１９９０参照）。
ＳＤＨインタフェース７１上のＡＴＭ情報は伝送路終端
回路７３を介して伝送路１５１に送出される。

【００２４】前記説明ではユーザ情報が４７バイト蓄積
された時点でセル化したが、音声情報等のためにセル化
による伝送遅延を短縮する目的で４７バイト未満のＭバ
イトでセル化して転送することも可能である。この場合
には、情報線１１１にはＭバイト蓄積される時間間隔で
タイミングパルスが発生され、そのタイミングでセル化
される。このタイミングパルスのパターンも制御線１５
６、インタフェース回路７４および情報線１２１を介し
てあらかじめタイミング回路６０に設定される。

【００２５】図２は本発明の一実施例としてのＳＴＭ−
ＡＴＭ変換装置のＡＴＭ情報からＳＴＭ情報への変換部
を示すブロック構成図である。

【００２６】図２において、２０１はＡＴＭハイウエ
イ、２０２はセル同期回路、２０３はＶＰＩおよびＶＣ
Ｉと最小パス単位番号を変換するメモリ、２０４はデコ
ーダ、２０５および２０６はアンド回路、２０７、２０
８、２０９および２１０はＦＩＦＯ形式のメモリ、２１
１、２１２および２１３はアンド回路、２１４はオア回
路、２１６はフレームパターン回路、２１７はタイミン
グ回路、２１８はセル分析回路、２１９はアンド回路、
２２０および２２１はシーケンス番号検査回路、２２２
はエラー監視回路、２２３はＳＤＨ分解回路、２２４は
ＳＤＨインタフェース、２２５は伝送路終端回路、１５
７はＳＴＭハイウエイ、４３１は伝送路、７４はインタ
フェース回路、１５６は制御線、３０１〜３２９は情報
線である。

【００２７】ここで、メモリ２０７および２０９ならび
にシーケンス番号検査回路２２０はタイムスロット１番
に対応し、メモリ２０８および２１０ならびにシーケン
ス番号検査回路２２１はタイムスロットｎ番に対応する
ものとする。従って、図示は省略されているが、メモリ
２０７および２０９ならびにシーケンス番号検査回路２
２０等は必要とするＳＴＭ多重数分のｎ個が用意される
ことになる。

【００２８】伝送路４３１は伝送路終端装置２２５で終
端され、ＳＤＨインタフェース２２４からの情報はＳＤ
Ｈ分解回路２２３でＳＯＨが除かれ、ペイロードにあた
るＡＴＭ情報がＡＴＭハイウエイ２０１に出力される。
ちなみに、ＳＤＨインタフェース２２４の速度をＳＴＭ
−１（１５５．５２０Ｍｂｐｓ）とすればＡＴＭハイウ
エイ２０１の速度は１５０．３３６Ｍｂｐｓとなる。Ａ
ＴＭハイウエイ２０１からのセル情報は情報線３０１を
介してセル同期回路２０２に入力され、セル同期回路２
０２は情報線３０２にタイミングパルスを発生し、アン
ド回路２１９を介してヘッダがセル分析回路２１８に入
力される。セル分析回路２１８は、ヘッダを分析して、
ヘッダのエラーチェックおよび空きセルの検出等を行
い、有効なＶＰＩおよびＶＣＩを抽出して情報線３０４
に出力する。

【００２９】メモリ２０３はＶＰＩおよびＶＣＩとタイ
ムスロットとの関係を記憶するメモリであり、例えば、
ＶＰＩおよびＶＣＩを番地とし、当該アドレスにはタイ
ムスロット番号が書かれている。メモリ２０３に記憶す
るタイムスロット番号は、通常、呼の接続毎に中央処理
装置１５３（図４参照）から制御線１５６、インタフェ
ース回路７４および情報線３２６を介して書き替えられ
る。例えば、到着したセルがタイムスロット１番に対応
する情報と仮定すると、メモリ２０３はＶＰＩおよびＶ
ＣＩを番地として読み出すとタイムスロットの番号とし
て１番が読み出され、デコーダ２０４に情報線３０５を
介してタイムスロット１番が入力される。デコーダ２０
４はタイムスロット１番をデコードし、情報線３０６に
タイミングパルスを出力して、セルの情報部分４８バイ
トをアンド回路２０５を介してシーケンス番号検査回路
２２０に入力する。

【００３０】シーケンス番号検査回路２２０は４８バイ
トの情報を受信し、ＡＡＬ制御情報であるシーケンス番
号を検査し、その結果を情報線３１２を介してエラー監
視回路２２２に報告する。エラー監視回路２２２は各タ
イムスロットのエラー状況を管理しており、情報線３２
５、インタフェース回路７４および制御線１５６を介し
て中央処理装置１５３で読み取ることが可能である。シ
ーケンス番号検査回路２２０に入力された４８バイトの
情報からシーケンス番号とシーケンス番号保護の情報
（ＡＡＬ制御情報）を除いた４７バイトの情報が情報線
３１０を介してメモリ２０７に入力される。メモリ２０
７は１語が４７バイトからなるＦＩＦＯ形式のメモリで
あり、セルの到着時間変動を吸収するためのメモリで、
これによりＳＴＭ情報に変換したときに情報の抜けおよ
び重複を防止するものである。なお、メモリ２０３で定
義されていないＶＰＩおよびＣＶＩをもつセル、例えば
迷走したセルや空きセル等の場合、メモリ２０３のそれ
らＶＰＩおよびＶＣＩに対応する番地にはタイムスロッ
ト番号が例えば０になっており、デコーダ２０４の情報
線にはタイミングパルスが発生しないため、そのセルの
情報は無視され、他に悪影響を与えることはない。

【００３１】タイミング回路２１７は、ＳＴＭハイウエ
イ１５７にＳＴＭ情報を出力するためのタイミングパル
スを発生する回路である。メモリ２０７から周期的に４
７バイトの情報を読み出すタイミングパルスが情報線３
２７に発生すると、メモリ２０７のファーストアウトの
４７バイト情報がメモリ２０９に入力される。タイムス
ロット１番を送出するタイミングになると、情報線３１
９にタイミングパルスが発生され、１バイト分の情報が
アンド回路２１１およびオア回路２１４を介してＳＴＭ
ハイウエイ１５７に出力される。ここで、情報線３１９
に発生するタイミングパルスと情報線３２７に発生する
タイミングパルスの発生間隔は１：４７の関係になり、
メモリ２０９の４７バイトの情報の転送が終了すると、
情報線３２７にタイミングパルスが発生され、メモリ２
０７のファーストアウトの情報がメモリ２０９に転送さ
れる構成になっている。フレームタイミングの時点で
は、情報線３２１にタイミングパルスが発生されて、１
バイトのフレームパターンがアンド回路２１３およびオ
ア回路２１４を介してＳＴＭハイウエイ１５７に出力さ
れる。

【００３２】以上の動作により、ＡＴＭ情報がＳＴＭ情
報に変換されることになる。なお、タイミング回路２１
７のタイミングパルスのパターンは、制御線１５６、イ
ンタフェース回路７４および情報線３２９を介してあら
かじめ中央処理装置１５３から書き込まれている。

【００３３】前記説明では、ユーザ情報が４７バイト蓄
積された時点でセル化された場合を想定したが、図１で
説明したようにセル化による伝送遅延を短縮する目的で
４７バイト未満のＭバイトでセル化して転送された場合
には、情報線３２７にはＳＴＭハイウエイ１５７にＭバ
イト転送される時間間隔でタイミングパルスが発生さ
れ、そのタイミングでメモリ２０７からメモリ２０９に
４７バイト転送され、メモリ２０９に蓄積された初めの
ＭバイトがＳＴＭハイウエイ１５７に出力される。これ
らタイミングパルスのパターンも制御線１５６、インタ
フェース回路７４および情報線３２９を介してあらかじ
めタイミング回路２１７に設定される。

【００３４】図３はヘッダを記憶するメモリ５９ならび
にＶＰＩおよびＶＣＩとタイムスロットとの関係を記憶
するメモリ２０３の構成を示す説明図である。図３にお
いて、８１はメモリ５９の番地、８２はＶＰＩ、８３は
ＶＣＩ、８４はヘッダの誤り符号等の制御情報、２４１
はメモリ２０３の番地、および２４２はタイムスロット
番号である。メモリ５９の番地８１はタイムスロット番
号に対応し、その対応した番地８１にヘッダが書き込ま
れ、また、メモリ２０３の番地２４１はＶＰＩおよびＶ
ＣＩに対応し、その対応した番地２４１にはタイムスロ
ット番号が書かれている。これらの番地には呼接続の時
点等で値が中央処理装置１５３から制御線１５６、イン
タフェース回路７４、ならびに情報線１１８および３２
６を介して書き込まれる。

【００３５】前記例ではメモリ５９とメモリ２０３とを
個別に設置したがタイムスロットとＶＰＩおよびＶＣＩ
との対応がとれればよいので、その対を記憶する一つの
メモリに併合することも可能である。この場合には、タ
イムスロットからＶＣＩおよびＶＰＩを求めるには、当
該メモリ内のタイムスロットフィールドをサーチし、一
致したタイムスロットの番地のＶＣＩおよびＶＰＩを求
めればよいが、図３の構成に比べてサーチ時間が必要に
なるため高速なメモリが必要になる。

【００３６】本発明の特徴は、タイムスロットと仮想パ
ス識別および仮想回線識別との対応を変換すべき呼の生
起毎に行い、当該呼の終了において使用したタイムスロ
ットを空きセルに対応付ける可変対応付け手段として、
図１のＳＴＭ−ＡＴＭ変換部では、書き替え可能なメモ
リ５９、タイミング回路６０、空セルパターン発生回路
６９、アンド回路６１〜６３、オア回路６４、およびイ
ンタフェース回路７４を設け、図２のＡＴＭ−ＳＴＭ変
換部では、書き替え可能なメモリ２０３、タイミング発
生回路２１７、アンド回路２１１〜２１３、オア回路２
１４、およびインタフェース回路７４を設け、中央処理
装置１５３により制御できるようにしたことにある。

【００３７】次に、図４を参照して、呼の接続動作の例
を説明する。

【００３８】ＳＴＭ交換機１５１に呼が到着し、当該呼
の着信番号がＡＴＭ交換機１６２方面への呼と仮定す
る。中央処理装置１５３は当該呼の着信番号を分析して
出方路であるＳＴＭハイウェイ１５７を選択し、その中
の空きタイムスロット＃ｋを選択し、ＡＴＭ交換機１６
２への宛て先であるＶＰＩ＃ｉと空きＶＣＩ＃ｊ（Ｖ
ＣＩの個数は、例えば１２とあらかじめ制限されてい
る）を選択する。なお、空きのタイムスロットやＶＣＩ
がないときには呼損とする。中央処理装置１５３は、メ
モリ５９のタイムスロット＃ｋに対応する番地にＶＰＩ
＃ｉ、ＶＣＩ＃ｊ、その他の制御情報を制御線１５６を
介して書き込み、メモリ２０３のＶＰＩ＃ｉ、ＶＣＩ＃
ｊに対応する番地にタイムスロット＃ｋを制御線１５６
を介して書き込む。中央処理装置１５３は信号線１７
１、信号網１７４および信号線１７２を介して当該呼の
着信番号、ＶＰＩ＃ｉ、ＶＣＩ＃ｊ等を含む接続情報を
ＡＴＭ交換機１６２に送出する。以降の接続動作は従来
のＳＴＭ網のそれと同様である。

【００３９】従って、当該呼の通信情報は時分割スイッ
チ１５２を介してＳＴＭハイウェイ１５７のタイムスロ
ット＃ｋに乗り、ＳＴＭ−ＡＴＭ変換装置１５４のメモ
リ５９のタイムスロット＃ｋに対応する番地がアクセス
され、ＶＰＩ＃ｉおよびＶＣＩ＃ｊを含むヘッダが付加
されたセルに組み立てられて伝送路１５８を送出され
る。ここで、ＶＰＩ＃ｉをもつセルはＶＰＨ１６１で周
知の技術でＡＴＭ交換機１６２にルーチングされるもの
と仮定する。当該呼のセルはＶＰＩ＃ｉをもつため、Ｖ
ＰＨ１６１でＡＴＭ交換機１６２にルーチングされ、Ａ
ＴＭ交換機１６２に当該セルが到着する。なお、ＶＰＩ
はＶＰＨ間での局所定義番号であるので、ＶＰＨ１６１
ではＶＰＩ＃ｉはＶＰＩ＃ｐに変換される。また、ＶＰ
ＨはＶＣＩについては関与しないため、ＶＣＩ＃ｊはそ
のまま保存されてＡＴＭ交換機１６２に伝達される。

【００４０】当該呼のＡＴＭ交換機１６２からＳＴＭ交
換機１５１への通信情報は、ＶＰＩ＃ｐおよびＶＣＩ＃
ｊが付加されたセルで転送され、ＶＰＨ１６１でＳＴＭ
交換機１５１にルーチングされる。このときＶＰＩ＃ｐ
はＶＰＩ＃ｉに変換される。従って、伝送路１５８上で
は当該セルは変換されたＶＰＩ＃ｉとＶＣＩ＃ｊを持っ
たセルになっている。当該セルは図２のＡＴＭからＳＴ
Ｍへの変換部に入り、ヘッダが抽出されて、メモリ２０
３のＶＰＩ＃ｉおよびＶＣＩ＃ｊに対応するシーケンス
番号検査回路２２０、メモリ２０７および２０９を介し
て、ＳＴＭハイウェイ１５７のタイムスロット＃ｋにＳ
ＴＭ情報として出力される。以上により当該呼の通信情
報の双方向通信が行われる。

【００４１】次に、ＳＴＭ交換機１５１に到着した呼が
ＡＴＭ交換機１６３方面への呼と仮定する。この場合に
は、ＶＰＩの値が前記と異なる外は基本的に同じであ
る。すなわち、前記の場合にはＡＴＭ交換機１６２への
呼であったために、ＶＰＩの値をＶＰＩ＃ｉとしたが、
この場合にはＶＰＩ＃ｈとする。ただし、ＶＰＩ＃ｈの
セルがＶＰＨ１６１においてＡＴＭ交換機１６３にルー
チングされるように設定されたと仮定する。また、ＶＣ
Ｉやタイムスロットは空きの値が選択されるので、値が
前記とは異なる場合があることは明らかである。

【００４２】次に、ＡＴＭ交換機１６２に到着した呼が
ＳＴＭ交換機１５１方面への呼と仮定する。ＡＴＭ交換
機１６２で当該呼の着信番号を分析し、ＳＴＭ交換機１
５１に接続されるＶＰＩ＃ｐと空きのＶＣＩ＃ｒを選択
し、ＶＰＩ＃ｐ、ＶＣＩ＃ｒ、着信番号等を含む接続情
報を信号線１７２、信号網１７４および信号線１７１を
介して、ＳＴＭ交換機１５１に転送する。中央処理装置
１５３は当該接続情報を受信し、ＶＰＩ＃ｐをＶＰＩ＃
ｉに変換する。これは前記で説明したように、ＶＰＨ１
６１において、ＶＰＩ＃ｐからＶＰＩ＃ｉへの変換が行
われるためであり、この関係は中央処理装置１５３にデ
ータとして有している。また、空きのタイムスロット＃
ｖを選択し、制御線１５６を介してメモリ５９のタイム
スロット＃ｖに相当する番地にＶＰＩ＃ｉおよびＶＣＩ
＃ｒを、またメモリ２０３のＶＰＩ＃ｉおよびＶＣＩ＃
ｒに対応する番地にタイムスロット＃ｖを書き込む。以
上により、当該呼の情報はＳＴＭハイウェイ１５７では
タイムスロット＃ｖＡＴＭハイウェイ６５ではＶＰＩ＃
ｉおよびＶＣＩ＃ｒのセルで転送されることになる。な
お、ＳＴＭ交換機１５１とＡＴＭ交換機１６２でそれぞ
れ独立してＶＣＩを選択するため、信号伝達遅延に起因
してＶＣＩの２重捕捉が発生するが周知の両方向回線の
捕捉と同様に２重捕捉が生じた場合には一方の交換機の
選択を優先する等の手段で解決することができる。ま
た、ＡＴＭ交換機１６２がＶＣＩを選択してＳＴＭ交換
機１５１に着信した場合、タイムスロットがすべて使用
中のときには呼損として処理される。

【００４３】呼が終了すると、中央処理装置１５３から
制御線１５６、インタフェース回路７４および情報線１
１８を介してメモリ５９の当該呼に割り当てられたタイ
ムスロット＃ｋ（前記の例）に対応する番地のＶＰＩお
よびＶＣＩは空きセルを表す０が設定され、また、情報
線３２６を介して当該呼に割り当てられたＶＰＩ＃ｉお
よびＶＣＩ＃ｊに対応するメモリ２０３の番地にはタイ
ムスロット＃０が設定される。この動作により、図１に
おけるＳＤＨインタフェース７１にはこ当該呼に割り当
てられたタイムスロット＃ｋに対応するセルは空きセル
となる。また、ＡＴＭ交換機１６２においてもＶＰＩ＃
ｐおよびＶＣＩ＃ｋは解放されるため、図２のＡＴＭハ
イウェイ２０１にはＶＰＩ＃ｉおよびＶＣＩ＃ｊのセル
は到着しなくなる。また、ＡＴＭ交換機１６２での当該
ＶＰＩおよびＶＣＩの解放が遅延しても、メモリ２０３
の当該ＶＰＩ＃ｉおよびＶＣＩ＃ｊに対応する番地のタ
イムスロットは既に＃０になっているため、図２のＳＴ
Ｍハイウェイ１５７には当該セルの情報は出力てされ
ず、いわゆる回線が切断された状態になる。解放された
ＶＰＩ＃ｉ、ＶＣＩ＃ｊおよびタイムスロット＃ｋは次
の新たな呼に使用される。

【００４４】以上の接続動作においては、タイムスロッ
トの番号とＶＰＩの番号、ＶＣＩの番号の対応を呼の生
起毎に変更する必要はなく、メモリ５９およびメモリ２
０３の内容は固定的でよく、例えば、メモリ５９および
２０３はリードオンリーメモリでよい。この場合には、
タイムスロットが決まれば自動的にＶＰＩおよびＶＣＩ
が決まる。例えば、ＳＴＭ交換機１５１とＡＴＭ交換機
１６２との回線はタイムスロット＃１から＃２０、ＳＴ
Ｍ交換機１５１とＡＴＭ交換機１６３との回線はタイム
スロット＃２１から＃６０、また、それに対応するＶＰ
ＩおよびＶＣＩも決めておき、例えば、ＳＴＭ交換機１
５１からＡＴＭ交換機１６２への呼はタイムスロット＃
１から＃２０内の空きタイムスロットを選択する。ま
た、ＡＴＭ交換機１６２からＳＴＭ交換機１５１への呼
についてはＡＴＭ交換機１６２でタイムスロット＃１か
ら＃２０に対応するＶＰＩ、および空きのＶＣＩを選択
するようにすればよく、メモリ５９およびメモリ２０３
を呼毎に書き換える必要ない。しかし、本実施例のよう
にメモリ５９およびメモリ２０３の内容を呼の生起およ
び終了等の任意の時点で書き換えられるように構成する
ことにより、以下に説明する効果が生じる。

【００４５】例えば、図４において、ＳＴＭ交換機１５
１とＡＴＭ交換機１６２との交流トラヒックは、昼間は
２９アーラン、夜間は１２アーラン、ＳＴＭ交換機１５
１とＡＴＭ交換機１６３との交流トラヒックは昼間は１
２アーラン、夜間は２９アーランとする。前記のよう
に、タイムスロットとＶＰＩおよびＶＰＩが従来方式の
固定的であると、呼損率１／１００を仮定すると、ＳＴ
Ｍ交換機１５１とＡＴＭ交換機１６２とには昼間および
夜間の最大値２９アーランに対する４０タイムスロット
（例えばタイムスロット＃１からタイムスロット＃４
０）が必要になり、また、ＳＴＭ交換機１５１とＡＴＭ
交換機１６３とには同様に４０タイムスロット（例えば
タイムスロット＃４１からタイムスロット＃８０）が必
要になり、合計８０タイムスロットが必要になる。その
結果、図１および図２で示したタイムスロット対応に必
要なメモリ５７、シーケンス番号付加回路６６、シーケ
ンス番号検査回路２２０ならびにメモリ２０７および２
０９はそれぞれ８０個になる。

【００４６】これに対し本実施例によれば、必要なタイ
ムスロットを減少させることができる。すなわち、昼間
および夜間の両者の合計のトラヒックは４１アーランで
あり、必要なタイムスロットは５４で済む。この結果、
必要なメモリ５７、シーケンス番号付加回路６６、シー
ケンス番号検査回路２２０ならびにメモリ２０７および
２０９はそれぞれ５４個でよいことになり、ＳＴＭ−Ａ
ＴＭ変換装置１５４のハードウェアが経済化できる効果
が生じる。またＳＴＭ交換機１５１とＡＴＭ交換機１６
２および１６３とのトラヒックに必要とする伝送路１５
８の伝送帯域も減らすことができる。

【００４７】また、例えば、ＳＴＭ交換機１５１とＡＴ
Ｍ交換機１６２との交流トラヒックは昼間が多く、夜間
は少なく、また、ＡＴＭ交換機１６４とＡＴＭ交換機１
６２との交流トラヒックは昼間少なく、夜間が多いと仮
定する。このとき、伝送路１６５に必要な伝送帯域をＳ
ＴＭ交換機１５１とＡＴＭ交換機１６２との交流トラヒ
ックに対し、昼間は５０Ｍｂｐｓ、夜間は１０Ｍｂｐ
ｓ、ＡＴＭ交換機１６４とＡＴＭ交換機１６２との交流
トラヒックに対し、昼間は１０Ｍｂｐｓ、夜間は６０Ｍ
ｂｐｓとする。ＶＰＩ、ＶＣＩおよびタイムスロットが
従来方式の固定的であると、伝送路１６５におけるＳＴ
Ｍ交換機１５１とＡＴＭ交換機１６２との交流トラヒッ
クに必要な伝送帯域はその昼間および夜間の最大値であ
る５０Ｍｂｐｓと、ＡＴＭ交換機１６４とＡＴＭ交換機
１６２との交流トラヒックに必要な昼間と夜間との最大
値である６０Ｍｂｐｓとをそれぞれ用意する必要があ
り、合計１１０Ｍｂｐｓの容量が必要になる。

【００４８】これに対し、本実施例によれば、伝送路１
６５の必要な伝送帯域を減少させることができる。すな
わち、昼間は両者の昼間の合計の６０Ｍｂｐｓが必要で
あり、夜間は両者の夜間の合計７０Ｍｂｐｓが必要とな
り、昼間と夜間の合計のうちの最大値である７０Ｍｂｐ
ｓの容量を用意すればよく、この例では４０Ｍｂｐｓの
経済効果が生じる。ＳＴＭ交換機１５１とＡＴＭ交換機
１６３との交流トラヒック、ＡＴＭ交換機１６４とＡＴ
Ｍ交換機１６３との交流トラヒックについても交流トラ
ヒックの傾向が同様であれば同様の効果が生じる。

【００４９】前記の効果が生じる説明を捕捉すると、Ｖ
ＰＩ、ＶＣＩおよびタイムスロットが固定的であること
は、ＳＴＭ交換機１５１とＡＴＭ交換機１６２の間に常
に昼間と夜間のトラヒックの最大値に必要な非空きセル
が転送されており、そのセルの転送に必要な伝送帯域が
伝送路１６５に必要になるためである。一方、本実施例
のように呼毎にＶＰＩおよびＶＣＩを設定し、呼が終了
した場合には当該使用タイムスロットに対応するＶＰＩ
およびＶＣＩはすべて＃０の空きセルが転送される。Ｖ
ＰＨ１６１では空きセルはルーチングしないため、すな
わち、伝送路１６５に当該空きセルを転送しないため、
ＳＴＭ交換機１５１とＡＴＭ交換機１６２とのトラヒッ
クが減少すれば、当該トラヒックが伝送路１６５に占め
る伝送帯域は減少することになり、その減少分の伝送帯
域をＡＴＭ交換機１６４とＡＴＭ交換機１６２とのトラ
ヒックに融通することができるためである。同様に、Ａ
ＴＭ交換機１６４とＡＴＭ交換機１６２とのトラヒック
が減少した場合には、そのトラヒックが必要とする伝送
路１６５にしめる伝送帯域も減少するため、その減少分
をＳＴＭ交換機１５１とＡＴＭ交換機１６２とのトラヒ
ックに必要な伝送帯域に融通することができ、この相互
融通のために前記のような経済効果が生じることにな
る。

【００５０】なお、前記の例で、ＳＴＭ交換機１５１と
ＡＴＭ交換機１６２、ＡＴＭ交換機１６４とＡＴＭ交換
機１６２との品質（呼損率、セル紛失率）を確実にする
ために、ＳＴＭ交換機１５１とＡＴＭ交換機１６２との
使用可能なＶＰＩ、ＶＣＩおよびタイムスロットの個数
を変更することが望ましく、例えば、昼間では使用可能
な数を３０個、夜間では使用可能な個数を７個とする。
使用しないタイムスロットに対応するメモリ５９の番地
のＶＰＩおよびＶＣＩには空きセルを示すＶＰＩ＃０お
よびＶＣＩ＃０が書かれる。

【００５１】また、前記の場合、ＳＴＭ情報をチャネル
単位にＡＴＭ情報に変換しているため、昼間および夜間
の切り替え時のＶＰＩ、ＶＣＩおよびタイムスロットの
個数変更において、ＳＴＭでの群中継変換方式でみられ
る通信中の呼を切断することや通信中の呼を他のタイム
スロットに移動する必要や、ある群の呼の終了を待つ等
の繁雑さは生じない（島崎外「群中継交換方式の提案」
電子情報通信学会、信学技報、ＳＥ７４−６３、１９７
４、参照）。

【００５２】次に、図５に示す図４とは異なる接続形態
における本実施例の効果について説明する。

【００５３】図５において、４０１および４０２はＳＴ
Ｍ網、４０３はＡＴＭ網、４１１、４１２、４１３およ
び４１４はＳＴＭ交換機、４２１、４２２および４２３
はＶＨＰ、４３１、４３２、４３３、４３４、４３５お
よび４３６は伝送路、４４１および４４２はＡＴＭ交換
機である。なお、図の簡略化のためＳＴＭ交換機に設置
されるＳＴＭ−ＡＴＭ変換装置１５４はＳＴＭ交換機４
１１等に含まれるものとし、また、信号回線等について
も省略する。

【００５４】図６では、例えばＳＴＭ交換機４１１はＡ
ＴＭ交換機４４１との相互接続を行うとともに、ＳＴＭ
交換機４１１はＳＴＭ交換機４１３および４１４とＡＴ
Ｍ交換機４４１等を経由しないでＶＨＰ４２１等のみを
経由して直接パスを持っている。すなわち、ＡＴＭ網４
０３のＶＰを利用してＳＴＭのパスを構成するものであ
る。ＳＴＭ交換機４１１とＡＴＭ交換機４４１等との接
続については前記の図４の説明で行ったので、ここで
は、ＳＴＭ交換機４１１とＳＴＭ交換機４１３および４
１４との接続について説明する。

【００５５】この接続形態でも本実施例による経済効果
が生じることについて説明する。例えば、ＳＴＭ交換機
４１１とＳＴＭ交換機４１３との交流トラヒックが昼間
は５０アーラン、夜間は２０アーラン、ＳＴＭ交換機４
１２とＳＴＭ交換機４１４との交流トラヒックは昼間は
１０アーラン、夜間は５０アーランと仮定する。ＶＰ
Ｉ、ＶＣＩおよびタイムスロットが固定的である従来方
式の場合には、ＳＴＭ交換機４１１とＳＴＭ交換機４１
３とのトラヒックとしてはその昼間および夜間の最大値
である５０アーランを考える必要があり、ＳＴＭ交換機
４１２とＳＴＭ交換機４１４とのトラヒックとしてはそ
の昼間および夜間の最大値である５０アーランを考える
必要がある。このため、伝送路４３３および４３４に確
保すべき伝送帯域は両者の和である１００アーランに対
応する帯域が必要になる。これに対して、本実施例によ
れば、伝送路４３３および４３４に確保すべき伝送帯域
としては、昼間の両者の和の６０アーランと夜間の両者
の和の７０アーランのうちの最大値である７０アーラン
に対応する伝送帯域で済み、前記ＶＰＩ、ＶＣＩおよび
タイムスロットを固定にした場合に比して経済効果が生
じる。また、品質を確実にするために、使用可能なＶＰ
Ｉ、ＶＣＩおよびタイムスロットの個数を昼間と夜間と
で変更することや使用しないタイムスロットに対応する
セルは空きセルにする点についても同様である。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
呼毎に実際に使用するＳＴＭ情報のみをＡＴＭ情報に変
換し、使用していないタイムスロットは空きセルを割り
当てるため、複数の交流トラヒックの場合、その中のト
ラヒックの最大数に対応するタイムスロットを用意すれ
ばよくなり、ＳＴＭ網とＡＴＭ網との接続において経済
的な通信網を構成することができ、その効果は大であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のＳＴＭ−ＡＴＭ変換装置の
ＳＴＭ−ＡＴＭ変換部を示すブロック構成図。

【図２】本発明の一実施例のＳＴＭ−ＡＴＭ変換装置の
ＡＴＭ−ＳＴＭ変換部を示すブロック構成図。

【図３】図１のメモリ５９と図２のメモリ２０３の構成
を示す説明図。

【図４】ＳＴＭ網とＡＴＭ網の相互接続の一例を示すブ
ロック構成図。

【図５】ＳＴＭ網とＡＴＭ網の相互接続の他の例を示す
ブロック構成図。

【図６】ＡＴＭのセル構成を示す説明図。

【図７】ＡＴＭ網における伝送路の説明図。

【符号の説明】

１１セル１２ヘッダ１３情報１４仮想パス識別（ＶＰＩ）１５仮想回線識別（ＶＣＩ）１６制御情報１７シーケンス番号１８シーケンス番号保護１９ユーザ情報２１仮想回線（ＶＣ）２２仮想パス（ＶＰ）２３伝送路５２フレーム同期回路５３カウンタ５４デコーダ５５、５６アンド回路５７〜５９メモリ６０タイミング回路６１〜６３アンド回路６４オア回路６５ＡＴＭハイウエイ６６、６７シーケンス番号付加回路６８アンド回路６９空きセルパタン発生回路７０ＳＨＤ作成回路７１ＳＤＨインタフェース７３伝送路終端回路７４インタフェース回路８１番地８２ＶＰＩ８３ＶＣＩ８４制御情報１０１〜１２４情報線１５０ＳＴＭ網１５１ＳＴＭ交換機１５２時分割スイッチ１５３中央処理装置１５４ＳＴＭ−ＡＴＭ変換装置１５５、１５６制御線１５７ＳＴＭハイウエイ１５８伝送路１６０ＡＴＭ網１６１ＶＰＨ１６２〜１６４ＡＴＭ変換機１６５〜１６７伝送路１７１〜１７３信号回線１７４信号網２０１ＡＴＭハイウエイ２０２セル同期回路２０３メモリ２０４デコーダ２０５、２０６アンド回路２０７〜２１０メモリ２１１〜２１３アンド回路２１４オア回路２１６フレームパターン回路２１７タイミング回路２１８セル分析回路２１９アンド回路２２０、２２１シーケンス番号検査回路２２２エラー監視回路２２３ＳＤＨ分解回路２２４ＳＤＨインタフェース２２５伝送路終端回路２４１番地２４２タイムスロット番号３０１〜３２９情報線４０１、４０２ＳＴＭ網４０３ＡＴＭ網４１１〜４１４ＳＴＭ交換機４２１〜４２３ＶＰＨ４３１〜４３６伝送路４４１、４４２ＡＴＭ交換機

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9076−5ＫＨ０４Ｑ 11/04 Ｐ 9076−5ＫＲ

Claims

【特許請求の範囲】

【請求項１】ＳＴＭのタイムスロットとＡＴＭのセル
の仮想パス識別および仮想回線識別との対応をとりＳＴ
Ｍ情報とＡＴＭ情報との相互変換を行う変換手段を備え
たＳＴＭ−ＡＴＭ相互変換制御方式において、前記変換手段は、タイムスロットと仮想パス識別および
仮想回線識別との対応を変換すべき呼の生起毎に行い、
当該呼の終了において使用されたタイムスロットを空き
セルに対応付ける可変対応付け手段を含むことを特徴と
するＳＴＭ−ＡＴＭ相互変換制御方式。
【請求項２】前記可変対応付け手段は、変換対象のタ
イムスロットの個数の最大数ｎをあらかじめ定め、時間
に応じて使用可能なタイムスロットの個数をｍ（ｎ≧
ｍ）とし、（ｎ−ｍ）個の未使用の最小タイムスロット
に対しては空きセルを対応させる手段である請求項１に
記載のＳＴＭ−ＡＴＭ相互変換制御方式。