JPH0669371A - Pga package - Google Patents
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- JPH0669371A JPH0669371A JP4219119A JP21911992A JPH0669371A JP H0669371 A JPH0669371 A JP H0669371A JP 4219119 A JP4219119 A JP 4219119A JP 21911992 A JP21911992 A JP 21911992A JP H0669371 A JPH0669371 A JP H0669371A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体用のＰＧＡ（ピ
ングリッドアレイ）パッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PGA (pin grid array) package for semiconductors.
【０００２】[0002]
【従来の技術】近年、半導体チップの高集積化が急速に
進められており、これに伴って 1素子当りの入出力信号
数は飛躍的に増加する傾向にある。一方、各種電子機器
に対する小形化要請が強まるにつれて、半導体チップを
搭載したパッケージにおいても、高密度実装を可能とす
ることが求められており、パッケージ自体に対する小形
化の要望が強まっている。2. Description of the Related Art In recent years, high integration of semiconductor chips has been rapidly advanced, and with this trend, the number of input / output signals per element tends to increase dramatically. On the other hand, as demands for miniaturization of various electronic devices have increased, it has been required to enable high-density mounting even in a package on which a semiconductor chip is mounted, and there is an increasing demand for miniaturization of the package itself.
【０００３】このような半導体用のパッケージに対する
種々の要望に対して、パッケージ自体を小形化した上
で、入出力信号数の増加に対応するためには、半導体チ
ップが収容されるキャビティと同一面上、あるいは反対
側の面上に複数のランドを形成し、これらのランド上に
それぞれ外部端子となるピンを接合した、いわゆるＰＧ
Ａパッケージが有利となる。なお、パッケージの本体と
しては、通常、内部にMoや W等の同時焼成層による導体
回路を設けたセラミックス多層回路基板が用いられてい
る。In order to meet various demands for such a semiconductor package, in order to cope with an increase in the number of input / output signals after miniaturizing the package itself, the same surface as the cavity for housing the semiconductor chip is used. A so-called PG in which a plurality of lands are formed on the upper surface or the opposite surface, and pins to be external terminals are joined to these lands, respectively.
A package is advantageous. As the body of the package, a ceramic multilayer circuit board having a conductor circuit formed of a co-fired layer such as Mo or W is usually used.
【０００４】ところで、従来のＰＧＡパッケージにおけ
るランドの配置方法としては、例えば図１１に示すよう
に、四角形の各頂点に 4つの円形ランド１ａ、１ａ…を
それぞれ配置することを基準とする方法が用いられてき
た。By the way, as a land arranging method in the conventional PGA package, for example, as shown in FIG. 11, a method based on arranging four circular lands 1a, 1a ... At each vertex of a quadrangle is used. Has been.
【０００５】しかし、上述したような従来のランド配置
方法では、さらに多ピンのパッケージを構成しようとし
た場合に、パッケージの表面積を増大しなければなら
ず、パッケージに対する小型化の要請に反することとな
る。また、パッケージの大型化を防ぐために、ランド間
距離を短縮することも検討されているが、隣り合うラン
ド間でのショートの危険性が高くなるため、ランド間距
離を限りなく小さくすることは困難である。However, in the conventional land arranging method as described above, it is necessary to increase the surface area of the package when a package with more pins is to be formed, which is against the demand for miniaturization of the package. Become. Also, in order to prevent the package from increasing in size, it is considered to reduce the distance between lands, but it is difficult to reduce the distance between lands as much as possible because the risk of short circuit between adjacent lands increases. Is.
【０００６】[0006]
【発明が解決しようとする課題】上述したように、従来
のＰＧＡパッケージにおけるランドの配置方法では、単
位面積当りに形成することが可能なランドの数に限界が
あり、さらに多ピン化した半導体チップを搭載するため
には、パッケージ自体を大型化しなければならないとい
う問題が生じている。As described above, in the conventional land arranging method in the PGA package, there is a limit to the number of lands that can be formed per unit area, and a semiconductor chip having more pins is provided. There is a problem that the package itself must be upsized in order to mount the.
【０００７】このようなことから、高密度実装を可能と
するために、パッケージ自体を大型化することなく、最
近の半導体チップの集積度の飛躍的な向上に伴う入出力
信号数の増加に信頼性を確保した上で対処可能とした、
すなわちランド間距離を短くすることなく、ランドの形
成密度を高めたＰＧＡパッケージが強く求められてい
る。From the above, in order to enable high-density packaging, the increase in the number of input / output signals due to the recent dramatic increase in the integration degree of semiconductor chips without increasing the size of the package itself is reliable. It was possible to deal with it after securing
That is, there is a strong demand for a PGA package having a high land formation density without shortening the land-to-land distance.
【０００８】本発明は、このような課題に対処してなさ
れたもので、ランド間距離を短くすることなく、ランド
の形成密度を高めることにより、パッケージ自体の小型
化と入出力信号数の増加への対応とを両立させたＰＧＡ
パッケージを提供することを目的としている。The present invention has been made in response to such a problem. By increasing the land formation density without shortening the distance between lands, the size of the package itself and the number of input / output signals are increased. PGA that is compatible with
Intended to provide the package.
【０００９】[0009]
【課題を解決するための手段】本発明における第１のＰ
ＧＡパッケージは、絶縁性基材と、前記絶縁性基材の内
部に設けられた導体回路と、前記導体回路の一端部と電
気的に接続するように、前記絶縁性基材の表面に設けら
れた複数のランドと、前記複数のランド上にそれぞれ接
合されたピンとを具備するＰＧＡパッケージにおいて、
前記複数のランドは、直線状に同一の形成ピッチで配列
された複数のランド列により配置されていると共に、前
記ランドは、隣接するランドにより正三角形をそれぞれ
形成するように配置されていることを特徴としている。The first P in the present invention
The GA package is provided on the surface of the insulating base material so as to be electrically connected to the insulating base material, the conductor circuit provided inside the insulating base material, and one end of the conductor circuit. In a PGA package including a plurality of lands and pins respectively bonded on the plurality of lands,
The plurality of lands are arranged by a plurality of land rows linearly arranged at the same formation pitch, and the lands are arranged so that adjacent lands form an equilateral triangle. It has a feature.
【００１０】また、第２のＰＧＡパッケージは、絶縁性
基材と、前記絶縁性基材の内部に設けられた導体回路
と、前記導体回路の一端部と電気的に接続するように、
前記絶縁性基材の表面に設けられた複数のランドと、前
記複数のランド上にそれぞれ接合されたピンとを具備す
るＰＧＡパッケージにおいて、前記ランドの形状は略正
六角形であることを特徴としている。さらに、この第２
のＰＧＡパッケージにおいて、前記複数の六角形ランド
は、直線状に同一の形成ピッチで配列された複数のラン
ド列により配置されていると共に、前記六角形ランド
は、隣接する六角形ランドにより正三角形をそれぞれ形
成するように配置されていることを特徴としている。The second PGA package is electrically connected to the insulating base material, the conductor circuit provided inside the insulating base material, and one end of the conductor circuit.
In a PGA package including a plurality of lands provided on the surface of the insulating base material and pins respectively joined to the plurality of lands, the shape of the lands is a substantially regular hexagon. In addition, this second
In the PGA package, the plurality of hexagonal lands are arranged by a plurality of land rows linearly arranged at the same formation pitch, and the hexagonal lands form an equilateral triangle by the adjacent hexagonal lands. The feature is that they are arranged so as to be formed respectively.
【００１１】[0011]
【作用】本発明のＰＧＡパッケージにおいては、複数の
ランドを隣接するランドにより正三角形をそれぞれ形成
するように配置している。このような配置パターンを適
用することにより、各ランド間距離を全て同一とし、ラ
ンドを密に形成することが可能となるため、従来のラン
ドの配置方法に比べて、基本的なランド間距離を短くす
ることなく、同一面積内におけるランドの数、すなわち
ランドの形成密度を大幅に増やすことできる。よって、
ＰＧＡパッケージ自体の大きさを大型化することなく、
例えば半導体チップの入出力信号数の増加に対処するこ
とが可能となる。In the PGA package of the present invention, a plurality of lands are arranged so that adjacent lands form an equilateral triangle. By applying such an arrangement pattern, it is possible to make all the land distances the same and densely form the lands. Therefore, compared to the conventional land arrangement method, the basic land distance can be reduced. The number of lands in the same area, that is, the land formation density can be significantly increased without shortening. Therefore,
Without increasing the size of the PGA package itself,
For example, it becomes possible to cope with an increase in the number of input / output signals of the semiconductor chip.
【００１２】また、上記ランドの配置パターンを適用し
た上で、ランドの形状を略正六角形とすることにより、
ランドの形成密度を低下させることなく、ランド面積を
増大させることができるため、外部端子となるピンを接
合する際の信頼性等の向上を図ることが可能となる。Further, by applying the land arrangement pattern described above, and by making the shape of the land substantially hexagonal,
Since the land area can be increased without lowering the land formation density, it is possible to improve the reliability and the like when joining the pins to be external terminals.
【００１３】[0013]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１４】図１は、本発明の一実施例のＰＧＡパッケ
ージの概略構成を示す断面図である。図１に示すＰＧＡ
パッケージ１１は、複数の絶縁層１２を多層一体化した
多層配線基板１３を本体とするものであり、この多層配
線基板１３の各絶縁層１２上には、所定の配線パターン
を有する導体回路１４、さらには接地層や電源層等が設
けられている。なお、上記絶縁層１２としては、絶縁性
樹脂材料や、酸化アルミニウム、窒化アルミニウム等の
絶縁性セラミックス材料が用いられる。FIG. 1 is a sectional view showing a schematic structure of a PGA package according to an embodiment of the present invention. PGA shown in FIG.
The package 11 has as its main body a multilayer wiring board 13 in which a plurality of insulating layers 12 are integrated in a multilayer manner. On each insulating layer 12 of the multilayer wiring board 13, a conductor circuit 14 having a predetermined wiring pattern, Furthermore, a ground layer, a power supply layer, etc. are provided. As the insulating layer 12, an insulating resin material or an insulating ceramic material such as aluminum oxide or aluminum nitride is used.
【００１５】多層配線基板１３の第１の主面１３ａ側に
は、半導体チップ（１５）の搭載部となるキャビティ１
６が設けられている。また、上記した導体回路１４は、
ビアホール１７内に充填された導電材料によって、多層
配線基板１３の第２の主面１３ｂに導かれている。この
多層配線基板１３の第２の主面１３ｂ上には、各ビアホ
ール１７内に充填された導電材料と電気的に接続された
多数のランド１８が形成されている。ランド１８は、例
えば、スパッタ法や蒸着法等の薄膜形成法による薄膜Au
層、薄膜Ni層、薄膜Ti層、薄膜Cr層等やこれらの積層膜
で構成したり、あるいは WやMo等を含む導体ペーストや
Cuペーストを例えばスクリーン印刷し、これを絶縁層１
２と同時焼成することによって形成したものである。ま
た、上記ランド１８の形成材料は、その一部として絶縁
材を含むもの等を用いることもできる。上記した各ラン
ド１８上には、外部端子となるピン１９がそれぞれろう
材や半田等により接合されており、これらによってＰＧ
Ａパッケージ１１が構成されている。On the side of the first main surface 13a of the multilayer wiring substrate 13, the cavity 1 which becomes the mounting portion of the semiconductor chip (15).
6 is provided. In addition, the conductor circuit 14 described above,
The conductive material with which the via holes 17 are filled leads to the second main surface 13 b of the multilayer wiring board 13. On the second main surface 13b of the multilayer wiring board 13, a large number of lands 18 electrically connected to the conductive material filled in each via hole 17 are formed. The land 18 is a thin film Au formed by a thin film forming method such as a sputtering method or a vapor deposition method.
Layer, thin film Ni layer, thin film Ti layer, thin film Cr layer, etc., or a laminated film of these, or a conductor paste containing W, Mo, etc.
For example, screen-print Cu paste and apply it to insulation layer 1
It is formed by co-firing with 2. Further, as the forming material of the land 18, a material containing an insulating material as a part thereof may be used. On each of the lands 18 described above, a pin 19 serving as an external terminal is joined by a brazing material, solder or the like.
The A package 11 is configured.
【００１６】上記ＰＧＡパッケージ１１における多数の
ランド１８は、図２に示すように、それぞれ円形ランド
２０により構成されていると共に、例えば図２に示す配
置パターンで形成されている。なお、図２はランド１８
の配置パターンの一部を示している。すなわち、多数の
円形ランド２０は、それぞれ互いに隣接する 3つの円形
ランド２０の中心が正三角形の各頂点に位置するように
配置されている。The large number of lands 18 in the PGA package 11 are constituted by circular lands 20 as shown in FIG. 2, and are formed in the arrangement pattern shown in FIG. 2, for example. 2 is a land 18
3 shows a part of the arrangement pattern of FIG. That is, the large number of circular lands 20 are arranged such that the centers of the three circular lands 20 adjacent to each other are located at the vertices of an equilateral triangle.
【００１７】言い換えると、多数の円形ランド２０は、
まず、直線状に同一の形成ピッチ（円形ランド２０の中
心間距離（図中、ｐ1 で示す））で配列された複数のラ
ンド列２１ａ、２１ｂ、２１ｃ、２１ｄ…により配置さ
れている。そして、これら複数のランド列２１は、隣接
する列の円形ランド２０の位置が互いに、上記形成ピッ
チの 1/2の距離(1/2ｐ1 ）分だけずれるように配列され
ている。換言すれば、隣接するランド列２１（例えばラ
ンド列２１ａとランド列２１ｂ）は、それぞれの円形ラ
ンド２０が 1/2ｐ1 の距離で、互い違いに位置するよう
に配列されている。また、各ランド列２１間の距離は、
ランド列２１中の形成ピッチｐ1 と、隣接する列におけ
る隣り合う円形ランド２０の中心間距離（図中、ｐ2 で
示す）とが同一となるように設定されている。In other words, the large number of circular lands 20 are
First, a plurality of land rows 21a, 21b, 21c, 21d, ... Are arranged linearly at the same formation pitch (the center-to-center distance of circular lands 20 (indicated by p 1 in the drawing)). The plurality of land rows 21 are arranged such that the positions of the circular lands 20 in the adjacent rows are displaced from each other by a distance (1/2 p 1 ) of the formation pitch. In other words, the adjacent land rows 21 (for example, the land row 21a and the land row 21b) are arranged so that the circular lands 20 are alternately located at a distance of 1 / 2p 1 . The distance between each land row 21 is
The formation pitch p 1 in the land row 21 is set to be the same as the center-to-center distance between adjacent circular lands 20 in adjacent rows (indicated by p 2 in the drawing).
【００１８】上記したような円形ランド２０上には、図
３に示すように、円形ランド２０の直径をＤ1 としたと
き、40/110Ｄ1 〜45/100Ｄ1 程度の直径Ｄ2 のネールヘ
ッド部１９ａを有するピン１９が、銀ろうや半田２２等
によって接合されている。On the circular land 20 as described above, as shown in FIG. 3, when the diameter of the circular land 20 is D 1 , a nail head having a diameter D 2 of about 40 / 110D 1 to 45 / 100D 1 is provided. The pin 19 having the portion 19a is joined by silver solder, solder 22 or the like.
【００１９】上述したような配置パターンで、円形ラン
ド２０を形成することにより、各ランド間距離（図中、
ｔで示す）を全て同一とすることができるため、図８や
図９に示したような従来のランドの配置方法に比べて、
基本的なランド間距離を短くすることなく、多数のラン
ドを密に配置することが可能となる。例えば、直径Ｄ1
が1.10mmの円形ランド２０を、隣接する最小ランド間距
離ｔを0.17mmとして配置する場合、上述した実施例の配
置パターンによれば、2.54cm×2.54cmの面積内に円形ラ
ンド２０を 449個配置することができるのに対し、図１
１に示したランドの配置方法では 400個となり、同一面
積内におけるランドの数、すなわちランドの形成密度を
大幅に増やすことできる。これらによって、ＰＧＡパッ
ケージ自体の大きさを大型化することなく、例えば半導
体チップの入出力信号数の増加に対処することが可能と
なる。By forming the circular lands 20 in the arrangement pattern as described above, the distance between the lands (in the figure,
(denoted by t) can all be the same, so compared to the conventional land placement method as shown in FIG. 8 and FIG.
A large number of lands can be densely arranged without shortening the basic distance between lands. For example, the diameter D 1
When the circular lands 20 of 1.10 mm are arranged with the minimum distance t between adjacent lands being 0.17 mm, according to the arrangement pattern of the above-mentioned embodiment, 449 circular lands 20 are arranged in an area of 2.54 cm × 2.54 cm. Whereas it can be placed, Figure 1
With the land arrangement method shown in 1, the number of lands is 400, and the number of lands in the same area, that is, the land formation density can be significantly increased. As a result, it becomes possible to cope with, for example, an increase in the number of input / output signals of the semiconductor chip without increasing the size of the PGA package itself.
【００２０】上述した本発明におけるランドの配置パタ
ーンは、上記した実施例のように、円形ランドに対して
も有効であるが、さらに図４に示すように、略正六角形
状のランド（以下、六角形ランドと記す）２３を用いる
場合に、より一層効果的となる。The land arrangement pattern of the present invention described above is also effective for circular lands as in the above-described embodiment, but as shown in FIG. It is even more effective when a hexagonal land 23) is used.
【００２１】すなわち、図４に示す六角形ランド２３
は、基本的には前述した実施例と同様に、それぞれ互い
に隣接する 3つの六角形ランド２３の中心が正三角形の
各頂点に位置するように配置されている。言い換える
と、直線状に同一の形成ピッチ（六角形ランド２３の中
心間距離ｐ1 ）で配列された複数のランド列２４ａ、２
４ｂ、２４ｃ、２４ｄ…を有し、かつ、これら複数のラ
ンド列２４は、隣接する列の六角形ランド２３の位置が
互いに、上記 1/2ｐ1 の距離分だけずれるように配列さ
れている。また、各ランド列２４間の距離も同様に、ラ
ンド列２４中の形成ピッチｐ1 と、隣接する列における
隣り合う六角形ランド２３の中心間距離ｐ2とが同一と
なるように設定されている。That is, the hexagonal land 23 shown in FIG.
Basically, as in the above-described embodiment, the three hexagonal lands 23 adjacent to each other are arranged so that the centers thereof are located at the vertices of an equilateral triangle. In other words, a plurality of land rows 24a, 2 arranged linearly at the same formation pitch (center-to-center distance p 1 of the hexagonal lands 23)
4b, 24c, 24d ... And, the plurality of land rows 24 are arranged such that the positions of the hexagonal lands 23 of the adjacent rows are displaced from each other by the distance of 1/2 p 1 . Similarly, the distance between the land rows 24 is set so that the formation pitch p 1 in the land rows 24 and the center distance p 2 between the adjacent hexagonal lands 23 in the adjacent rows are the same. There is.
【００２２】ここで、前述した実施例の円形ランド２０
と、この実施例による六角形ランド２３とを、形成ピッ
チｐ1 、ｐ2 およびランド間距離ｔを同一として形成す
る場合、円形ランド２０は六角形ランド２３の内接円に
相当するため、円形ランド２０の面積を除く分だけ、六
角形ランド２３の方がランド面積の増大を図ることが可
能となる。Here, the circular land 20 of the above-described embodiment.
And the hexagonal land 23 according to this embodiment are formed with the same forming pitches p 1 and p 2 and the land-to-land distance t, the circular land 20 corresponds to an inscribed circle of the hexagonal land 23. It is possible to increase the land area of the hexagonal land 23 by excluding the area of the land 20.
【００２３】上記したように、ランド面積の増大を図る
ことによって、ピン１９の接合信頼性等をより一層向上
させることができる。すなわち、ランド面積が大きい方
がピン接合用の銀ろうや半田のランドに対する接触角
（例えば図３中のθ）を小さくすることができ、これに
よって銀ろうや半田の端部における応力集中が緩和でき
るため、ピン１９の接合信頼性を高めることができる。
また、ピン接合用の銀ろうや半田が流れた場合において
も、ランド面積が大きければそれだけランド外にはみ出
す危険性が減少するため、ランド間のショート等を防止
した上で、確実にピン１９を接合することができる。As described above, by increasing the land area, it is possible to further improve the bonding reliability and the like of the pin 19. That is, the larger the land area, the smaller the contact angle (for example, θ in FIG. 3) of the silver solder or solder for pin bonding to the land, and the stress concentration at the ends of the silver solder or solder is relaxed. Therefore, the joint reliability of the pin 19 can be improved.
In addition, even if silver solder or solder for joining pins flows, the risk of the solder sticking out of the lands is reduced if the land area is large. Can be joined.
【００２４】このように、六角形ランド２３を上述した
配置パターンで形成することにより、従来の配置方法に
比べてランドの形成密度を向上させた上で、ピン１９の
接合信頼性をより一層高めることが可能となる。As described above, by forming the hexagonal lands 23 in the above-mentioned arrangement pattern, the land formation density is improved as compared with the conventional arrangement method, and the joint reliability of the pins 19 is further enhanced. It becomes possible.
【００２５】また、前述した実施例の円形ランド２０を
外接円とする六角形ランドを採用すれば、多少ランド面
積が小さくなるものの、ランド間距離ｔは同一としたま
まで、さらに形成ピッチｐ1 、ｐ2 を短くすることが可
能となるため、より一層ランドの形成密度を高めること
ができる。Further, if a hexagonal land having the circular land 20 of the above-mentioned embodiment as a circumscribing circle is adopted, the land area is slightly reduced, but the land distance t remains the same, and the formation pitch p 1 , P 2 can be shortened, so that the land formation density can be further increased.
【００２６】上記実施例における六角形ランド２３は、
基本的には正六角形に形成するものとするが、多少の変
形は許容され、ほぼ正六角形状であれば上述した効果を
得ることができる。また、六角形ランド２３の各角部２
３ａは、図５に示すように、Ｒ形状としてもよい。これ
は、六角形ランド２３の各角部２３ａが角張った形状で
あると、ピン接合用の銀ろう２２等、もしくはパッケー
ジ側の絶縁層１２との熱膨張率差による応力集中が角部
に生じ、ピン１９の接合強度の低下を招くおそれがあ
る。これに対して図５に示したように、六角形ランド２
３の各角部２３ａをＲ形状とすることにより、応力集中
を緩和することができる。よって、ピン１９の接合強度
をより一層高めることが可能となる。The hexagonal land 23 in the above embodiment is
Although it is basically formed in a regular hexagonal shape, some deformation is allowed, and the above-described effect can be obtained if the shape is a regular hexagonal shape. Also, each corner 2 of the hexagonal land 23
As shown in FIG. 5, 3a may have an R shape. This is because when each corner 23a of the hexagonal land 23 is angular, stress concentration occurs at the corner due to the difference in coefficient of thermal expansion from the silver solder 22 for pin bonding or the insulating layer 12 on the package side. There is a possibility that the joint strength of the pins 19 may be reduced. On the other hand, as shown in FIG. 5, the hexagonal land 2
By making each corner 23a of No. 3 into an R shape, stress concentration can be relieved. Therefore, the bonding strength of the pin 19 can be further increased.
【００２７】上記六角形ランド２３の各角部２３ａのＲ
形状は、図６に示すように、六角形ランド２３の内接円
の半径をｒとした場合、 1/5ｒ≦Ｒ≦ 4/5ｒの範囲とな
るようにＲの大きさを設定することが好ましい。Ｒの大
きさが 1/5ｒより小さいと、十分な応力緩和効果が得ら
れず、また 4/5ｒより大きいとランドの有効面積が減少
し、六角形ランドとしての面積増大効果が十分に得られ
なくなる。R of each corner 23a of the hexagonal land 23
As for the shape, as shown in FIG. 6, when the radius of the inscribed circle of the hexagonal land 23 is r, the size of R can be set so that 1 / 5r ≦ R ≦ 4 / 5r. preferable. If the size of R is smaller than 1 / 5r, a sufficient stress relaxation effect cannot be obtained, and if it is larger than 4 / 5r, the effective area of the land decreases and the area increasing effect as a hexagonal land is sufficiently obtained. Disappear.
【００２８】また、上記六角形ランド２３の各角部２３
ａは、上述したようなＲ形状に限らず、図７に示すよう
に、単純な面取り形状としてもよい。Ｒ形状とした方が
単に面取りしたより応力緩和効果は大きいが、角部の角
度を大きくするほど、応力集中は減少する。Further, each corner 23 of the hexagonal land 23
The a is not limited to the R shape as described above, but may be a simple chamfered shape as shown in FIG. 7. The R shape has a larger stress relaxation effect than the chamfered shape, but the stress concentration decreases as the angle of the corner increases.
【００２９】上述したＰＧＡパッケージ１１を用いて、
半導体搭載部品を構成するには、例えば図１に示したＰ
ＧＡパッケージ１１のキャビティ１６内に半導体チップ
１５を接合搭載し、この半導体チップ１５の電極（図示
せず）と導体回路１４端部の接続パッド（図示せず）と
を、ボンディングワイヤ２５を介して電気的に接続する
と共に、半導体チップ１５を封止部材２６で気密封止す
ればよい。これによって、多ピン化した小型で信頼性の
高い半導体搭載部品が得られる。Using the PGA package 11 described above,
To configure a semiconductor mounted component, for example, P shown in FIG.
The semiconductor chip 15 is bonded and mounted in the cavity 16 of the GA package 11, and the electrode (not shown) of the semiconductor chip 15 and the connection pad (not shown) at the end of the conductor circuit 14 are bonded via the bonding wire 25. The semiconductor chip 15 may be electrically connected and hermetically sealed with the sealing member 26. As a result, a small-sized and highly reliable semiconductor-mounted component having a large number of pins can be obtained.
【００３０】なお、上記した各実施例においては、本発
明のＰＧＡパッケージをキャビティアップ型のパッケー
ジに適用した例について説明したが、図８に示すような
キャビティダウン型、あるいは図９および図１０に示す
ようなキャビティが形成されていないパッケージに対し
ても本発明は効果的である。In each of the above-mentioned embodiments, the PGA package of the present invention is applied to the cavity-up type package, but the cavity-down type as shown in FIG. 8 or the cavity-down type as shown in FIG. 9 and FIG. The present invention is also effective for a package having no cavity as shown.
【００３１】[0031]
【発明の効果】以上説明したように、本発明のＰＧＡパ
ッケージによれば、ピン接合部となるランドの形成密度
を、ランド間距離を短くすることなく、高めることがで
きる。これによって、多ピン化が可能で、かつ小型で信
頼性の高いＰＧＡパッケージを提供することが可能とな
る。As described above, according to the PGA package of the present invention, it is possible to increase the formation density of the lands that become the pin joints without shortening the distance between lands. As a result, it is possible to provide a PGA package that has a large number of pins, is small, and is highly reliable.
【図１】本発明の一実施例によるＰＧＡパッケージの概
略構成を示す断面図である。FIG. 1 is a sectional view showing a schematic configuration of a PGA package according to an embodiment of the present invention.
【図２】図１に示すＰＧＡパッケージにおけるランドの
配置パターンの一例を示す図である。2 is a diagram showing an example of a land arrangement pattern in the PGA package shown in FIG.
【図３】図１に示すＰＧＡパッケージにおけるピンの接
合部を拡大して示す断面図である。FIG. 3 is an enlarged cross-sectional view showing a joint portion of pins in the PGA package shown in FIG.
【図４】図１に示すＰＧＡパッケージにおけるランドの
他の形状例を配置パターンと共に示す図である。FIG. 4 is a diagram showing another example of the shape of the land in the PGA package shown in FIG. 1 together with an arrangement pattern.
【図５】本発明における六角形ランドの他の形状例を示
す図である。FIG. 5 is a diagram showing another example of the shape of a hexagonal land according to the present invention.
【図６】図５に示す六角形ランドの角部の形状を説明す
るための図である。FIG. 6 is a diagram for explaining the shape of a corner portion of the hexagonal land shown in FIG.
【図７】本発明における六角形ランドのさらに他の形状
例を示す図である。FIG. 7 is a diagram showing still another example of the shape of the hexagonal land according to the present invention.
【図８】本発明の他の実施例によるＰＧＡパッケージの
概略構成を示す断面図である。FIG. 8 is a sectional view showing a schematic configuration of a PGA package according to another embodiment of the present invention.
【図９】本発明のさらに他の実施例によるＰＧＡパッケ
ージの概略構成を示す断面図である。FIG. 9 is a sectional view showing a schematic configuration of a PGA package according to still another embodiment of the present invention.
【図１０】本発明のさらに他の実施例によるＰＧＡパッ
ケージの概略構成を示す断面図である。FIG. 10 is a sectional view showing a schematic configuration of a PGA package according to still another embodiment of the present invention.
【図１１】従来のランドの配置方法の一例を示す図であ
る。FIG. 11 is a diagram showing an example of a conventional land arrangement method.
１１……ＰＧＡパッケージ １２……絶縁層 １３……多層配線基板 １４……導体回路 １７……ビアホール １８……ランド １９……ピン ２０……円形ランド ２１、２４……ランド列 ２３……六角形ランド 11 ... PGA package 12 ... Insulating layer 13 ... Multilayer wiring board 14 ... Conductor circuit 17 ... Via hole 18 ... Land 19 ... Pin 20 ... Circular land 21, 24 ... Land row 23 ... Hexagon land
Claims (4)
設けられた導体回路と、前記導体回路の一端部と電気的
に接続するように、前記絶縁性基材の表面に設けられた
複数のランドと、前記複数のランド上にそれぞれ接合さ
れたピンとを具備するＰＧＡパッケージにおいて、 前記複数のランドは、直線状に同一の形成ピッチで配列
された複数のランド列により配置されていると共に、前
記ランドは、隣接するランドにより正三角形をそれぞれ
形成するように配置されていることを特徴とするＰＧＡ
パッケージ。1. An insulating base material, a conductor circuit provided inside the insulating base material, and a conductor circuit provided on the surface of the insulating base material so as to be electrically connected to one end of the conductor circuit. A plurality of lands and a pin bonded to each of the plurality of lands, wherein the plurality of lands are arranged linearly with a plurality of land rows arranged at the same formation pitch. In addition, the lands are arranged so that adjacent lands form an equilateral triangle, respectively.
package.
設けられた導体回路と、前記導体回路の一端部と電気的
に接続するように、前記絶縁性基材の表面に設けられた
複数のランドと、前記複数のランド上にそれぞれ接合さ
れたピンとを具備するＰＧＡパッケージにおいて、 前記ランドの形状は、略正六角形であることを特徴とす
るＰＧＡパッケージ。2. An insulating base material, a conductor circuit provided inside the insulating base material, and a surface provided on the insulating base material so as to be electrically connected to one end of the conductor circuit. A PGA package comprising a plurality of formed lands and pins joined to the plurality of lands, respectively, wherein the shape of the lands is a substantially regular hexagon.
て、 前記複数の六角形ランドは、直線状に同一の形成ピッチ
で配列された複数のランド列により配置されていると共
に、前記六角形ランドは、隣接する六角形ランドにより
正三角形をそれぞれ形成するように配置されていること
を特徴とするＰＧＡパッケージ。3. The PGA package according to claim 2, wherein the plurality of hexagonal lands are arranged by a plurality of land rows linearly arranged at the same formation pitch, and the hexagonal lands are A PGA package, which is arranged so as to form an equilateral triangle with adjacent hexagonal lands.
て、 前記六角形のランドの各角部は、Ｒ形状を有しているこ
とを特徴とするＰＧＡパッケージ。4. The PGA package according to claim 2, wherein each corner of the hexagonal land has an R shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219119A JPH0669371A (en) | 1992-08-18 | 1992-08-18 | Pga package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219119A JPH0669371A (en) | 1992-08-18 | 1992-08-18 | Pga package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669371A true JPH0669371A (en) | 1994-03-11 |
Family
ID=16730546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219119A Withdrawn JPH0669371A (en) | 1992-08-18 | 1992-08-18 | Pga package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669371A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172105A (en) * | 1995-12-20 | 1997-06-30 | Nec Corp | Integrated circuit device |
| KR100984944B1 (en) * | 2006-01-24 | 2010-10-01 | 산덴 가부시키가이샤 | Variable displacement swash plate type compressor |
| JP2016100392A (en) * | 2014-11-19 | 2016-05-30 | キヤノン株式会社 | Printed wiring board, semiconductor device and printed circuit board |
-
1992
- 1992-08-18 JP JP4219119A patent/JPH0669371A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172105A (en) * | 1995-12-20 | 1997-06-30 | Nec Corp | Integrated circuit device |
| KR100984944B1 (en) * | 2006-01-24 | 2010-10-01 | 산덴 가부시키가이샤 | Variable displacement swash plate type compressor |
| JP2016100392A (en) * | 2014-11-19 | 2016-05-30 | キヤノン株式会社 | Printed wiring board, semiconductor device and printed circuit board |
| US9693450B2 (en) | 2014-11-19 | 2017-06-27 | Canon Kabushiki Kaisha | Printed wiring board, semiconductor device and printed circuit board |
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Legal Events
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