JPH0669093A - 重ね合わせマークとその製造方法 - Google Patents
重ね合わせマークとその製造方法Info
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- JPH0669093A JPH0669093A JP4221085A JP22108592A JPH0669093A JP H0669093 A JPH0669093 A JP H0669093A JP 4221085 A JP4221085 A JP 4221085A JP 22108592 A JP22108592 A JP 22108592A JP H0669093 A JPH0669093 A JP H0669093A
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- semiconductor substrate
- mask
- semiconductor
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体基板表面にマスク合わせマークをエッ
チングで形成し、重ね合わせ精度を向上させる。 【構成】 スクライブライン１１が半導体基板で各素子
毎に切断するように形成されている。スクライブライン
１１を含み、半導体素子領域との位置の間に余裕部分１
２が形成されている。この余裕部分１２は半導体基板を
半導体チップに切断する部分の余裕を見込んでいる。ま
た、この余裕部分１２には通常、能動素子を形成せずに
マスクパターンの重ね合わせ用のマークが焼き付けられ
ている。領域１３は半導体素子がパターニングされた領
域である。領域１３の内側には、領域１４が形成されて
いる。領域１４には、能動素子が形成される。領域１５
は、半導体素子内部に焼き付けられるマスクの重ね合わ
せ確認用マークが形成された領域である。
チングで形成し、重ね合わせ精度を向上させる。 【構成】 スクライブライン１１が半導体基板で各素子
毎に切断するように形成されている。スクライブライン
１１を含み、半導体素子領域との位置の間に余裕部分１
２が形成されている。この余裕部分１２は半導体基板を
半導体チップに切断する部分の余裕を見込んでいる。ま
た、この余裕部分１２には通常、能動素子を形成せずに
マスクパターンの重ね合わせ用のマークが焼き付けられ
ている。領域１３は半導体素子がパターニングされた領
域である。領域１３の内側には、領域１４が形成されて
いる。領域１４には、能動素子が形成される。領域１５
は、半導体素子内部に焼き付けられるマスクの重ね合わ
せ確認用マークが形成された領域である。
Description
【０００１】
【産業上の利用分野】本発明は、重ね合わせマークとそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子の製造工程に於て、イ
オン注入技術は不可欠となっている。
オン注入技術は不可欠となっている。
【０００３】半導体基板表面にイオン注入された領域の
痕跡を残す従来の方法について説明する。
痕跡を残す従来の方法について説明する。
【０００４】まず、半導体基板表面を酸化処理して、数
百ｎｍの厚さの第１の酸化膜を形成する。次に、その上
にフォトレジスト等のマスク材を写真触刻によりパター
ニングする。次に、第１の酸化膜をフォトレジストをマ
スク材として、部分的に除去しパターニングする。この
後に５０〜２００ｎｍ程度の酸化処理を施す。この後、
イオン注入を行なう。ここでの酸化処理を、イオン注入
後に行なうこともある。この半導体基板の酸化処理で
は、最初の第１の酸化膜が成長してあった領域での半導
体基板表面の酸化反応はあまり進行しない。これに対し
て第１の酸化膜が除去され、半導体基板表面が露出して
いた領域は、この酸化処理によって５０〜２００ｎｍの
第２の酸化膜が成長する。結果として、半導体基板表面
に５０〜２００ｎｍの酸化処理した膜厚の約半分の段差
が形成される。
百ｎｍの厚さの第１の酸化膜を形成する。次に、その上
にフォトレジスト等のマスク材を写真触刻によりパター
ニングする。次に、第１の酸化膜をフォトレジストをマ
スク材として、部分的に除去しパターニングする。この
後に５０〜２００ｎｍ程度の酸化処理を施す。この後、
イオン注入を行なう。ここでの酸化処理を、イオン注入
後に行なうこともある。この半導体基板の酸化処理で
は、最初の第１の酸化膜が成長してあった領域での半導
体基板表面の酸化反応はあまり進行しない。これに対し
て第１の酸化膜が除去され、半導体基板表面が露出して
いた領域は、この酸化処理によって５０〜２００ｎｍの
第２の酸化膜が成長する。結果として、半導体基板表面
に５０〜２００ｎｍの酸化処理した膜厚の約半分の段差
が形成される。
【０００５】この後に、半導体基板表面の第１、２の酸
化膜をすべて除去すると、半導体基板表面には、第１の
酸化膜を加工するフォトレジストのパターンに従った段
差パターンが形成される。この段差により、イオン注入
された領域が後工程で判別でき、次のマスク材のパター
ニングの重ね合わせに利用できる。
化膜をすべて除去すると、半導体基板表面には、第１の
酸化膜を加工するフォトレジストのパターンに従った段
差パターンが形成される。この段差により、イオン注入
された領域が後工程で判別でき、次のマスク材のパター
ニングの重ね合わせに利用できる。
【０００６】また、ＬＯＣＯＳ（局所酸化膜）を用いる
方法は、半導体基板表面にシリコン窒化膜を形成し、そ
の上にマスク材を形成する。このマスク材を使ってドラ
イエッチングを施しパターニングする。マスク材を除去
後、またはマスク材を残したままでイオン注入を行な
う。この後、ＬＯＣＯＳと呼ばれる酸化処理を行なう。
この場合、シリコン窒化膜の有る領域には酸化膜は成長
しない。シリコン窒化膜の除去され、イオン注入された
領域には比較的厚い酸化膜が成長する。この酸化膜の段
差、またはシリコン基板表面の段差を利用してイオン注
入された領域の判別を行う。この段差用いて後工程のマ
スク材のパターニングの際に、このイオン注入された領
域とのマスク合わせを行なう。
方法は、半導体基板表面にシリコン窒化膜を形成し、そ
の上にマスク材を形成する。このマスク材を使ってドラ
イエッチングを施しパターニングする。マスク材を除去
後、またはマスク材を残したままでイオン注入を行な
う。この後、ＬＯＣＯＳと呼ばれる酸化処理を行なう。
この場合、シリコン窒化膜の有る領域には酸化膜は成長
しない。シリコン窒化膜の除去され、イオン注入された
領域には比較的厚い酸化膜が成長する。この酸化膜の段
差、またはシリコン基板表面の段差を利用してイオン注
入された領域の判別を行う。この段差用いて後工程のマ
スク材のパターニングの際に、このイオン注入された領
域とのマスク合わせを行なう。
【０００７】上記２つの方法は、半導体基板表面に段差
を最初に形成してある。このため後工程で行なわれる半
導体基板の熱処理、酸化拡散処理等によってイオン注入
領域の判別が出来なくなることは無い。イオン注入工程
は半導体素子の製造工程に於て比較的前工程で施され
る。また、イオン注入されたイオンは電気的に活性化す
るために、イオン注入後の熱処理が不可欠である。フォ
トレジスト等の有機物をマスク材として、それを残した
まま熱処理することができない。このため、上記した２
つの方法が現在では広く用いられている。
を最初に形成してある。このため後工程で行なわれる半
導体基板の熱処理、酸化拡散処理等によってイオン注入
領域の判別が出来なくなることは無い。イオン注入工程
は半導体素子の製造工程に於て比較的前工程で施され
る。また、イオン注入されたイオンは電気的に活性化す
るために、イオン注入後の熱処理が不可欠である。フォ
トレジスト等の有機物をマスク材として、それを残した
まま熱処理することができない。このため、上記した２
つの方法が現在では広く用いられている。
【０００８】図１０−１４に従来の重ね合わせマークの
製造方法について示す。図１０は、従来方法でＮ型半導
体基板１にＰ型の深い拡散層領域２ａ，２ｂを形成して
いる。拡散層領域２ａは、拡散層領域２ｂと同時に形成
されたマスク合わせ用の半導体基板１表面の段差が形成
された部分である。
製造方法について示す。図１０は、従来方法でＮ型半導
体基板１にＰ型の深い拡散層領域２ａ，２ｂを形成して
いる。拡散層領域２ａは、拡散層領域２ｂと同時に形成
されたマスク合わせ用の半導体基板１表面の段差が形成
された部分である。
【０００９】図１１は、深いＰ型拡散層領域２ｂの中
に、トランジスタのソース・ドレインの片側になるＮ型
拡散層領域３を、フォトレジスト等のマスク材として形
成されている。この時、拡散層領域２ａのマスク合わせ
パターンに対してマスク合わせがなされている。
に、トランジスタのソース・ドレインの片側になるＮ型
拡散層領域３を、フォトレジスト等のマスク材として形
成されている。この時、拡散層領域２ａのマスク合わせ
パターンに対してマスク合わせがなされている。
【００１０】図１２は、トランジスタのソース・ドレイ
ンの片側となるＮ型拡散層領域４を拡散層領域２ａに対
してマスク合わせして形成してある。この時、拡散層領
域３、４は、拡散層領域２ａのマスク合わせパターンを
基準にしてマスク合わせされている。この為に、拡散層
領域３、４の間隔はマスク合わせ装置の限界精度の２倍
の誤差を含むことが許されてしまう。
ンの片側となるＮ型拡散層領域４を拡散層領域２ａに対
してマスク合わせして形成してある。この時、拡散層領
域３、４は、拡散層領域２ａのマスク合わせパターンを
基準にしてマスク合わせされている。この為に、拡散層
領域３、４の間隔はマスク合わせ装置の限界精度の２倍
の誤差を含むことが許されてしまう。
【００１１】図１３は、通常ＬＯＣＯＳと呼ばれる厚い
シリコン酸化膜を形成したところである。ＬＯＣＯＳ部
分５も拡散層領域２ａのマーク部分を頼りにしてマスク
合わせがされている。
シリコン酸化膜を形成したところである。ＬＯＣＯＳ部
分５も拡散層領域２ａのマーク部分を頼りにしてマスク
合わせがされている。
【００１２】図１４は、ポリシリコン等のゲート電極材
料７がＬＯＣＯＳ部分５のパターンに対してマスク合わ
せされ、写真触刻により形成される。
料７がＬＯＣＯＳ部分５のパターンに対してマスク合わ
せされ、写真触刻により形成される。
【００１３】図１５において、トランジスタのソース・
ドレイン間の距離は拡散層領域３、４との間隔であり、
マスク合わせ装置の限界性能の２倍の誤差を持つことが
許容される。通常は、ポリシリコン等のゲート電極材料
７は、ＬＯＣＯＳ部分５のパターンに対してマスク合わ
せされるため、拡散層領域３とゲート電極材料７との位
置関係は、マスク合わせ装置の限界性能の３倍の誤差を
持つ。
ドレイン間の距離は拡散層領域３、４との間隔であり、
マスク合わせ装置の限界性能の２倍の誤差を持つことが
許容される。通常は、ポリシリコン等のゲート電極材料
７は、ＬＯＣＯＳ部分５のパターンに対してマスク合わ
せされるため、拡散層領域３とゲート電極材料７との位
置関係は、マスク合わせ装置の限界性能の３倍の誤差を
持つ。
【００１４】
【発明が解決しようとする課題】このような従来の重ね
合わせマークの製造方法では、半導体基板表面に少なく
とも２０ｎｍ以上の段差が形成される。この段差の必要
高さは使用するマスク合わせ装置、通常はステッパー装
置の性能に依存する。現在、最も高性能な装置でも２０
ｎｍ程度の半導体基板表面の段差が無いと、後工程のマ
スク合わせが出ない。しかし、半導体基板表面に段差が
あると、素子表面に微少な応力が発生し、素子特性上望
ましくない場合がある。
合わせマークの製造方法では、半導体基板表面に少なく
とも２０ｎｍ以上の段差が形成される。この段差の必要
高さは使用するマスク合わせ装置、通常はステッパー装
置の性能に依存する。現在、最も高性能な装置でも２０
ｎｍ程度の半導体基板表面の段差が無いと、後工程のマ
スク合わせが出ない。しかし、半導体基板表面に段差が
あると、素子表面に微少な応力が発生し、素子特性上望
ましくない場合がある。
【００１５】本発明の重ね合わせマークの製造方法の目
的は、イオン注入された領域と、イオン注入されていな
い領域で、半導体基板表面の段差がなく、かつイオン注
入された領域と、後工程で用いるマスク材とのマスク合
わせが精度良く行える製造方法を提供するものである。
的は、イオン注入された領域と、イオン注入されていな
い領域で、半導体基板表面の段差がなく、かつイオン注
入された領域と、後工程で用いるマスク材とのマスク合
わせが精度良く行える製造方法を提供するものである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の重ね合わせマークは、半導体基板で各半導
体素子毎に切断するように形成されたスクライブライン
と、前記半導体素子と前記スクライブラインとの間に形
成された領域と、前記領域内に前記半導体素子が形成さ
れており、前記半導体素子内に能動素子が形成され、前
記能動素子と接しず、前記半導体素子に一部が重なるよ
うに前記半導体基板をエッチングして形成されたマーク
部とを備えている。
に、本発明の重ね合わせマークは、半導体基板で各半導
体素子毎に切断するように形成されたスクライブライン
と、前記半導体素子と前記スクライブラインとの間に形
成された領域と、前記領域内に前記半導体素子が形成さ
れており、前記半導体素子内に能動素子が形成され、前
記能動素子と接しず、前記半導体素子に一部が重なるよ
うに前記半導体基板をエッチングして形成されたマーク
部とを備えている。
【００１７】本発明の重ね合わせマークの製造方法は、
第１のマスク材を用いて半導体基板に不純物をイオン注
入により注入する工程と、前記イオン注入後に前記第１
のマスク材を除去する事なく、第２のマスク材を被覆
し、マーク部を開口し、エッチングして、前記マーク部
に段差を形成する工程を含む。
第１のマスク材を用いて半導体基板に不純物をイオン注
入により注入する工程と、前記イオン注入後に前記第１
のマスク材を除去する事なく、第２のマスク材を被覆
し、マーク部を開口し、エッチングして、前記マーク部
に段差を形成する工程を含む。
【００１８】また、前記第２のマスク材は、素子能動部
分を被覆している。
分を被覆している。
【００１９】
【作用】本発明による半導体素子では、イオン注入され
た領域と、ゲート材料となるポリシリコン等との重ね合
わせ精度が良くなるとともに、ソース、ドレインを別々
なイオン注入工程で形成したとき、電気的、実効的なゲ
ート長を精度良く一定に保つことが出来る。このため、
マスク重ね合わせ精度に起因する、ロット間での半導体
素子の電気的特性ばらつきを、従来の製造方法に比べて
激減できる。
た領域と、ゲート材料となるポリシリコン等との重ね合
わせ精度が良くなるとともに、ソース、ドレインを別々
なイオン注入工程で形成したとき、電気的、実効的なゲ
ート長を精度良く一定に保つことが出来る。このため、
マスク重ね合わせ精度に起因する、ロット間での半導体
素子の電気的特性ばらつきを、従来の製造方法に比べて
激減できる。
【００２０】
【実施例】通常半導体素子は、写真蝕刻を多用して製造
される。
される。
【００２１】以下、本発明の実施例を図面を参照して説
明する。図１は、本発明に使用するマスク領域である半
導体基板上に形成された４個の同一半導体素子領域を示
す。すなわち、半導体基板上に形成された同一の半導体
素子を４素子形成したときの半導体基板上面から見たと
きのフォトレジスト等のマスク材で被覆される領域を示
したものである。
明する。図１は、本発明に使用するマスク領域である半
導体基板上に形成された４個の同一半導体素子領域を示
す。すなわち、半導体基板上に形成された同一の半導体
素子を４素子形成したときの半導体基板上面から見たと
きのフォトレジスト等のマスク材で被覆される領域を示
したものである。
【００２２】スクライブライン１１が半導体基板で各素
子毎に切断するように形成されている。スクライブライ
ン１１を含み、半導体素子領域との位置の間に余裕部分
１２が形成されている。この余裕部分１２は半導体基板
を半導体チップに切断する部分の余裕を見込んでいる。
また、この余裕部分１２には通常、能動素子を形成せず
にマスクパターンの重ね合わせ用のマークが焼き付けら
れている。領域１３は半導体素子がパターニングされた
領域である。領域１３の内側には、領域１４が形成され
ている。領域１４には、能動素子が形成される。領域１
５は、半導体素子内部に焼き付けられるマスクの重ね合
わせ確認用マークが形成された領域である。
子毎に切断するように形成されている。スクライブライ
ン１１を含み、半導体素子領域との位置の間に余裕部分
１２が形成されている。この余裕部分１２は半導体基板
を半導体チップに切断する部分の余裕を見込んでいる。
また、この余裕部分１２には通常、能動素子を形成せず
にマスクパターンの重ね合わせ用のマークが焼き付けら
れている。領域１３は半導体素子がパターニングされた
領域である。領域１３の内側には、領域１４が形成され
ている。領域１４には、能動素子が形成される。領域１
５は、半導体素子内部に焼き付けられるマスクの重ね合
わせ確認用マークが形成された領域である。
【００２３】次に、図２、図３に本実施例である重ね合
わせマークの製造方法を示す。この説明事例ではＮ型半
導体基板を使用した場合に付いて説明する。
わせマークの製造方法を示す。この説明事例ではＮ型半
導体基板を使用した場合に付いて説明する。
【００２４】図２に示す如く、初めにレジストマスクを
用いてＰ型の深い拡散層領域２２ａ，２２ｂを半導体基
板２１に形成する。拡散層領域２２ａは、Ｐ型拡散層領
域２２ｂの位置を示すためのマーク部分である。拡散層
領域２２ｂには素子能動領域が形成されてある。このと
き、前述した従来技術に示した方法で、半導体基板表面
に拡散層領域２２ａ、２２ｂを示す段差が形成される。
すなわち、拡散層部分２２ａ，２２ｂは従来用いられて
いる方法で比較的厚い酸化膜をマスク材として不純物拡
散をしたものである。
用いてＰ型の深い拡散層領域２２ａ，２２ｂを半導体基
板２１に形成する。拡散層領域２２ａは、Ｐ型拡散層領
域２２ｂの位置を示すためのマーク部分である。拡散層
領域２２ｂには素子能動領域が形成されてある。このと
き、前述した従来技術に示した方法で、半導体基板表面
に拡散層領域２２ａ、２２ｂを示す段差が形成される。
すなわち、拡散層部分２２ａ，２２ｂは従来用いられて
いる方法で比較的厚い酸化膜をマスク材として不純物拡
散をしたものである。
【００２５】図３は、拡散層領域２２ａのマスク合わせ
マークに対してマスク材２３を重ね合わせる。この後、
Ｎ型不純物のイオン注入を行いＮ型拡散層領域２４ａ，
２４ｂを形成する。このようにして半導体基板２１中に
Ｐ型の深い拡散層２２ｂを形成した後、トランジスタの
ソース・ドレインのいずれか片側と成るＮ型拡散層領域
２４ａをイオン注入する。
マークに対してマスク材２３を重ね合わせる。この後、
Ｎ型不純物のイオン注入を行いＮ型拡散層領域２４ａ，
２４ｂを形成する。このようにして半導体基板２１中に
Ｐ型の深い拡散層２２ｂを形成した後、トランジスタの
ソース・ドレインのいずれか片側と成るＮ型拡散層領域
２４ａをイオン注入する。
【００２６】図４は、拡散層領域２４ａ部分にＮ型の不
純物をイオン注入した後、マスク材を除去せずに素子能
動領域をマスク材２５で被覆する。すなわち、拡散層領
域２４ａ，２４ｂの領域を規定したマスク材２３を除去
する事なく、フォトレジスト等のマスク材２５を、マス
ク材２３の上に塗り重ねる。この時、図１で示した領域
１５とスクライブライン１１を抜きパターンとしたマス
クで再度マスク合わせを行っている。
純物をイオン注入した後、マスク材を除去せずに素子能
動領域をマスク材２５で被覆する。すなわち、拡散層領
域２４ａ，２４ｂの領域を規定したマスク材２３を除去
する事なく、フォトレジスト等のマスク材２５を、マス
ク材２３の上に塗り重ねる。この時、図１で示した領域
１５とスクライブライン１１を抜きパターンとしたマス
クで再度マスク合わせを行っている。
【００２７】図５は、半導体基板２１表面をドライエッ
チング等の手段によりエッチングしたところである。マ
ーク部２６の部分は拡散層領域２４ａと同時にイオン注
入され、このドライエッチング等により半導体基板表面
に段差が形成されている。この段差が以降のマスク合わ
せの基準となる。このとき、イオン注入された領域の
内、素子動作に必要な領域はマスク材２５により被覆さ
れている。図１で示された余裕部分１２内で、拡散層領
域２４ｂのイオン注入された領域を示すマスク合わせ用
のマーク部分と、図１の領域１５で示されたマスク重ね
合わせ確認パターン部分の半導体基板とには明瞭な段差
が形成される。この領域５のイオン注入された半導体拡
散層領域２４ｂはエッチングにより一部分、または全て
が除去されるが、素子動作には全く影響がない。
チング等の手段によりエッチングしたところである。マ
ーク部２６の部分は拡散層領域２４ａと同時にイオン注
入され、このドライエッチング等により半導体基板表面
に段差が形成されている。この段差が以降のマスク合わ
せの基準となる。このとき、イオン注入された領域の
内、素子動作に必要な領域はマスク材２５により被覆さ
れている。図１で示された余裕部分１２内で、拡散層領
域２４ｂのイオン注入された領域を示すマスク合わせ用
のマーク部分と、図１の領域１５で示されたマスク重ね
合わせ確認パターン部分の半導体基板とには明瞭な段差
が形成される。この領域５のイオン注入された半導体拡
散層領域２４ｂはエッチングにより一部分、または全て
が除去されるが、素子動作には全く影響がない。
【００２８】図６は、図５で使用されたマスク材２３、
２５を除去した後の断面図である。マーク部２６の半導
体基板２１表面には、Ｎ型不純物のイオン注入領域の位
置を示すはっきりとした段差が形成されている。一方、
素子能動領域には拡散層領域２２ｂ，２４ａ等のイオン
注入された領域が存在する。しかし、半導体基板２１表
面は全く平坦であり、素子動作領域の半導体基板２１表
面には応力は発生しにくい。このように、半導体基板２
１表面のマーク部２６がはっきりとした段差になってい
るので、以降のマスク重ね合わせが精度良く行われる。
２５を除去した後の断面図である。マーク部２６の半導
体基板２１表面には、Ｎ型不純物のイオン注入領域の位
置を示すはっきりとした段差が形成されている。一方、
素子能動領域には拡散層領域２２ｂ，２４ａ等のイオン
注入された領域が存在する。しかし、半導体基板２１表
面は全く平坦であり、素子動作領域の半導体基板２１表
面には応力は発生しにくい。このように、半導体基板２
１表面のマーク部２６がはっきりとした段差になってい
るので、以降のマスク重ね合わせが精度良く行われる。
【００２９】図７では、半導体基板表面の段差であるマ
ーク部２６に重ね合わせを行なって、フォトレジスト等
をパターニングする。これをマスクに、Ｎ型不純物をイ
オン注入しＮ型拡散層領域２７を形成する。この後、マ
スク材を除去する。ここに、Ｎ型拡散層領域２７は、拡
散層領域２４ａのイオン注入された領域と同一の半導体
基板２１表面のマーク部２６に対してマスク合わせが行
われる。この為に、拡散層領域２４ａと拡散層領域２７
のマスク合わせ誤差は、マスク合わせを行う装置の限界
精度以内に保つことが出来る。
ーク部２６に重ね合わせを行なって、フォトレジスト等
をパターニングする。これをマスクに、Ｎ型不純物をイ
オン注入しＮ型拡散層領域２７を形成する。この後、マ
スク材を除去する。ここに、Ｎ型拡散層領域２７は、拡
散層領域２４ａのイオン注入された領域と同一の半導体
基板２１表面のマーク部２６に対してマスク合わせが行
われる。この為に、拡散層領域２４ａと拡散層領域２７
のマスク合わせ誤差は、マスク合わせを行う装置の限界
精度以内に保つことが出来る。
【００３０】図８は、通常のＬＯＣＯＳと呼ばれる厚い
シリコン酸化膜領域をマーク部２６でマスク合わせをし
て形成する。
シリコン酸化膜領域をマーク部２６でマスク合わせをし
て形成する。
【００３１】図９は、ポリシリコン等のゲート電極材料
２０を、マスク合わせパターンであるマーク部２６を用
いて写真触刻により加工したところである。このゲート
電極材料２０の半導体チップ上での位置は、ＬＯＣＯＳ
部分２８ｂの下に認められる、半導体基板２１表面の段
差に対してマスク合わせして形成されるため、Ｎ型拡散
層領域２４ａとの合わせずれは、マスク合わせ装置の限
界精度以内に保つことが出来る。
２０を、マスク合わせパターンであるマーク部２６を用
いて写真触刻により加工したところである。このゲート
電極材料２０の半導体チップ上での位置は、ＬＯＣＯＳ
部分２８ｂの下に認められる、半導体基板２１表面の段
差に対してマスク合わせして形成されるため、Ｎ型拡散
層領域２４ａとの合わせずれは、マスク合わせ装置の限
界精度以内に保つことが出来る。
【００３２】
【発明の効果】本発明において、上記実施例ではトラン
ジスターのソース・ドレイン間の距離が精度良く一定に
保つことが出来るとともに、ゲート電極とソース・ドレ
インとの位置関係も精度良く加工することができる。こ
の結果、大量の半導体基板を製造したときに、ロット間
のトランジスター特性を安定して一定に保つことが出来
る。従って、従来よりもマスク合わせの余裕度の少ない
微細な重ね合わせマークを製造することが可能となる。
ジスターのソース・ドレイン間の距離が精度良く一定に
保つことが出来るとともに、ゲート電極とソース・ドレ
インとの位置関係も精度良く加工することができる。こ
の結果、大量の半導体基板を製造したときに、ロット間
のトランジスター特性を安定して一定に保つことが出来
る。従って、従来よりもマスク合わせの余裕度の少ない
微細な重ね合わせマークを製造することが可能となる。
【図１】本発明の重ね合わせマークの製造方法における
半導体基板の平面図
半導体基板の平面図
【図２】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図３】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図４】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図５】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図６】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図７】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図８】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図９】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図１０】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図１１】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図１２】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図１３】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図１４】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
１１ スクライブライン １２ 余裕部分 １３〜１５ 領域 ２１ 半導体基板 ２２ａ、２２ｂ 拡散層領域 ２３ マスク材 ２４ａ、２４ｂ 拡散層領域 ２５ マスク材 ２６ マーク部 ２７ 拡散層領域 ２８ａ、２８ｂ ＬＯＣＯＳ部分
Claims (3)
- 【請求項１】半導体基板で各半導体素子毎に切断するよ
うに形成されたスクライブラインと、前記半導体素子と
前記スクライブラインとの間に形成された領域と、前記
領域内に前記半導体素子が形成されており、前記半導体
素子内に能動素子が形成され、前記能動素子と接しず、
前記半導体素子に一部が重なるように前記半導体基板を
エッチングして形成されたマーク部とを備えたことを特
徴とする重ね合わせ用マーク。 - 【請求項２】第１のマスク材を用いて半導体基板に不純
物をイオン注入により注入する工程と、前記イオン注入
後に前記第１のマスク材を除去する事なく、第２のマス
ク材を被覆し、マーク部を開口し、エッチングして、前
記マーク部に段差を形成する工程を含むことを特徴とす
る重ね合わせ用マークの製造方法。 - 【請求項３】前記第２のマスク材は、素子能動部分を被
覆していることを特徴とする請求項２記載の重ね合わせ
用マークの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221085A JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221085A JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669093A true JPH0669093A (ja) | 1994-03-11 |
Family
ID=16761257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221085A Pending JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
-
1992
- 1992-08-20 JP JP4221085A patent/JPH0669093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
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