JPH0666677B2 - 帰還回路付き差動トランジスタ回路 - Google Patents
帰還回路付き差動トランジスタ回路Info
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- JPH0666677B2 JPH0666677B2 JP58198993A JP19899383A JPH0666677B2 JP H0666677 B2 JPH0666677 B2 JP H0666677B2 JP 58198993 A JP58198993 A JP 58198993A JP 19899383 A JP19899383 A JP 19899383A JP H0666677 B2 JPH0666677 B2 JP H0666677B2
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- circuit
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- feedback
- emitter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0133—Modifications for accelerating switching in bipolar transistor circuits by bootstrapping, i.e. by positive feed-back
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、差動トランジスタ回路に係り、特に、大型計
算機等に用いられる超高速LSIに用いて好適な差動トラ
ンジスタ回路に関する。
算機等に用いられる超高速LSIに用いて好適な差動トラ
ンジスタ回路に関する。
大型計算機等の超高速処理装置で必要とされる超高速の
デイジタル論理回路としては、従来よりECL（Emitter
Coupled Logic）,NTL（Non Threshold Logic）等の
バイポーラ非飽和型論理回路が主に使用されている。
デイジタル論理回路としては、従来よりECL（Emitter
Coupled Logic）,NTL（Non Threshold Logic）等の
バイポーラ非飽和型論理回路が主に使用されている。
本出願人は、先に、特願昭57−19086号「高速論理回
路」にて、非閾値化されており、かつ論理能力が大き
く、しかも電源電圧変動及び温度変動に対する補償を容
易にできる論理回路を提案した。この回路の一例を第１
図に示す。本回路は、差動トランジスタ回路と、該差動
トランジスタ回路の正相出力を負帰還させる帰還回路と
から構成されており、RCO1およびRCO2の２つの抵抗値の
比を調節することで回路伝達特性の比閾値化の程度を制
御し、ECLよりも高速な回路速度を実現するものであ
る。帰還部はトランジスタQ6,Q7、および抵抗R1,RE2と
から成る。差動トランジスタ回路の正相出力はトランジ
スタQ6によつて抵抗RCO1とRCO2の間から取り出される。
抵抗R1はトランジスタQ6のエミツタに接続されており、
正相出力を反転入力トランジスタQ2のベースに負帰還さ
せる際、直流的レベルを調節するために必要である。ト
ランジスタQ7および抵抗RE2は定電流源回路である。
路」にて、非閾値化されており、かつ論理能力が大き
く、しかも電源電圧変動及び温度変動に対する補償を容
易にできる論理回路を提案した。この回路の一例を第１
図に示す。本回路は、差動トランジスタ回路と、該差動
トランジスタ回路の正相出力を負帰還させる帰還回路と
から構成されており、RCO1およびRCO2の２つの抵抗値の
比を調節することで回路伝達特性の比閾値化の程度を制
御し、ECLよりも高速な回路速度を実現するものであ
る。帰還部はトランジスタQ6,Q7、および抵抗R1,RE2と
から成る。差動トランジスタ回路の正相出力はトランジ
スタQ6によつて抵抗RCO1とRCO2の間から取り出される。
抵抗R1はトランジスタQ6のエミツタに接続されており、
正相出力を反転入力トランジスタQ2のベースに負帰還さ
せる際、直流的レベルを調節するために必要である。ト
ランジスタQ7および抵抗RE2は定電流源回路である。
一般に論理LSI中で用いられる回路は低消費電力である
ことが要求される。したがつて帰還部で消費する電力も
小さい方がよい。このためには帰還部を流れる電流を小
さくする必要があるが、反転入力トランジスタQ2のベー
ス電位を直流設計値からずらさないために、帰還部電流
の減少に伴なつて、抵抗R1を大きくしなければならな
い。抵抗R1を大きくすると、反転入力トランジスタQ2の
ベースのインピーダンスが高くなり、入力信号が切り換
わる時にその切換えノイズがQ2のベースに現われて、回
路の伝搬遅延時間が増大する。このことは、従来のECL
回路においても同様であるが、従来のECL回路では、ト
ランジスタQ2のベースとグランドとの間に大きな静電容
量を付加してトランジスタQ2のベースのインピーダンス
を下げ、これにより、切換えノイズによるベース電位の
変動を防いでいる。
ことが要求される。したがつて帰還部で消費する電力も
小さい方がよい。このためには帰還部を流れる電流を小
さくする必要があるが、反転入力トランジスタQ2のベー
ス電位を直流設計値からずらさないために、帰還部電流
の減少に伴なつて、抵抗R1を大きくしなければならな
い。抵抗R1を大きくすると、反転入力トランジスタQ2の
ベースのインピーダンスが高くなり、入力信号が切り換
わる時にその切換えノイズがQ2のベースに現われて、回
路の伝搬遅延時間が増大する。このことは、従来のECL
回路においても同様であるが、従来のECL回路では、ト
ランジスタQ2のベースとグランドとの間に大きな静電容
量を付加してトランジスタQ2のベースのインピーダンス
を下げ、これにより、切換えノイズによるベース電位の
変動を防いでいる。
しかしながら、第１図の回路ではECL回路と異なり、負
帰還をかけて反転入力トランジスタQ2のベース電位を動
かす構造となつているので、単にQ2のベースとグランド
との間に静電容量を付加すると、ベース電位の応答時間
が遅くなり、繰り返し周波数の高いパルスを扱う論理の
中では、この回路を使うことができなくなるという欠点
があつた。
帰還をかけて反転入力トランジスタQ2のベース電位を動
かす構造となつているので、単にQ2のベースとグランド
との間に静電容量を付加すると、ベース電位の応答時間
が遅くなり、繰り返し周波数の高いパルスを扱う論理の
中では、この回路を使うことができなくなるという欠点
があつた。
本発明の目的は、上記のような従来の欠点を解消するた
め、帰還部の電流を小さくしても切換ノイズが小さく、
しかも繰り返し周波数の高いパルスを扱う論理の中でも
使用可能な差動トランジスタ回路を提供することにあ
る。
め、帰還部の電流を小さくしても切換ノイズが小さく、
しかも繰り返し周波数の高いパルスを扱う論理の中でも
使用可能な差動トランジスタ回路を提供することにあ
る。
上記目的を達成するため、本発明による差動トランジス
タ回路は、帰還部の一部に帰還のルートと並列に容量を
有しており、インピーダンスは低く、しかも応答時間は
小さいような帰還回路を持つことを特徴とする。
タ回路は、帰還部の一部に帰還のルートと並列に容量を
有しており、インピーダンスは低く、しかも応答時間は
小さいような帰還回路を持つことを特徴とする。
以下、本発明の一実施例を第２図により説明する。第２
図に示す実施例においては、第１図に示した回路に、静
電容量C1が付加されているのが特徴である。反転入力ト
ランジスタQ2のエミツタは、入力トランジスタQ1A,Q1B,
Q1Cのエミツタと接続されており、その共通エミツタか
ら駆動されるような動作を示す。静電容量C1はトランジ
スタQ2のベースと、Q2の負荷抵抗RCO1,RCO2の接続点の
間に接続されている。入力信号の切換わりによるトラン
ジスタQ2のコレクタの応答は、Q2のベースの切換ノイズ
による応答よりも遅れる。このため反転入力トランジス
タがエミツタから駆動されて電流が切換わるとき、静電
容量C1のひとつの接続点であるRCO1とRCO2の分割点は、
最初は応答せず、その電位は変動しない。このため、反
転入力トランジスタQ2のベース節点は静電容量C1によつ
てインピーダンスが下がり、切換ノイズがのりにくくな
る。この結果、回路の伝搬遅延時間は静電容量C1が無い
場合よりも減少する。差動トランジスタ回路の電流が切
換わり、反転入力トランジスタQ2のコレクタが応答を始
めると、抵抗RCO1とRCO2の接続点の電位も動き始める。
この変化は帰還回路を構成するトランジスタQ6と抵抗R1
を通じて反転入力トランジスタQ2のベースへ帰還され
る。この帰還が遅くなると、前述したように繰返し周波
数の高いパルスに対しては不向きな回路になつてしまう
が、本実施例のように静電容量C1をトランジスタQ2のベ
ースとトランジスタQ6のベースの間に接続すると、この
２点間の電位差は、帰還動作中にはほとんど変化しない
ため付加した容量を充放電する必要がなく、静電容量C1
を接続しない場合の応答に比べて遅くはならない。ここ
で述べた、切換ノイズは減少するが、応答時間は増大し
ないという現象は、反転入力トランジスタQ2のベースの
インピーダンスを下げる手段として、帰還ループ自体の
インピーダンスを下げるという方法を採つたことによる
効果である。
図に示す実施例においては、第１図に示した回路に、静
電容量C1が付加されているのが特徴である。反転入力ト
ランジスタQ2のエミツタは、入力トランジスタQ1A,Q1B,
Q1Cのエミツタと接続されており、その共通エミツタか
ら駆動されるような動作を示す。静電容量C1はトランジ
スタQ2のベースと、Q2の負荷抵抗RCO1,RCO2の接続点の
間に接続されている。入力信号の切換わりによるトラン
ジスタQ2のコレクタの応答は、Q2のベースの切換ノイズ
による応答よりも遅れる。このため反転入力トランジス
タがエミツタから駆動されて電流が切換わるとき、静電
容量C1のひとつの接続点であるRCO1とRCO2の分割点は、
最初は応答せず、その電位は変動しない。このため、反
転入力トランジスタQ2のベース節点は静電容量C1によつ
てインピーダンスが下がり、切換ノイズがのりにくくな
る。この結果、回路の伝搬遅延時間は静電容量C1が無い
場合よりも減少する。差動トランジスタ回路の電流が切
換わり、反転入力トランジスタQ2のコレクタが応答を始
めると、抵抗RCO1とRCO2の接続点の電位も動き始める。
この変化は帰還回路を構成するトランジスタQ6と抵抗R1
を通じて反転入力トランジスタQ2のベースへ帰還され
る。この帰還が遅くなると、前述したように繰返し周波
数の高いパルスに対しては不向きな回路になつてしまう
が、本実施例のように静電容量C1をトランジスタQ2のベ
ースとトランジスタQ6のベースの間に接続すると、この
２点間の電位差は、帰還動作中にはほとんど変化しない
ため付加した容量を充放電する必要がなく、静電容量C1
を接続しない場合の応答に比べて遅くはならない。ここ
で述べた、切換ノイズは減少するが、応答時間は増大し
ないという現象は、反転入力トランジスタQ2のベースの
インピーダンスを下げる手段として、帰還ループ自体の
インピーダンスを下げるという方法を採つたことによる
効果である。
第３図は、回路の伝搬遅延時間の改善の程度を回路シミ
ユレーションを使つて求めた結果である。横軸には静電
容量C1の大きさを、縦軸には回路伝搬遅延時間をとつて
ある。破線１は従来のECL回路の場合であり、C1につい
ては無関係なので直線で表わしてある。実線２が第１図
および第２図に示した回路の特性である。第１図の回路
の場合は、静電容量C1が0pFの点に相当し、回路を非閾
値化しているにもかかわらず、ECL回路に比べて約96％
の遅延時間にしかならない。これは、前述したように、
帰還部の電流を小さくしたことにより、反転入力トラン
ジスタQ2のベースに切換ノイズが加わつたためである。
第２図に示したように静電容量C1を接続すると、C1の大
きさと共に遅延時間は実線２のように改善される。たと
えばC1として0.2pFを付けたとすると、その時の遅延時
間はECL回路の場合の約70％に達する。
ユレーションを使つて求めた結果である。横軸には静電
容量C1の大きさを、縦軸には回路伝搬遅延時間をとつて
ある。破線１は従来のECL回路の場合であり、C1につい
ては無関係なので直線で表わしてある。実線２が第１図
および第２図に示した回路の特性である。第１図の回路
の場合は、静電容量C1が0pFの点に相当し、回路を非閾
値化しているにもかかわらず、ECL回路に比べて約96％
の遅延時間にしかならない。これは、前述したように、
帰還部の電流を小さくしたことにより、反転入力トラン
ジスタQ2のベースに切換ノイズが加わつたためである。
第２図に示したように静電容量C1を接続すると、C1の大
きさと共に遅延時間は実線２のように改善される。たと
えばC1として0.2pFを付けたとすると、その時の遅延時
間はECL回路の場合の約70％に達する。
第４図は、第２図に示した回路のシミユレーション波形
を示したものである。横軸は時間、縦軸は回路各部の電
位を示している。図中Ａは回路への入力パルス波形であ
り、Ｂは出力パルス波形である。第４図においては、第
２図中のエミツタフオロアトランジスタQ5のエミツタか
ら出力を取り出す場合を示した。第４図中Ｃは、第２図
中の反転入力トランジスタQ2のベースの応答波形であ
り、静電容量C1を0.2pF、帰還部を流れる電流を50μＡ
に設計した場合である。実線Ｃは入力パルス波形に対し
て約100psから200ps程度の遅れで定常状態に達してい
る。一点鎖線Ｄは、反転入力トランジスタQ2のベースと
グランドとの間に静電容量を付加した場合である。これ
は、前述したとおりECL回路の場合の切換ノイズ対策に
は有効であるが、帰還型非閾値回路に適用すると、定常
状態に達するのに約3ns程度を要してしまう。したがつ
て、3ns以下の時間で繰り返されるパルスが入力される
と、回路遅延時間が増大してしまう。一方本実施例の回
路では繰り返し時間が、たとえば300ps程度のパルスに
対しても充分応答が完了しており、したがつて繰り返し
周波数が高い論理においても使用可能である。
を示したものである。横軸は時間、縦軸は回路各部の電
位を示している。図中Ａは回路への入力パルス波形であ
り、Ｂは出力パルス波形である。第４図においては、第
２図中のエミツタフオロアトランジスタQ5のエミツタか
ら出力を取り出す場合を示した。第４図中Ｃは、第２図
中の反転入力トランジスタQ2のベースの応答波形であ
り、静電容量C1を0.2pF、帰還部を流れる電流を50μＡ
に設計した場合である。実線Ｃは入力パルス波形に対し
て約100psから200ps程度の遅れで定常状態に達してい
る。一点鎖線Ｄは、反転入力トランジスタQ2のベースと
グランドとの間に静電容量を付加した場合である。これ
は、前述したとおりECL回路の場合の切換ノイズ対策に
は有効であるが、帰還型非閾値回路に適用すると、定常
状態に達するのに約3ns程度を要してしまう。したがつ
て、3ns以下の時間で繰り返されるパルスが入力される
と、回路遅延時間が増大してしまう。一方本実施例の回
路では繰り返し時間が、たとえば300ps程度のパルスに
対しても充分応答が完了しており、したがつて繰り返し
周波数が高い論理においても使用可能である。
第５図は、本発明の他の実施例として、第２図の回路と
同様の目的を他の方法で実現るものである。第５図の回
路においては、静電容量C2が帰還部の抵抗R1の両端に、
R1と並列に接続されていることが特徴である。高速化の
効果は第２図の回路とほぼ同じである。
同様の目的を他の方法で実現るものである。第５図の回
路においては、静電容量C2が帰還部の抵抗R1の両端に、
R1と並列に接続されていることが特徴である。高速化の
効果は第２図の回路とほぼ同じである。
第２図および第５図に示す実施例では、帰還ルートに並
列に静電容量を付加する場合について述べたが、静電容
量の代わりに、たとえば逆バイアスされたダイオード等
による接合容量を使つても同様の効果が得られることは
明らかである。
列に静電容量を付加する場合について述べたが、静電容
量の代わりに、たとえば逆バイアスされたダイオード等
による接合容量を使つても同様の効果が得られることは
明らかである。
以上説明したように、本発明によれば、電流が小さくて
もインピーダンスが低く、しかも応答時間は遅くならな
いような、差動トランジスタ回路の正相出力帰還回路を
構成することができるため、消費電力は小さく、かつ切
換ノイズも小さく、しかも繰り返し周波数の高いパルス
を扱う論理の中でも使用可能な差動トランジスタ回路を
提供することができる。
もインピーダンスが低く、しかも応答時間は遅くならな
いような、差動トランジスタ回路の正相出力帰還回路を
構成することができるため、消費電力は小さく、かつ切
換ノイズも小さく、しかも繰り返し周波数の高いパルス
を扱う論理の中でも使用可能な差動トランジスタ回路を
提供することができる。
第１図は帰還型非閾値回路を示す図、第２図は本発明の
実施例を示す図、第３図は第２図の実施例による効果を
示す図、第４図は本発明の実施例の回路の時間応答を示
す図、第５図は本発明の他の実施例を示す図である。 Q1A,Q1B,Q1C……入力用トランジスタ、Q2……反転入力
トランジスタ、Q6……帰還用トランジスタ、Q3,Q7……
定電流源用トランジスタ、Q4,Q5……エミツタフオロア
用トランジスタ、RCN……NOR側コレクタ抵抗、RCO1,R
CO2……分割抵抗、RE1,RE2……定電流源用抵抗、RLN,R
LO……エミツタフオロア用抵抗、C1,C2……静電容量。
実施例を示す図、第３図は第２図の実施例による効果を
示す図、第４図は本発明の実施例の回路の時間応答を示
す図、第５図は本発明の他の実施例を示す図である。 Q1A,Q1B,Q1C……入力用トランジスタ、Q2……反転入力
トランジスタ、Q6……帰還用トランジスタ、Q3,Q7……
定電流源用トランジスタ、Q4,Q5……エミツタフオロア
用トランジスタ、RCN……NOR側コレクタ抵抗、RCO1,R
CO2……分割抵抗、RE1,RE2……定電流源用抵抗、RLN,R
LO……エミツタフオロア用抵抗、C1,C2……静電容量。
Claims (6)
- 【請求項１】入力信号がベースに引加される第１のトラ
ンジスタと、参照電圧を引加するためのベースを有し、
該第１のトランジスタのエミッタに接続されたエミッタ
を有する第２のトランジスタとを有する差動トランジス
タ回路と、 該第２のトランジスタのコレクタの電圧に依存する参照
電圧を該第２のトランジスタのベースに供給するための
帰還回路とを有し、 該帰還回路は、 該第２のトランジスタのコレクタに接続され、そのコレ
クタの電圧の変化巾より小さい巾で変化する電圧を出力
するための第１の回路と、 内部にレベルシフト用の抵抗を含み、該抵抗により、該
第１の回路の出力電圧をレベルシフトし、レベルシフト
後の電圧を該第２のトランジスタのベースに参照電圧と
して供給する第２の回路と、 該抵抗に並列に接続された容量とを有する帰還回路付き
差動トランジスタ回路。 - 【請求項２】該第２の回路は、 該第１の回路の出力電圧がそのベースに引加され、該レ
ベルシフト用の抵抗の一端にエミッタが接続された第３
のトランジスタと、 該レベルシフト用の抵抗の他端に接続され、該抵抗およ
び該第３のトランジスタに電流を供給する回路とを有す
る請求項１記載の帰還回路付き差動トランジスタ回路。 - 【請求項３】該第１の回路は、該第１のトランジスタの
コレクタに直列接続された分割抵抗からなる請求項１ま
たは２記載の帰還回路付き差動トランジスタ回路。 - 【請求項４】該容量は、該第１の回路の出力端と該第２
のトランジスタのベースとの間に設けられている請求項
２または３記載の帰還回路付き差動トランジスタ回路。 - 【請求項５】該容量は、該第３のトランジスタのエミッ
タと該第２のトランジスタのベースとの間に設けられて
いる請求項２または３記載の帰還回路付き差動トランジ
スタ回路。 - 【請求項６】上記第１のトランジスタのコレクタの電圧
変化をベースで受ける信号出力用の第１のエミッタフォ
ロアトランジスタと上記第２のトランジスタのコレクタ
の電圧変化をベースで受ける信号出力用の第２のエミッ
タフォロアトランジスタとの少なくともいずれか一方を
さらに有することを特徴とする請求項１から３のいずれ
か一つに記載の帰還回路付き差動トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198993A JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198993A JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091721A JPS6091721A (ja) | 1985-05-23 |
| JPH0666677B2 true JPH0666677B2 (ja) | 1994-08-24 |
Family
ID=16400318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198993A Expired - Lifetime JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666677B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| US4270092A (en) * | 1979-05-18 | 1981-05-26 | International Business Machines Corporation | Current controlling circuitry for logical circuit reference electric level circuitry |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-10-26 JP JP58198993A patent/JPH0666677B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091721A (ja) | 1985-05-23 |
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