JPH0662640U - 論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＣＬ論理回路と両立する論理回路を提供す
る。 【構成】 本考案による論理回路は、ユニポーラのＧａ
Ａｓトランジスタにより実現される論理回路であって、
第１及び第２の枝路を有する差動増幅器と、この差動増
幅器の第１及び第２の枝路の出力信号（Ｓ₁ 及びＳ₂ ）
によってそれぞれ制御され、論理回路の出力信号（Ｓ及
び 【外１】 ) をそれぞれ出力する第１及び第２のレベルトランスレ
ータ段とを具える論理回路において、前記差動増幅器の
第１の枝路の出力信号（Ｓ₁ ）を第１のレベルトランス
レータ段を介して第２の枝路の入力部に結合して、論理
回路としての出力信号（Ｓ）から形成されると共に第１
の枝路の入力信号（Ｅ）に対する相補的な信号となる基
準信号を前記第２の枝路の入力部に供給するよう構成し
たことを特徴とする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ユニポーラのＧａＡｓトランジスタで実現される論理回路であって 、第１及び第２の枝路を有する差動増幅器と、この差動増幅器の第１及び第２の 枝路の出力信号（Ｓ₁ 及びＳ₂ ）によってそれぞれ制御され論理回路の出力信号 （Ｓ及び〔外１〕) をそれぞれ出力する第１及び第２のレベルトランスレータ段 とを具える論理回路に関するものである。

【０００２】

【従来の技術】

バイポーラトランジスタを用いるECL 100K技術（ECL はエミッタ結合論理の略 称である）によれば高速度集積回路が得られる。しかし、このような回路は多量 のエネルギーを消費する。それ故、今日場合によっては同じ速度で動作するが、 エネルギー消費がずっと少い集積回路が得られる別の技術でECL 100K技術にとっ て代る試みがなされている。

【０００３】 しかし、一種の論理回路で別の種類の論理回路に代ることは漸進的にしか進ま ない。それ故、第１段階ではECL 100K技術で得られる或る数のモジュールをこの 目的で選ばれた新規の技術により得られる等価なモジュールで置き換えることが 必要となる。従って、これら２個の技術が共存しなければならず、それらをコン パチブルにすることが絶対に必要である。

【０００４】 このような状況下において、それらは下記の要件を満たす必要がある。即ち、 −１電源電圧が同一であること。 −論理ゲートの制御電圧レベルが同一であること。 −論理ゲートの伝達関数が同一の形態をしていることである。

【０００５】 それ故、ECL 100K技術で得られるICモジュール全体を置き換える時は、基本的 ECL 100Kゲートを新規の技術で得られる等価なゲートで置き換える可能性を考え ることになる。

【０００６】 ECL 技術による基本的ゲートは既知であり、例えば、1979年５月25日に公告さ れたフランス国公告特許第2407612 号明細書を参照できるが、ここではこのよう なゲートが図１の一部として示されており、論理「OR／ NOR」ゲートの形態をし ている。注意すべきことは単一の入力端子を有する「NOR 」ゲートは実際にはむ しろインバータの機能を有し、２個の相補的な信号を出力できることである。こ のゲートは先ず２個のプレーナ形 npnトランジスタT₁及びT₂により形成される差 動増幅器により構成され、２個のトランジスタのエミッタどうしを結合し、出力 端子を抵抗R₁又はR₂を介して基準電圧Ｖ_CC特にアースに接続している。トランジ スタT₁のベースは入力信号I₁を受け取り、トランジスタT₂のベースは内部基準で ある基準電圧Ｖ_BBに接続している。この差動段に電流を供給するためトランジス タS₁を用い、そのベースを電位Ｖ_B にし、エミッタ抵抗R₁を介して第３の電位Ｖ _EE に接続する。

【０００７】 トランジスタT₂のコレクタにより構成される差動段の出力端子を別のトランジ スタT₃のベースに接続し、トランジスタT₁のコレクタにより構成される出力端子 を別のバイポーラトランジスタT₄のベースに接続する。２個のトランジスタT₃, T₄のコレクタには電源電圧Ｖ_CCを供給し、エミッタにはトランジスタT₁と同じ態 様で接続された夫々のトランジスタにより電流が供給されている。実信号の出力 端子はトランジスタT₃のエミッタに形成され、相補的な信号の出力端子はトラン ジスタT₄のエミッタに形成される。

【０００８】 このような論理回路により得られる性能は各基本的ゲート当りの電力消費が20 mWのオーダーで、伝播時間が400p秒のオーダーであり、最高動作周波数が1GHzの オーダーである。集積密度は１cm²当り1200ないし2000ゲートに達し得る。

【０００９】 ところで新規な高速度、低消費電力技術についての文献はガリウムひ素のショ ットキー障壁電界効果トランジスタが高速度スイッチング素子となり、これは抵 抗及びショットキーダイオードと共にモノリシックに集積化して高速度論理回路 、即ち、高周波回路を形成できることを示している。このような性能は電子移動 度が高く、飽和速度が高いというガリウムひ素の性能によるものである。

【００１０】 それ故、本考案は、一層正確には、ガリウムひ素のショットキー障壁電界効果 トランジスタにより得られる基本的論理回路であって、第１に差動増幅器を具え 、この差動増幅器の第１の技路がエンハンスメント形のトランジスタにより形成 され、このトランジスタが入力信号Ｅにより制御され、出力信号S₁が得られるド レインが負荷抵抗R₁を介して第１の電源電圧端子（Ｖ_DD）に接続され、第２の技 路がエンハンスメント形トランジスタT₂により形成され、このトランジスタが基 準信号により制御され、出力信号S₂が得られるドレインが負荷抵抗R₂を介して第 １の電源電圧端子（Ｖ_DD）に接続され、トランジスタT₁とT₂の結合されたソース にディプレッション形のトランジスタT₅を介して電流を供給し、このトランジス タT₅をゲートとソースを短絡した共通回路で第２の電源電圧端子（Ｖ_SS）に接続 し、他方基本的論理回路が２個の対になった所謂レベルトランスレータ段を具え 、この第１のものをトランジスタT₄により構成し、このトランジスタT₄を共通ド レイン回路で第１の電源電圧端子（Ｖ_DD）に接続し、差動増幅器の第１の技路の 出力信号S₁で制御し、ソースでダイオードD₄のアノードに接続し、レベルトラン スレータ段の第２のものをトランジスタT₃で構成し、このトランジスタT₃を共通 ドレイン回路で第１の電源電圧端子（Ｖ_DD）に接続し、差動増幅器の第２の技路 の出力信号S₂で制御し、ソースでダイオードD₃のアノードに接続した基本的論理 回路に関するものである。

【００１１】 このような論理ゲートは1983年５月31日から６月１日にかけてボストンで開か れたシンポジウムの論文集「1983 IEEE Microwave and Millimetre wave Monoli thic Circuits Symposium 」の第12ないし16頁に載っている富士通のスヤマカツ ヒコ他の論文「A GaAs high-speed counter using current mode logic」から既 知である。

【００１２】 この論文は高周波用に使用されるGaAsのディジタル高速回路について述べてい る。この回路は上記刊行物の図２に示されているCML 技術(CMLは電流切換形論理 の略称である）に係る基本的論理ゲートから得られる。この論理ゲートは差動増 幅器と２個の対になった所謂バッファ段とで構成されている。差動増幅器は２個 のディプレッション形電界効果トランジスタを具えるが、これらのトランジスタ は普通順方向に接続され、駆動トランジスタと呼ばれ、その一方が入力電圧(INP UT) により制御され、他方が基準信号(REF) により制御される。これらの２個の トランジスタのソースどうしは結合し、普通ピンチ状態にあるエンハンスメント 形電界効果トランジスタのドレインに接続しされ、エンハンスメント形電界効果 トランジスタのゲートはソースを短絡し、電源電圧Ｖ_SS（−5V) に接続している 。その態様はこのトランジスタが電流源として動作するようなものである。駆動 トランジスタのドレインは２個の負荷抵抗Ｒ_L を介して電源電圧Ｖ_DD＝OV（アー ス）に接続する。これらのドレインの電圧はバッファ段のエンハンスメント形電 界効果トランジスタの夫々のゲートを制御する。後者のトランジスタは共通ドレ インにして電圧Ｖ_DD＝０に接続し、ソースは２個の直列に接続したダイオードに 接続し、これらのダイオードを差動段の電流源と類似する電流源を構成するトラ ンジスタに接続する。論理ゲートの出力信号はバッファの電流源トランジスタの ドレインに形成されるが、入力信号はこれらのトランジスタの一方で増幅した形 態をしており、相補信号は他方のトランジスタで増幅した形態をしている。

【００１３】 この回路はＶ_SS＝−5Vの単一電源電圧で動作する。蓋し、第２の電源電圧Ｖ_DD ＝０はアースであり、第３の電圧(REF) は内部基準電圧であるからである。Ｖ_B という符号が付され、フランス国公告特許第2407612 号に係るECL セルの記述で は電流源トランジスタを制御する補充電源電圧は本回路内には存在しない。蓋し 、３個の電流源トランジスタの各々のゲートがソースと短絡されており、電位Ｖ _SS ＝−5Vにされているからである。 また、この回路はシリコン上に得られるECL 論理回路と完全にコンパチブルで ある。

【００１４】

【考案が解決しようとする課題】

しかし、この回路は差動段の第２のトランジスタを制御するために基準信号(R EF) を用いているため或る種の欠点を有している。第１の欠点はこの信号を回路 と同じ基板上で回路の近傍に形成しなければならず、このため集積密度が下り、 回路の消費電力が増す。しかし、最も重要な欠点は基準としてこのような信号を 用いると基本的論理回路の応答のダイナミックレンジが相当に小さくなることで ある。無視できない他の欠点はレベルトランスレータ段でディプレッション形ト ランジスタを用いることと、単一の基本的ゲートのために３個もの電流源を使う ことと、１トランスレータ段当り２個のダイオードを用いるためこの回路の消費 電力が相当に大きくなることである。 それ故、本考案の目的は冒頭に記載したような基本的論理回路を製造する上で 相当な改良を提供することにある。

【００１５】

【課題を解決するための手段及び作用】

この目的を達成するため、本考案は、差動増幅器の第１の枝路の出力信号（Ｓ ₁ ）を第１のレベルトランスレータ段を介して第２の枝路の入力部に結合して、 論理回路としての出力信号（Ｓ）から形成されると共に第１の枝路の入力信号（ Ｅ）に対する相補的な信号となる基準信号を前記第２の枝路の入力部に供給する よう構成したことを特徴とする。

【００１６】 このような基本的論理回路に基づく回路も得られるが、これは信号E₀により制 御されるトランジスタを差動増幅器の第１の技路のトランジスタT₁と並列に設け 、第１のレベルトランスレータ段のダイオードD₄のカソードに得られるこの基本 的論理回路の出力信号Ｓが入力信号E₀とE₁の間での論理NOR 動作の結果であるよ うに構成したことを特徴とする。

【００１７】 これらの状態では基本的論理回路及びこれに基づく他の回路は完全にECL 論理 とコンパチブルであり、電源電圧は同一であり、入出力レベルも同じである。 従来技術と比較すると、電力消費は相当に小さく、伝達関数が改良され、ヒス テリシス及び伝播時間が小さい。また、内部基準電圧を作ることと、１セル当り ４個の能動素子を作ることを除いたため集積密度と集積回路の製造の簡易さとの 点で或る種の利点が得られる。

【００１８】 本考案を容易に実施できるようにするために、図面につき本考案を詳細に説明 する。

【００１９】

【実施例】

本考案に係る基本的論理回路はガリウムひ素の基板上に抵抗と共にモノリシッ クに集積化されたダイオードとショットキー形の電界効果トランジスタとで構成 される。

【００２０】 これはシリコン上で作られているECL 100K論理とコンパチブルなICモジュール を形成するのに用いることができる。従って、これは同じ電源電圧を受け容れる 。即ち、 Ｖ_DD＝０，アース Ｖ_SS＝−4.5 Ｖ また、これは ECL回路の入力信号を構成するのと同じである夫々−0.9 Ｖと− 1.7 Ｖのオーダーのレベル０及び１をとる入力信号Ｅを受け取る。

【００２１】 図１に示すように、この基本的論理回路は簡単なインバータとして仂らくが、 ２個の相補的出力信号を供給する。この結果出力端子には一方では信号

【外２】 が、他方では信号

【外３】 が得られる。

【００２２】 この基本的論理回路は第１に差動増幅器を具えるが、その第１の技路はエンハ ンスメント形のトランジスタT₁により構成され、第２の技路は上記第１のトラン ジスタと対を成すトランジスタT₂により構成される。トランジスタT₁及びT₂のド レインは対を成す負荷抵抗R₁及びR₂を介して電源電圧Ｖ_DD＝０により極性化(pol arize)される。トランジスタT₁及びT₂のソースは互に結合され、ディプレッショ ン形トランジスタT₅のドレインに接続される。このトランジスタT₅のゲートとソ ースは短絡し、それを電源電圧Ｖ_SS＝−4.5 Ｖに接続するが、電流源として仂ら く。

【００２３】 トランジスタT₁は入力信号Ｅにより制御される。差動増幅器の第１の技路はト ランジスタT₁のドレインに信号S₁を出力し、第２の技路はトランジスタT₂のドレ インに信号S₂を出力する。

【００２４】 この基本的論理回路はまた２レベルトランスレータ段を具える。これらの２レ ベルトランスレータ段の第１のものはエンハンスメント形トランジスタT₄により 構成されるが、そのドレインは電源電圧Ｖ_DDに接続され、ソースはダイオードD₄ のアノードに接続される。このトランジスタT₄は差動増幅器の第１の技路の出力 信号S₁により制御され、ホロワとして仂らく、上述したレベルトランスレイショ ンはショットキーダイオードD₄により確保される。このダイオードD₄のカソード は抵抗R₄を介して電源電圧Ｖ_SSにより極性化される。 トランジスタT₄のソースには基本的論理回路の出力信号〔外２〕が得られる。

【００２５】 本考案の最も重要な特徴はこの信号Ｓが差動増幅器の第２の技路のトランジス タT₂を制御し、この差動増幅器段の動作に対する基準電圧と置き代ることである 。

【００２６】 第２のレベルトランスレータ段はトランジスタT₃，ダイオードD₃，抵抗R₃とか ら成るが、これらは同じ態様で接続されている第１のトランスレータ段のトラン ジスタT₄，ダイオードD₄及び抵抗R₄と対を成す。 これらの状態にあってトランジスタT₃のソースには出力信号〔外３〕が得られ る。

【００２７】 図２に示すように、本考案に係る回路はNOR/OR機能を有する。このため、図１ に示すように、入力信号Ｅにより制御されるトランジスタT₁を夫々入力信号E₀及 びE₁により制御される２個の同じトランジスタT₀及びT₁により置き換える。ここ で論理動作が行なわれ、従って、この新しい基本的論理回路の出力信号は下記の ようになる。即ち、

【外４】 ガリウムひ素上での自己整合技術によりこの回路を得られるようにするための能 動素子と受動素子の特徴は下記の通りである。

【００２８】

【表１】

【００２９】 このような状態でこの基本的論理回路は多くの利点を有する。 第１に、図２の回路がNOR 機能を有する場合である図２の回路のファンインの 時でも入力レベルが劣化しない。 第２に、ファンアウトが１から４迄変わる時でもこれらのレベルは劣化しない 。

【００３０】 第３に、図３に示した伝達曲線の勾配として定義されるこの回路の利得Ｇ（即 ち、Ｇ＝ΔＶ_S ／ΔＶ_E ）は30にもなる。これに対し、ECL 100K技術の場合はこ の利得は５を超えることがない。実際に、この曲線を考える時、低レベルから高 レベルへの遷移は入力電圧が1.3Vから1.440Vへ変わる時行なわれることが知られ たが、これは非常に急峻な遷移である。

【００３１】 第４に、ヒステリシスは10mVのオーダーであり、無視できる。他方論理サイク ルのずれは0.8Vであり、このずれは− 1.7Ｖの高レベルと− 1.9Ｖの低レベルと の間の差に等しい。注意すべきことはこの挙動はECL の場合は得られないことで ある。本考案の回路では各要素の値を最適にしてヒステリシスを小さくし、それ でいて必要な論理レベルを保つことができる。この結果は図３に示した曲線によ り示されている。これらの曲線はこの回路に対応する伝達機能が絶対的に対称で あることを示している。

【００３２】 第５に、ダイオードD₃及びD₄を極性化するために抵抗R₃及びR₄を用いると、一 方ではECL により得られる回路に対し、他方では従来技術として前述した刊行物 に記載されている回路に対し、回路の電力消費が相当に小さくなる。ECL では電 力消費は25mWのオーダーであったが、ここではファンアウト１の時１〜4.7mW で ある。

【００３３】 第６に、差動増幅器の第２の技路のトランジスタを制御する内部基準電圧を抑 圧し、出力信号による正の反作用で置き換えると、一方では集積密度を高くでき 、他方ではECL 回路に対しても、従来技術として述べた回路に対しても伝播時間 を相当に小さくできる。この伝播時間はECL では400p秒のオーダーであるが、本 例では、 ファンアウト１の時 tpd≒135p秒 ファンアウト４の時 tpd≒170p秒 である。

【００３４】 注意すべきことはトランジスタT₅がしきい値を両側で入力電圧の変化の関数と しての出力レベルの安定性を確かなものにすることである。 明らかに、本考案の種々の変形例を作ることができる。特に半絶縁性基板の選 択、ジメンション並びに能動素子と受動素子を得る技術の選択について種々の変 形が可能である。これらは実用新案登録請求の範囲に規定された本考案の範囲を 逸脱するものではない。

【図面の簡単な説明】

【図１】１個の入力端子と２個の相補的な出力端子を有
し、簡単なインバータとして仂らく基本的論理回路の回
路図である。

【図２】２個の入力端子と２個の相補的な出力端子を有
し、NOR/OR論理回路として仂らく基本的論理回路の回路
図である。

【図３】簡単なインバータとして仂らく基本的論理回路
の伝達曲線のグラフ線図である。

【符号の説明】

T₁,T₂,T₃,T₄ エンハンスメント形トランジスタ T₅ ディプレッション形トランジスタ R₁,R₂ 負荷抵抗 R₃,R₄ 抵抗 D₃,D₄ ダイオード Ｅ 入力信号 Ｓ，〔外１〕 出力信号

Claims (6)

【実用新案登録請求の範囲】
1. 【請求項１】 ユニポーラのＧａＡｓトランジスタによ
   り実現される論理回路であって、第１及び第２の枝路を
   有する差動増幅器と、この差動増幅器の第１及び第２の
   枝路の出力信号（Ｓ₁ 及びＳ₂ ）によってそれぞれ制御
   され、論理回路の出力信号（Ｓ及び 【外１】 ) をそれぞれ出力する第１及び第２のレベルトランスレ
   ータ段とを具える論理回路において、 前記差動増幅器の第１の枝路の出力信号（Ｓ₁ ）を第１
   のレベルトランスレータ段を介して第２の枝路の入力部
   に結合して、論理回路としての出力信号（Ｓ）から形成
   されると共に第１の枝路の入力信号（Ｅ）に対する相補
   的な信号となる基準信号を前記第２の枝路の入力部に供
   給するよう構成したことを特徴とする論理回路。
2. 【請求項２】 前記差動増幅器の第１及び第２の枝路が
   それぞれトランジスタ（Ｔ₁ ，Ｔ₂ ）を有し、これらト
   ランジスタをそれぞれ抵抗性負荷（Ｒ₁ ，Ｒ ₂ ）を介し
   て第１電圧源（Ｖ_DD）によりバイアスし、これら第１及
   び第２の枝路の結合部に、第２電圧源（Ｖ_SS）に接続さ
   れている電流源トランジスタ（Ｔ₅ ）から電流を供給
   し、前記第１枝路のトランジスタ（Ｔ₁ ）を入力信号Ｅ
   により制御することを特徴とする実用新案登録請求の範
   囲第１項に記載の論理回路。
3. 【請求項３】 前記第１及び第２のレベルトランスレー
   タ段がそれぞれトランジスタ（Ｔ₄,Ｔ₃)を有し、これら
   トランジスタを前記第１電圧源（Ｖ_DD）により直接バイ
   アスすると共に、それぞれダイオード（Ｄ₄,Ｄ₃)及びこ
   れらダイオードにそれぞれ直列に接続した抵抗（Ｒ₄,Ｒ
   ₃)を介して前記第２の電圧源（Ｖ_SS）に接続し、論理回
   路の出力信号（Ｓ）及び（〔外１〕）を前記ダイオード
   と抵抗との共通の接続部に発生させることを特徴とする
   実用新案登録請求の範囲第２項に記載の論理回路。
4. 【請求項４】 前記差動増幅器並びに第１及び第２のレ
   ベルトランスレータ段に含まれるトランジスタ（Ｔ₁,Ｔ
   ₂,Ｔ₃,Ｔ₄ ）をエンハアンスメント型の電界効果トラン
   ジスタとし、前記差動増幅器の電流源トランジスタ（Ｔ
   ₅)をデープレッション型の電界効果トランジスタとし、
   このデープレッション型の電界効果トランジスタの相互
   接続したゲートとソースを前記第２の電圧源（Ｖ_SS）に
   接続したことを特徴とする実用新案登録請求の範囲第３
   項に記載の論理回路。
5. 【請求項５】 前記差動増幅器の第１の枝路が別のトラ
   ンジスタ（Ｔ₆ ）を有し、このトランジスタ（Ｔ₆ ）を
   前記第１のトランジスタ（Ｔ₁ ）に並列に接続すると共
   に第２の入力信号（Ｅ_O ）により制御して入力信号（Ｅ
   ₁ とＥ_O ）間の論理ＮＯＲ動作の結果となる出力信号
   （Ｓ）を発生させ、この出力信号を差動増幅器の第２の
   枝路の入力部に供給して前記基準信号として用いること
   を特徴とする実用新案登録請求の範囲第２項から第４項
   でのいずれか１項に記載の論理回路。
6. 【請求項６】 前記第１の電圧源（Ｖ_DD）の電圧をＯＶ
   とし、前記第２の電圧源（Ｖ_SS）の電圧を−4.5 Ｖと
   し、前記エンハアンスメント型トランジスタの閾値電圧
   をＯＶとし、前記デープレッション型トランジスタの閾
   値電圧を−1.5Ｖとして、ＥＣＬ１００Ｋ技術に基づく
   回路との両立性を有する回路としたことを特徴とする実
   用新案登録請求の範囲第２項から第５項までのいずれか
   １項に記載の論理回路。