JPH0661293A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0661293A
JPH0661293A JP4235326A JP23532692A JPH0661293A JP H0661293 A JPH0661293 A JP H0661293A JP 4235326 A JP4235326 A JP 4235326A JP 23532692 A JP23532692 A JP 23532692A JP H0661293 A JPH0661293 A JP H0661293A
Authority
JP
Japan
Prior art keywords
interconnection
semiconductor device
wiring
bonding wire
packaging part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4235326A
Other languages
English (en)
Inventor
Norio Nitta
法生 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP4235326A priority Critical patent/JPH0661293A/ja
Publication of JPH0661293A publication Critical patent/JPH0661293A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 実装上の制限を克服すると共に、配線実装空
間において信号ノイズフィルタ，等価並列コンデンサ機
能を持たせた実装部を有する半導体装置を提供する。 【構成】 ＩＣチップ及び外部接続端子間の電気的接続
を行うための配線実装部に、高透磁率材１２を配置した
ものである。配線実装部は、ＴＡＢリード，ボンディン
グワイヤ又はパッド周辺部により構成される。配線実装
部であるボンディングワイヤ１１の周囲の透磁率を大き
くして、配線路のインダクタンスを通常の配線よりも大
きくしたことにより、高周波ノイズを除去するフィルタ
機能及び等価平滑コンデンサ機能を兼備するようにした
ものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にその
実装のための配線部の構成に関する。
【０００２】
【従来の技術】半導体装置を実装するために使用するボ
ンディングワイヤ，ＴＡＢ（Tape Automated Bonding）
リード等の電気的配線部は、通常その外部接続端子であ
るリードフレームやアウタリード等とＩＣチップ上の電
極パッドとの電気的導通をとるために使われている。そ
してこの電気的配線部のための配線空間は、一般に電気
的導通をとる以外に実質的機能を有していない。近年、
電磁波障害対策として電源回路等にノイズフィルタ等が
多用されてきているが、集積回路の場合には外部リード
フレーム等を通したＩＣパッケージ外部にノイズフィル
タが配置される。即ち、集積回路から離れた位置にかか
るノイズフィルタが設置されるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置において、上記のようにノイズフィルタがＩ
Ｃチップ等の集積回路から離れて配置されているため、
それらの間の配線，実装配線長さ分の存在により、集積
回路チップの直前位置で、誤動作の原因になるノイズが
取り込まれる危険があった。また、特にＤＲＡＭ（Dyna
mic Random Access Memory）等のように瞬間的に電力を
消費する半導体デバイスにおいては、電源線と接地線と
をコンデンサを介して接続する必要があるが、デバイス
の高密度化に伴って集積回路素子相互の間隔が小さくな
りつつある現状では、コンデンサ等の外部受動素子の配
置自体が実装上の制限となっている。
【０００４】本発明はかかる実情に鑑み、上述した従来
の実装上の制限を克服すると共に、配線実装空間におい
て信号ノイズフィルタ，等価並列コンデンサ機能を持た
せた配線実装部を有する半導体装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
ＩＣチップ及び外部接続端子間の電気的接続を行うため
の配線実装部に、高透磁率材を配置したものである。
【０００６】特に上記配線実装部は、ＴＡＢリード，ボ
ンディングワイヤ又はボンディングパッド周辺部により
構成される。
【０００７】先ずここで、配線実装部とはＩＣチップか
らその外部接続端子までの電気的接続を行うすべての配
線空間をいい、例えばリード，ボンディングワイヤ又は
ＴＡＢリード等をいうものとする。かかる配線実装部の
インダクタンスはそれに隣接する周囲の透磁率の大きさ
に比例することが知られているが、本発明に係る配線実
装部では通常の配線周囲に被覆又は隣接させることによ
り、透磁率が大きい磁性体が近傍に配置される。例えば
フェライトやアモルファス磁性体が用いられ、配線周囲
の比透磁率は数千〜一万倍で通常の配線に比べて飛躍的
に大きくなる。そしてこのインダクタンス成分が雑音吸
収と電流平滑機能を果たす。
【０００８】上記の場合、磁性体を配置する態様として
は、被覆する場合、部分的に覆う場合、塗布する場合、
装着する場合又は接触させる場合等がある。図１は配線
に用いるボンディングワイヤ１１に高透磁率材１２を被
覆した例を示しており、この例では、電流が流れたとき
に生じる磁場は上記高透磁率材１２によってボンディン
グワイヤ１１に発生する磁束密度が著しく大きくなる。
これにより、ボンディングワイヤ１１のインダクタンス
は、磁性体がその周囲にない通常の場合に比べて飛躍的
に大きくなる。そして集積回路パッケージの外部に構成
されていたフィルタ・コンデンサ機能をその最適位置で
ある集積回路パッケージの内部に構成することができ
る。
【０００９】
【作用】ところで、集積回路がその性能を十分に発揮す
るためには、回路ノイズを除去するフィルタ及び安定動
作のためのコンデンサを可能な限り集積回路に接近して
配置する必要がある。本発明によれば、例えば上記ボン
ディングワイヤ１１の例ではその周囲の透磁率を大きく
して、配線路のインダクタンスを通常の配線よりも大き
くしたことにより、高周波ノイズを除去するフィルタ機
能及び等価平滑コンデンサ機能を兼備した高透磁率材を
配置して成る配線実装において、最適位置である能動回
路の最も近傍位置に安定化素子を配置することができ
る。このように、フィルタ機能を有する配線実装部とす
ることにより、従来の場合と同等なパッケージング空間
において、電気的によりいっそう安定動作可能な磁場環
境を形成し、これにより高い機能を有する集積回路パッ
ケージを実現することができる。
【００１０】
【実施例】以下、図２に基づき本発明の半導体装置の第
一実施例を説明する。本実施例では、高透磁率材として
フェライトを使用するが、この粉末フェライトを樹脂バ
インダーによって、径３０μｍの金ボンディングワイヤ
の表面に厚さ５μｍで被覆した。特に生産性，柔軟性及
び対ボンディングワイヤ２１との密着性等を考慮してフ
ェライト粉末を樹脂と混練させた被覆材２２を用い、こ
の高透磁率材としての被覆材２２を塗布したボンディン
グワイヤ２１を集積回路デバイスであるＤＲＡＭ集積回
路チップ２３の電源部ワイヤに適用した。なお図中、２
４はリードフレームである。従来の数十〜数百ｐＦ程度
の瞬時電力供給用コンデンサの役割を電気的に等価なワ
イヤ実装部のみにより実現することができた。
【００１１】次に本発明の半導体装置の第二実施例で
は、被覆材としてアモルファス磁性体を用いたボンディ
ングワイヤである。即ち、Ｆｅ系アモルファス磁性体と
してスパッタリング法によりワイヤ表面に磁性体を被覆
させた。
【００１２】ＤＲＡＭ特有の瞬時電力消費を補うため
に、従来では所定のコンデンサを用いなければ適正動作
が得られなかった。本発明によれば強磁性体を被覆した
配線実装部が安定動作を図る受動デバイスとして機能
し、これをＩＣの電源端子の直下に接続することによ
り、コンデンサ無しの状態でＩＣの適正動作を保証する
ことができる。
【００１３】図３は本発明の半導体装置の第三実施例を
示している。この第三実施例では、微小加工用のパルス
レーザであるアレキサンドライトレーザを用いて、高密
度，微細ビームによりビーズ加工を行い、フェライトビ
ーズを作成した。上記フェライトビーズは内径１００μ
ｍ及び外径２００μｍで、厚さ１５０μｍである。フェ
ライト材料としてはＭｎ−Ｚｎ系を用いた。そして図３
に示したように、かかるフェライトビーズ３１をＤＲＡ
Ｍ−ＩＣデバイス３２の電源部ボンディングパッド３３
の周囲に配置して配線実装を行った。なお図中、３４は
ボンディングワイヤ、３５はリードフレームである。
【００１４】第三実施例によれば、従来ＩＣの瞬間電力
供給用に用いられていたコンデンサの機能を上記ボンデ
ィングパッド３３上のフェライトビーズ３１によって実
現することができる。かかる構成により、外部に接続さ
れるべきコンデンサを使用することなく、デバイス動作
可能電圧を維持するように、電源ラインの瞬間電圧低下
を抑制し、これにより従来コンデンサを使用しないと機
能しなかったＩＣを動作させることが可能になった。
【００１５】図４は本発明の半導体装置の第四実施例を
示している。この第四実施例では、樹脂を混練したフェ
ライト粉末で成る高透磁率材４１をＴＡＢインナーリー
ド４２の電源ライン上に塗布し、このＴＡＢインナーリ
ード４２の端部をバンプ４３を介してＩＣチップ４４と
接続したものである。
【００１６】この第四実施例によれば、ＴＡＢインナー
リード４２のインダクタンスを大きくし、これにより従
来所謂、外付けコンデンサを電源ラインに接続しなけれ
ば、動作することができなかったＤＲＡＭ−ＩＣデバイ
スをコンデンサ無しで動作させることができた。
【００１７】
【発明の効果】以上説明したように本発明によれば、強
磁性体を配線実装部に配置し、これによりインダクタン
ス成分を増大させた配線が、ノイズフィルタ・等価並列
コンデンサの役目を果たすようにすることができる。こ
の結果、高周波化に伴い従来必要になっていた外部接続
素子を設けることなく、従来の半導体装置と実質的に同
等なパッケージ空間において、ノイズや瞬間電力消費に
対して極めて強く安定した集積回路を有効に実現するこ
とができる等の利点がある。
【図面の簡単な説明】
【図１】本発明の半導体装置における高透磁率材が被覆
されたボンディングワイヤの断面図である。
【図２】本発明の半導体装置の第一実施例による高透磁
率材が被覆されたボンディングワイヤを、集積回路の配
線実装時に電源配線として使用した例を示す平面図であ
る。
【図３】本発明の半導体装置の第三実施例による高透磁
率材としてのフェライトビーズを、集積回路のパッドに
配置してボンディングを行う例を示す斜視図である。
【図４】本発明の半導体装置の第四実施例による高透磁
率材が塗布されたインナーリードを、集積回路の電源部
に適用した例を示す部分側面図である。
【符号の説明】
１１，２１，３４ ボンディングワイヤ １２，４１ 高透磁率材 ２２ 被覆材 ２３ 集積回路チップ ２４ リードフレーム ３１ フェライトビーズ ３３ ボンディングパッド ３５ リードフレーム ４２ インナーリード ４４ ＩＣチップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＩＣチップ及び外部接続端子間の電気的
    接続を行うための配線実装部に、高透磁率材を配置した
    ことを特徴とする半導体装置。
  2. 【請求項２】 上記配線実装部が、ＴＡＢリードである
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 上記配線実装部が、ボンディングワイヤ
    であることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 上記配線実装部が、ボンディングパッド
    周辺部であることを特徴とする請求項１に記載の半導体
    装置。
JP4235326A 1992-08-11 1992-08-11 半導体装置 Withdrawn JPH0661293A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4235326A JPH0661293A (ja) 1992-08-11 1992-08-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4235326A JPH0661293A (ja) 1992-08-11 1992-08-11 半導体装置

Publications (1)

Publication Number Publication Date
JPH0661293A true JPH0661293A (ja) 1994-03-04

Family

ID=16984453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4235326A Withdrawn JPH0661293A (ja) 1992-08-11 1992-08-11 半導体装置

Country Status (1)

Country Link
JP (1) JPH0661293A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6430084B1 (en) * 2001-08-27 2002-08-06 Motorola, Inc. Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer
US6430085B1 (en) * 2001-08-27 2002-08-06 Motorola, Inc. Magnetic random access memory having digit lines and bit lines with shape and induced anisotropy ferromagnetic cladding layer and method of manufacture
JP2011210771A (ja) * 2010-03-29 2011-10-20 Fuji Electric Co Ltd 半導体装置
DE102013104955A1 (de) * 2013-05-14 2014-11-20 Epcos Ag Vielschichtbauelement mit einer Außenkontaktierung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6430084B1 (en) * 2001-08-27 2002-08-06 Motorola, Inc. Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer
US6430085B1 (en) * 2001-08-27 2002-08-06 Motorola, Inc. Magnetic random access memory having digit lines and bit lines with shape and induced anisotropy ferromagnetic cladding layer and method of manufacture
JP2011210771A (ja) * 2010-03-29 2011-10-20 Fuji Electric Co Ltd 半導体装置
DE102013104955A1 (de) * 2013-05-14 2014-11-20 Epcos Ag Vielschichtbauelement mit einer Außenkontaktierung

Similar Documents

Publication Publication Date Title
EP2783229B1 (en) Magnetic field sensor device having non-conductive die paddle and production method
US8664745B2 (en) Integrated inductor
US9986639B2 (en) Vertical magnetic barrier for integrated electronic module and related methods
US6469897B2 (en) Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same
US6509643B2 (en) Tab tape with stiffener and semiconductor device using same
US6476486B1 (en) Ball grid array package with supplemental electronic component
JPH0480950A (ja) 半導体集積回路装置
JP2647001B2 (ja) テープキャリアならびに半導体デバイスの実装構造およびその製造方法
JPH06140451A (ja) 半導体集積回路装置
US20030038366A1 (en) Three-dimensional semiconductor device having plural active semiconductor components
JPH0661293A (ja) 半導体装置
US20140374852A1 (en) Electrical Shielding in a MEMS Leadframe Package
JP4996193B2 (ja) 配線基板、半導体パッケージ
JPH02181961A (ja) 集積回路装置
JPH0196943A (ja) 半導体集積回路装置
JPH0323654A (ja) 樹脂封止形半導体装置
JPH0897036A (ja) 電子回路基板
JPS59161843A (ja) 半導体装置
US8076761B1 (en) Reduced inductance IC leaded package
JP3259217B2 (ja) ノイズ低減パッケージ
JPH05190620A (ja) 半導体装置用ソケット
JP2806774B2 (ja) 半導体装置
JP2596399B2 (ja) 半導体装置
JP3396830B2 (ja) 回路基板及びそれを用いた半導体回路装置
JP2022520882A (ja) 磁場センサ

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991102