JP2022520882A - 磁場センサ - Google Patents

Abstract

磁場センサ（２）は、信号調整ＩＣ（４）と、磁場センサＩＣ（６）と、を含み、磁場センサＩＣ（６）は、信号調整ＩＣ（４）上に装着され、信号調整ＩＣ（４）に接続されている。磁場センサＩＣは、信号調整ＩＣの反対側の、磁場センサ（２）の外側に面する側（１３ａ）に配置されたセンサ活性層（５）を備える半導体基板（１３）を含む。センサ活性層（５）は、半導体基板を通って前記外側に面する側（１３ａ）から信号調整ＩＣに面する下側（１３ｂ）まで延びる導電性ビア（９）に接続され、導電性ビア（９）の下側は、導電性ビーズ接続部（１０）およびはんだ接続部（１２）を含むチップオンチップ相互接続部（８）を介して信号調整ＩＣ（４）上の接続パッド（３）に電気的に相互接続されている。

Description

開示の内容

本発明は、集積回路上の磁場センサに関する。

高精度磁場センサでは、信号調整電子機器は、生磁場センサの欠陥（オフセット、温度依存性）を補償する必要があり、これらの信号調整回路は、通常、ＣＭＯＳ集積回路（ＩＣ）で実現される。磁気センサはＣＭＯＳに組み込まれ得るが、それらの感度は非常に低く、これは不都合である。ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓのような、ある化合物半導体、または、高移動度の２Ｄ「電子ガス」が生成され得る深い量子井戸を得るように配置された、このような化合物半導体のヘテロ構造により例示されるように、高電子移動度を示す材料で、高感度のホールセルを実現することができる。これらの材料は、シリコンと比較して表面積当たりのコストが高く、精密な電子回路のための設計オプションは、シリコン上のＣＭＯＳプロセス（CMOS on silicon processes）で利用可能なものと比較して非常に限定される。

他の磁場センサは、磁気抵抗磁場センサ（magnetoresistive field sensors）（ＡＭＲ、ＧＭＲ、ＴＭＲ、ＣＭＲ、ＥＭＲなど）を含む。これらのセンサは、ＣＭＯＳ電子機器とは異なるプロセスステップを必要とする。それらは、特定の基板材料に依存せず、モノリシック集積化ステップにおいて特別に準備されたＣＭＯＳ基板上を含むいくつかの基板の上に堆積され得るが、プロセスおよび歩留まりの問題（磁場センサダイおよび信号調整ＩＣの相対的表面に関連する）は、しばしば、別々のダイ上にこれらのセンサを製造することを有利にする。

上述の磁場センサによって生成される出力信号のレベルは、シリコンホールセルが生成するものよりも高いが、依然として非常に低く、ｍＶの範囲内であり、したがって、信号調整ＩＣへの相互接続部の表面への容量結合を通じた周囲のシステムからの摂動、またはこれらの相互接続部のループ領域にわたる時間的に変化する外部磁場によって生成される誘導電圧からの摂動を受けやすい。

したがって、２つの別個の半導体構成要素、すなわちＣＭＯＳ ＩＣのような、信号調整用半導体ダイに接続された磁場センサ半導体ダイ、で作られた磁場センサを提供することに利点がある。

既知のチップ間組み立て方法（chip to chip assembly methods）は、以下を含む：
・図４ａに示すような、ワイヤボンディング。ボンドワイヤ８ａが、センサ活性層５（ホール効果層など）に接続された金属化接続トラック７を備えた磁場センサＩＣ６’に、信号調整ＩＣ４を相互接続し、磁場センサＩＣ６’は、信号調整ＩＣ４上にボンディングされる。
・図４ｂに示すような、導電層の堆積。スタンプ印刷プロセスによってソース基板からターゲット基板に転写され得る、チップレットと呼ばれる、非常に薄く（数μｍ）かつ小さい（＜１００μｍの辺長）活性半導体構成要素を実現する方法がある。その高さが低いので、薄い導電層をパターニングすることによって、フォトリソグラフィプロセスで電気的相互接続部を堆積することが可能である。
・図４ｃに示されるような、フリップチップオンチップ（Flip-chip on chip）。導電性ビーズ８ｃが信号調整ＩＣ４の接続パッド３にはんだ付けされ、センサ活性層５が信号調整ＩＣ４に面するように逆さまにひっくり返された磁場センサＩＣ６’の金属化接続トラック７にはんだ付けされる。

ワイヤボンディング技術の欠点の１つは、センサチップおよびワイヤボンド上に成形された比較的厚い絶縁層を必要とすることである。厚い絶縁層は、構成要素の体積、特にパッケージされたセンサの厚さを増加させる。

一般的に、センサが挿入される磁気コアのエアギャップを減少させるため、またはセンサを磁場の最適な測定点の近くに位置付けるために、より薄い磁場センサを有することが有利である。例えば、電流感知用途に使用される磁場センサの場合、磁気コア内の磁気回路ギャップをできるだけ薄くして、使用されない磁束の量を減らすことが有利である。これにより、より小さな磁気コアを使用し、変換器の感度を高めることができる。

これらの欠点は、図４ｂおよび図４ｃに示される先行技術の解決策、特に、図４ｃに示されるフリップチップ構成によって克服することができ、それによって、ワイヤボンドがないことを考慮して、より薄いパッケージ層が提供され得る。このような磁場センサは、磁気コアのエアギャップへの挿入に有利であり得る。図４ｂの構成の欠点は、フリップチップの解決策と比較した、半導体構成要素の製造コストである。しかしながら、すべての従来の解決策は、複数の磁場センサを密な配置で接続するのに十分に適合していない。

特定の用途では、測定される磁場源のできるだけ近くに磁気活性感知層を有する利点がある。例えば、回路基板またはリードフレーム上の電流感知用途では、測定される電流が流れる導体のできるだけ近くに感知層を位置付けることによって、より高い信号雑音比を考慮して、測定におけるより高い感度、および外部雑音に対するより低い感度が可能になる。

前述したことを考慮して、本発明の目的は、前述した欠点を克服し、測定される磁場に非常に近接して位置付けられ得、かつ最適な磁場感知特性および信号調整特性を有する磁場センサを提供することを可能にする、磁場センサを提供することである。

本発明の目的は、請求項１に記載の磁場センサを提供することによって達成されている。

本明細書には、磁場センサが開示され、これは、信号調整ＩＣと、磁場センサＩＣと、を含み、磁場センサＩＣは、信号調整ＩＣ上に装着され、信号調整ＩＣに接続される。磁場センサＩＣは、信号調整ＩＣの反対側の、磁場センサの外側に面する側に配置されたセンサ活性層を備える半導体基板を含む。センサ活性層は、半導体基板を通って前記外側に面する側から前記信号調整ＩＣに面する下側まで延びる導電性ビアに接続され、導電性ビアの下側は、チップオンチップ相互接続部を介して信号調整ＩＣ上の接続パッドに電気的に相互接続される。

チップオンチップ相互接続部は、バンプ、スタッド、スタッドバンプ、銅ピラーなどの形態の導電性接続ビーズを含む、導電性相互接続部の分野でそれ自体が既知の、さまざまな構成を有することができる。導電性ビーズは、はんだ付け、圧縮ボンディング（溶接の一形態）、熱圧縮、および導電性接着剤を含む、さまざまな方法を使用して、下にあるチップに接続され得る。有利な実施形態では、導電性接続部は、ビーズ接続部およびはんだ接続部を含む。

有利な実施形態では、センサ活性層は、ホール効果センサ素子もしくは磁場に敏感な他の形態の磁気抵抗センサ素子の形態のセンサ素子を含むか、またはそのセンサ素子で構成される。

有利な実施形態では、センサ活性層は、センサ活性層と対応する導電性ビアとの間を橋渡しする、外側に面する側上またはその中の接続トラックを用いて、複数のエッジ位置で、対応する導電性ビアに接続される。

有利な実施形態では、磁場センサＩＣの半導体基板の下側は、溶接、はんだ付け、または一体形成を介してビーズ接続部に接続するための、導電性ビアを覆う接続パッドを含む。

一実施形態では、ビーズ接続部は、信号調整ＩＣ上に直接装着され、前記はんだ接続部を介して導電性ビアに、直接、または磁場感知集積回路上に形成された接続パッドを通じて、接続される。

一実施形態では、ビーズ接続部は、磁場センサＩＣ上で導電性ビアに直接装着されるか、または導電性ビア上に装着された接続パッドに装着され、前記はんだ接続部を介して信号調整ＩＣ上の接続パッドに接続される。

有利な実施形態では、磁場センサＩＣは、複数の前記センサ活性層と、対応する導電性ビアおよびチップオンチップ相互接続部と、を含む。

有利な実施形態では、磁場センサＩＣは、少なくとも２×２個のセンサ素子のアレイを含む。

有利な実施形態では、磁場センサＩＣは、少なくとも２×４の能動センサ素子のアレイを含む。

有利な実施形態では、磁場センサＩＣは、少なくとも４×４個のセンサ素子および対応する導電性ビアのアレイを含む。

有利な実施形態では、前記センサ素子は、４つのコーナー位置で、対応する４つの導電性ビアに接続される。

本発明のさらなる目的および有利な特徴は、特許請求の範囲、詳細な説明および添付の図面から明らかであろう。

本発明の一実施形態による磁場センサの概略断面図である。 本発明の変形例の、図１に類似する図である。 センサ活性層を示す、本発明の一実施形態による磁場センサの磁場センサ集積回路の斜視図である。 図３ａの磁場センサ集積回路の反対側の斜視図である。 図３ａに類似した図であり、半導体基板内部の導電性ビアを部分的に透明に示している。 先行技術の磁場センサの概略断面図である。 先行技術の磁場センサの概略断面図である。 先行技術の磁場センサの概略断面図である。

図１～図３ｃを参照すると、本発明の実施形態に係る磁場センサ２は、信号調整集積回路４と、その上に装着され、チップオンチップ相互接続部８を備えた磁場センサ集積回路６と、を含む。

信号調整ＩＣ４は、好適な実施形態では、磁場センサＩＣ６からの信号を処理するための回路を含むＣＭＯＳ集積回路である。信号調整ＩＣは、特に、磁場センサＩＣ６に電気的に接続するための金属化層の形態の、接続パッド３を含む。

磁場センサＩＣ６は半導体基板１３を含み、この中に、センサ活性層５が埋め込まれ、センサ活性層は、磁場を感知し、活性層５を通過する磁場の振幅に比例した信号を生成する。センサ活性層５は、特にホール効果感知セル（本明細書ではセンサ素子とも呼ばれる）を含むことができるが、本発明の範囲内では、磁場センサの分野でそれ自体周知のように、感知活性層内の他の磁気抵抗感知素子を、使用することができる。

磁場センサＩＣは、感知側１３ａから、センサ活性層５から遠位の反対側の下側１３ｂまで半導体基板を通って延びる導電性ビア９をさらに含む。各導電性ビア９は、半導体基板１３を通って形成された金属化カラムまたはポストの形態とすることができる。接続トラック７が、一部、特にセンサ活性層５のエッジを、感知側１３ａにおける導電性ビア９の端部に電気的に相互接続する。

磁場センサＩＣ６は、好適な実施形態では、化合物半導体、例えば、ＧａＡｓ、または高電子移動度集積回路（high electron mobility] integrated circuit）を有する２Ｄ電子ガスを生成する化合物半導体ヘテロ構造であり、導電性ビアは金または銅で形成される。

ホール効果センサ素子を含むかまたは構成するセンサ活性層５を示す図３ａに最もよく示されているように、センサ活性層５のそれぞれの４つのコーナー位置に接続された４つの接続トラック７があり、当技術分野でそれ自体周知のように接続されるように構成されている。

導電性ビア９は、半導体基板１３の下側１３ｂにおいて、チップオンチップ相互接続部８に電気的に接続されている。例えば金属化層の形態の、接続パッド１１が、下側１３ｂ上に形成され得、図１および図２に示すように、導電性ビア９を覆い、かつ任意選択的に導電性ビア９の直径を越えて延在する。チップオンチップ相互接続部８は、特に、導電性ビア９と一体的に形成されるかまたはこれに溶接もしくははんだ付けされる金属バンプの形態の、導電性ビーズ接続部１０を含む。ビーズ接続部１０は、はんだ接続部１２を介して信号調整ＩＣ４上の接続パッド３にはんだ付けされるように構成されている。図２に示す変形例では、図１とは対照的に、材料の金属バンプの形態の、ビーズ接続部１０は、信号調整ＩＣ４上の接続パッド３と溶接、はんだ付け、または直接形成される。

有利なことに、本発明による実施形態は、磁場センサ２の外側に面する側上にあるセンサ活性層５を提供し、それによって、センサ活性層を、磁場が測定される点の非常に近くに位置付けることができる。さらに、ボンドワイヤが存在しないことにより、パッケージされるかまたはＩＣ４、６を取り囲む任意の絶縁層を含む磁場センサの全体の厚さを非常に薄くすることができる。

また、導電性ビア９を用いた本発明の実施形態による信号調整ＩＣ４上での磁場センサＩＣ６の接続は、非常に有利には、図４ｃに示すような、センサ活性層が磁場センサの外側を向いている先行技術の構成と比較して、接続密度の高い構成を提供することができる。図３ａ～図３ｃに示す実施形態から容易に理解できるように、センサ活性層５は、半導体基板１３上に密に詰め込まれた配置で位置付けられ得、これは、ビーズ接続部１０が、センサ活性層５を含まず、したがって、信号調整ＩＣ上の対応する接続パッドに容易かつ直接的に接続され得る下側１３ｂに設けられているためである。したがって、感知層に対して、半導体基板の下側の接続点を分離することは、従来のフリップチップ構成に対しても特に有利であり、それは、センサ活性層が存在しないことにより、接続ビーズとのはんだ接続のための表面積が大きくなるためである。高密度配置はまた、半導体基板１３上に多数のセンサ活性層５を設け得ることを意味する。

〔使用された参照符号のリスト〕
電流変換器１
磁場センサ２
信号調整集積回路４（信号調整ＩＣ）
接続パッド３
磁場センサ集積回路６（磁場センサＩＣ）
半導体基板１３
外側（上側）１３ａ
下側１３ｂ
センサ活性層５
接続トラック７
導電性ビア９
接続パッド１１

チップオンチップ相互接続部８
ビーズ接続部１０
はんだ１２

ボンドワイヤ８’

〔実施の態様〕
（１） 信号調整ＩＣ（４）と、磁場センサＩＣ（６）と、を含む、磁場センサ（２）であって、
前記磁場センサＩＣ（６）は、前記信号調整ＩＣ（４）上に装着され、前記信号調整ＩＣ（４）に接続され、
前記磁場センサＩＣは、前記信号調整ＩＣの反対側の、前記磁場センサ（２）の外側に面する側（１３ａ）に配置されたセンサ活性層（５）を備える半導体基板（１３）を含み、
前記センサ活性層（５）は、前記半導体基板を通って前記外側に面する側（１３ａ）から前記信号調整ＩＣに面する下側（１３ｂ）まで延びる導電性ビア（９）に接続され、
前記導電性ビア（９）の下側は、チップオンチップ相互接続部（８）を介して前記信号調整ＩＣ（４）上の接続パッド（３）に電気的に相互接続されている、磁場センサ。
（２） 前記チップオンチップ相互接続部（８）は、ビーズ接続部（１０）を含む、実施態様１に記載の磁場センサ。
（３） 前記チップオンチップ相互接続部（８）は、はんだ接続部（１２）を含む、実施態様１または２に記載の磁場センサ。
（４） 前記センサ活性層（５）が、ホール効果センサ素子、または磁場に敏感な他の形態の磁気抵抗センサ素子を含む、実施態様１から３のいずれかに記載の磁場センサ。
（５） 前記センサ活性層（５）は、前記センサ活性層と対応する導電性ビア（９）との間を橋渡しする、前記外側に面する側（１３ａ）上またはその中の接続トラック（７）を用いて、複数のコーナー位置で、対応する導電性ビア（９）に接続されている、実施態様１から４のいずれかに記載の磁場センサ。

（６） 前記磁場センサＩＣ（６）の前記半導体基板の前記下側（１３ｂ）には、前記導電性ビア（９）を覆う接続パッド（１１）が、溶接、はんだ付け、または一体形成を介して前記ビーズ接続部（１０）に接続するために設けられている、実施態様１から５のいずれかに記載の磁場センサ。
（７） 前記ビーズ接続部は、前記信号調整ＩＣ（４）上に直接装着され、前記はんだ接続部（１２）を介して前記導電性ビア（９）に、直接、または前記磁場感知集積回路（６）上に形成された接続パッド（１１）を通じて、接続されている、実施態様１から６のいずれかに記載の磁場センサ。
（８） 前記ビーズ接続部（１０）は、前記磁場センサＩＣ上で前記導電性ビア（９）に直接装着されるか、または前記導電性ビア（９）上に装着された接続パッド（１１）に装着され、前記はんだ接続部（１２）を介して前記信号調整ＩＣ上の前記接続パッド（３）に接続されている、実施態様１から７のいずれかに記載の磁場センサ。
（９） 前記磁場センサＩＣ（６）は、複数の前記センサ活性層と、対応する導電性ビア（９）およびチップオンチップ相互接続部（８）と、を含む、実施態様１から８のいずれかに記載の磁場センサ（２）。
（１０） 前記磁場センサＩＣ（６）は、少なくとも２×２個のセンサ素子のアレイを含む、実施態様１から９のいずれかに記載の磁場センサ。

（１１） 前記磁場センサＩＣは、少なくとも２×４個のセンサ素子のアレイを含む、実施態様１から１０のいずれかに記載の磁場センサ。
（１２） 前記磁場センサＩＣ（６）は、少なくとも４×４個のセンサ素子および対応する導電性ビア（９）のアレイを含む、実施態様１１に記載の磁場センサ。
（１３） 各前記センサ活性層（５）は、４つの位置で、対応する４つの導電性ビア（９）に接続されている、実施態様１から１２のいずれかに記載の磁場センサ。

Claims (13)

1. 信号調整ＩＣ（４）と、磁場センサＩＣ（６）と、を含む、磁場センサ（２）であって、
   前記磁場センサＩＣ（６）は、前記信号調整ＩＣ（４）上に装着され、前記信号調整ＩＣ（４）に接続され、
   前記磁場センサＩＣは、前記信号調整ＩＣの反対側の、前記磁場センサ（２）の外側に面する側（１３ａ）に配置されたセンサ活性層（５）を備える半導体基板（１３）を含み、
   前記センサ活性層（５）は、前記半導体基板を通って前記外側に面する側（１３ａ）から前記信号調整ＩＣに面する下側（１３ｂ）まで延びる導電性ビア（９）に接続され、
   前記導電性ビア（９）の下側は、チップオンチップ相互接続部（８）を介して前記信号調整ＩＣ（４）上の接続パッド（３）に電気的に相互接続されている、磁場センサ。
2. 前記チップオンチップ相互接続部（８）は、ビーズ接続部（１０）を含む、請求項１に記載の磁場センサ。
3. 前記チップオンチップ相互接続部（８）は、はんだ接続部（１２）を含む、請求項１または２に記載の磁場センサ。
4. 前記センサ活性層（５）が、ホール効果センサ素子、または磁場に敏感な他の形態の磁気抵抗センサ素子を含む、請求項１から３のいずれか一項に記載の磁場センサ。
5. 前記センサ活性層（５）は、前記センサ活性層と対応する導電性ビア（９）との間を橋渡しする、前記外側に面する側（１３ａ）上またはその中の接続トラック（７）を用いて、複数のコーナー位置で、対応する導電性ビア（９）に接続されている、請求項１から４のいずれか一項に記載の磁場センサ。
6. 前記磁場センサＩＣ（６）の前記半導体基板の前記下側（１３ｂ）には、前記導電性ビア（９）を覆う接続パッド（１１）が、溶接、はんだ付け、または一体形成を介して前記ビーズ接続部（１０）に接続するために設けられている、請求項１から５のいずれか一項に記載の磁場センサ。
7. 前記ビーズ接続部は、前記信号調整ＩＣ（４）上に直接装着され、前記はんだ接続部（１２）を介して前記導電性ビア（９）に、直接、または前記磁場感知集積回路（６）上に形成された接続パッド（１１）を通じて、接続されている、請求項１から６のいずれか一項に記載の磁場センサ。
8. 前記ビーズ接続部（１０）は、前記磁場センサＩＣ上で前記導電性ビア（９）に直接装着されるか、または前記導電性ビア（９）上に装着された接続パッド（１１）に装着され、前記はんだ接続部（１２）を介して前記信号調整ＩＣ上の前記接続パッド（３）に接続されている、請求項１から７のいずれか一項に記載の磁場センサ。
9. 前記磁場センサＩＣ（６）は、複数の前記センサ活性層と、対応する導電性ビア（９）およびチップオンチップ相互接続部（８）と、を含む、請求項１から８のいずれか一項に記載の磁場センサ（２）。
10. 前記磁場センサＩＣ（６）は、少なくとも２×２個のセンサ素子のアレイを含む、請求項１から９のいずれか一項に記載の磁場センサ。
11. 前記磁場センサＩＣは、少なくとも２×４個のセンサ素子のアレイを含む、請求項１から１０のいずれか一項に記載の磁場センサ。
12. 前記磁場センサＩＣ（６）は、少なくとも４×４個のセンサ素子および対応する導電性ビア（９）のアレイを含む、請求項１１に記載の磁場センサ。
13. 各前記センサ活性層（５）は、４つの位置で、対応する４つの導電性ビア（９）に接続されている、請求項１から１２のいずれか一項に記載の磁場センサ。

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