JPH065874A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、メモリセル領域のフローティング
ゲート電極の端部の丸み形状と周辺回路領域のゲート電
極の端部の丸み形状とを容易に制御することが可能な不
揮発性半導体記憶装置の製造方法を提供することを目的
とする。 【構成】 本発明は、上記目的を達成するため、フロー
ティングゲート５２、コントロールゲート５５および周
辺回路のゲート電極（図示せず）を形成した後に９００
℃以上の温度条件下でドライ酸化を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置の製
造方法に関し、特に、フラッシュメモリの製造方法に関
する。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能な不揮発
性半導体記憶装置としてフラッシュメモリが知られてい
る。

【０００３】図１８は、フラッシュメモリの一般的な構
成を示すブロック図である。図１８を参照して、フラッ
シュメモリは、行列状に配置されたメモリセルマトリッ
クス１００と、Ｘアドレスデコーダ２００と、Ｙゲート
３００と、Ｙアドレスデコーダ４００と、アドレスバッ
ファ５００と、書込回路６００と、センスアンプ７００
と、入出力バッファ８００と、コントロールロジック９
００とを備えている。メモリセルマトリックス１００
は、行列状に配置された複数個のメモリセルトランジス
タをその内部に有する。メモリセルマトリックス１００
の行および列を選択するためにＸアドレスデコーダ２０
０とＹゲート３００とが接続されている。Ｙゲート３０
０には、列の選択情報を与えるＹアドレスデコーダ４０
０が接続されている。Ｘアドレスデコーダ２００とＹア
ドレスデコーダ４００には、それぞれアドレス情報が一
時格納されるアドレスバッファ５００が接続されてい
る。Ｙゲート３００には、データ入力時に書込動作を行
なうための書込回路６００と、データ出力時に流れる電
流値から“０”と“１”を判定するセンスアンプ７００
が接続されている。書込回路６００とセンスアンプ７０
０には、それぞれ入出力データを一時格納する入出力バ
ッファ８００が接続されている。アドレスバッファ５０
０と入出力バッファ８００には、フラッシュメモリの動
作制御を行なうためのコントロールロジック９００が接
続されている。コントロールロジック９００は、チップ
イネーブル信号、アウトプットイネーブル信号およびプ
ログラム信号に基づいた制御を行なう。

【０００４】図１９は、図１８に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ₁ 、
ＷＬ ₂ 、・・・、ＷＬ_i と、列方向に延びる複数本のビ
ット線ＢＬ₁ 、ＢＬ₂ 、・・・、ＢＬ_j とが互いに直交
するように配置され、マトリックスを構成する。各ワー
ド線と各ビット線の交点には、それぞれフローティング
ゲートを有するメモリセルトランジスタＱ_{1 1} 、Ｑ_{1 2}
・・・、Ｑ_{i j} が配置されている。各メモリセルトラン
ジスタのドレインは、各ビット線に接続されている。メ
モリセルトランジスタのソースは、各ソース線Ｓ₁ 、Ｓ
₂ 、・・・に接続されている。同一行に属するメモリト
ランジスタのソースは、図に示されるように相互に接続
されている。

【０００５】図２０は、上記のようなフラッシュメモリ
を構成する１つのメモリセルトランジスタの断面構造を
示す部分断面図である。図２０に示されるフラッシュメ
モリはスタックゲート型フラッシュメモリと呼ばれてい
る。図２１は、従来のフラッシュメモリの断面構造図で
ある。図２０および図２１を参照して、従来のフラッシ
ュメモリの構造について説明する。

【０００６】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面上にＳｉＯ₂ よりなる絶縁膜
２を介してｍ行ｎ列のマトリックス状に配置された（ｍ
×ｎ）個の電荷蓄積電極（フローティングゲート電極）
３が配置されている。この電荷蓄積電極３の隣接する２
列にまたがる各列間ごとには素子分離領域（図示せず）
が形成されている。また、電荷蓄積電極３上には、Ｓｉ
Ｏ₂ などよりなる絶縁膜５を介して各行ごとに形成され
たｍ本のワード線（コントロールゲート電極）６が形成
されている。

【０００７】素子分離領域（図示せず）および電荷蓄積
電極３により囲まれた領域の半導体基板１の主表面から
所定の深さにかけて不純物濃度５×１０^{1 9} ／ｃｍ³ 、
シート抵抗８０Ω・□からなるｎ型のドレイン領域７が
形成されている。また、このドレイン領域７を挟む電荷
蓄積電極３の外側の領域の半導体基板１の主表面から所
定の深さにかけて不純物濃度１×１０^{2 1} ／ｃｍ³ 、シ
ート抵抗５０Ω・□からなるｎ型のソース領域８が形成
されている。

【０００８】また、電荷蓄積電極３およびワード線６を
覆い、かつ、前記ドレイン領域７に一部が重なるように
第３の絶縁膜９が形成されている。

【０００９】上記ドレイン領域７上には、第３の絶縁膜
９の側壁に沿って形成され、かつ、このドレイン領域７
と電気的に接続されたポリシリコンよりなる第１の導電
層１０が設けられている。この第１の導電層１０には、
さらに、上向きに延びるように高融点金属材料たとえば
タングステン（Ｗ）などからなる第２の導電層１１が設
けられている。この第２の導電層１１は、上記第３の絶
縁膜９および第１の導電層１０を覆うように堆積された
層間絶縁膜１２を介してｎ本のビット線１３にそれぞれ
接続されている。

【００１０】上記のように構成されたフラッシュメモリ
の動作について、図２０を参照して説明する。

【００１１】まず、書込動作においては、ｎ型ドレイン
領域７に５〜７Ｖ程度の電圧Ｖ_D 、コントロールゲート
電極６に１０〜１２Ｖ程度の電圧Ｖ_G が印加される。さ
らに、ｎ型ソース領域８とｐ型半導体基板１は接地電位
に保たれる。このとき、メモリトランジスタのチャネル
には数１００μＡの電流が流れる。ソースからドレイン
に流れた電子のうちドレイン近傍で加速された電子は、
この近傍で高いエネルギを有する電子、すなわちチャネ
ルホットエレクトロンとなる。この電子の一部は、酸化
膜とシリコン基板界面のエネルギ障壁を越え、図中矢印
に示されるように、電荷蓄積電極（フローティングゲ
ート電極）３に注入される。このようにして、電荷蓄積
電極３に電子の蓄積が行なわれると、メモリトランジス
タのしきい値電圧Ｖ_{t h} が高くなる。このしきい値電圧
Ｖ_{t h} が所定の値よりも高くなった状態が書込まれた状
態、“０”と呼ばれる。

【００１２】次に、消去動作においては、ｎ型ソース領
域８に１０〜１２Ｖ程度の電圧Ｖ_sが印加され、コント
ロールゲート電極６とｐ型半導体基板１は接地電位に保
持される。さらに、ｎ型ドレイン領域７は開放される。
ｎ型ソース領域８に印加された電圧Ｖ_s による電界によ
り、図中矢印に示されるように、電荷蓄積電極３中の
電子は、薄いゲート酸化膜２をトンネル現象によって通
過する。このようにして、電荷蓄積電極３中の電子が引
き抜かれることにより、メモリトランジスタのしきい値
電圧Ｖ_{t h} が低くなる。このしきい値電圧Ｖ_{t h} が所定
の値よりも低い状態が、消去された状態、“１”と呼ば
れる。各メモリトランジスタのソースは、図１９に示す
ように接続されているので、この消去動作によって、す
べてのメモリセルを一括消去できる。

【００１３】さらに、読出動作においては、コントロー
ルゲート電極６に５Ｖ程度の電圧Ｖ _{G 1} 、ｎ型ドレイン
領域７に１〜２Ｖ程度の電圧Ｖ_{D 1} が印加される。この
とき、メモリトランジスタのチャネル領域に電流が流れ
るかどうか、すなわちメモリトランジスタがオン状態が
オフ状態かによって上記の“１”、“０”の判定が行な
われる。

【００１４】

【発明が解決しようとする課題】前述したフラッシュメ
モリには、以下のような問題点がある。すなわち、構造
上複数のメモリセルのソース領域が電気的に導通してい
る。そして、消去時に電荷蓄積電極３とソース領域８と
の間に印加される電界によって、電荷蓄積電極３から電
子がトンネル現象によって引き抜かれる。ここで、電荷
蓄積電極３の端部（エッジ部）の形状は、電荷蓄積電極
３の加工時に電荷蓄積電極３の材質である多結晶シリコ
ンの結晶（ドレイン）に起因して凹凸形状になる。この
ため、複数のメモリセルに共通するソース領域に電圧を
印加した場合に、電荷蓄積電極３のエッジ部の凹凸形状
によって電界集中が引き起こされる。これにより、複数
のメモリセルの中で電荷蓄積電極３とソース領域８との
間で電界の強さにばらつきが生じ、この結果消去特性に
もばらつきが生じるという問題点があった。すなわち、
同時に消去された複数のメモリセルのうち一番消去が早
いメモリセルは、そのしきい値電圧Ｖ_{t h} が負になるい
わゆる過消去状態（オーバイレーズ）を引き起こすとい
う問題点があった。

【００１５】また、構造上同一のビット線上に位置する
メモリセルのドレイン領域７は、電気的に導通してい
る。このため、書込動作を行なうために選択したメモリ
セルと同一ビット線の非選択メモリセルのドレイン領域
７には、書込時のドレイン電圧Ｖ_D として約５〜７Ｖの
電圧が印加される。これにより、電荷蓄積電極３からド
レイン領域７にトンネリング現象による電子の引き抜き
が行なわれる。これと同時に、ドレイン領域７の接合耐
圧に近い電圧Ｖ_D の印加によって発生したホールが電荷
蓄積電極３に注入されて電荷蓄積電極３内の電子と結合
することにより情報が消去されてしまう。このような現
象をドレインディスターブという。

【００１６】ここで、上記したドレインディスターブを
発生させる原因のうち、電荷蓄積電極３からドレイン領
域７への電子のトンネリングによる引き抜きは、電荷蓄
積電極３の端部の凹凸形状による電荷集中によって起こ
りやすい。

【００１７】そこで、従来、図２１に示すように、コン
トロールゲート６と電荷蓄積電極３とを形成した後に半
導体基板１表面にウェット酸化処理を施すことにより、
電荷蓄積電極３の端部の凹凸形状を軽減する方法が提案
されている。

【００１８】ところが、この提案されたウェット酸化処
理方法では、電荷蓄積電極３とコントロールゲート６と
の間に位置する絶縁膜５の膜厚が部分的に厚膜化（ゲー
トバーズビーク化）してしまうという問題点があった。
すなわち、コントロールゲート６と電荷蓄積電極３の端
部（エッジ部）付近の絶縁膜５は、他の部分に比べて厚
膜化するという問題点があった。この結果、コントロー
ルゲート６と電荷蓄積電極３との間の電気容量が縮小し
てしまい、動作状態において高い電圧が必要になるとい
う問題点があった。

【００１９】また、電荷蓄積電極３とソース領域８との
間の絶縁膜２についても、実際に電子を通過させるエッ
ジ部が部分的に厚膜化してしまうという不都合があっ
た。この結果、データの消去時に、酸化処理法を施さな
い場合に比べてより高いソース電圧が必要になるという
問題点があった。

【００２０】さらに、周辺回路領域では、周辺回路を構
成するＭＯＳトランジスタのゲート電極（図示せず）と
半導体基板１との間に位置するゲート酸化膜（図示せ
ず）についても、エッジ部で部分的な厚膜化が発生する
という不都合が生じていた。この結果、トランジスタ特
性が劣化するという問題点があった。

【００２１】この発明は、上記のような課題を解決する
ためになされたもので、半導体基板の表面を酸化するこ
とによって生じるメモリセルの動作電圧の高電圧化と周
辺回路を構成するトランジスタのトランジスタ特性の劣
化を有効に防止し得る不揮発性半導体記憶装置の製造方
法を提供することを目的とする。

【００２２】

【課題を解決するための手段】請求項１および２におけ
る不揮発性半導体記憶装置の製造方法は、半導体基板の
主表面上のメモリセル領域に第１絶縁膜を形成する工程
と、第１絶縁膜上に第１の方向に所定の間隔を隔てて第
１導電膜を形成する工程と、第１導電膜上に第２絶縁膜
を形成する工程と、半導体基板の主表面上の周辺回路領
域に第３絶縁膜を形成する工程と、第２絶縁膜と第３絶
縁膜との上に第２導電膜を形成する工程と、周辺回路領
域の第２導電膜をパターニングすることによって周辺回
路を構成するトランジスタのゲート電極を形成する工程
と、メモリセル領域の第２導電膜上に第１の方向とほぼ
直交する第２の方向に所定の間隔を隔ててレジストを形
成する工程と、レジストをマスクとして第１導電膜と第
２導電膜とをパターニングすることによってフローティ
ングゲート電極とコントロールゲート電極とを形成する
工程と、フローティングゲート電極、コントロールゲー
ト電極および周辺回路領域のゲート電極を９００℃以上
の温度条件下でドライ酸化する工程と、半導体基板上の
全面に酸化膜を形成する工程と、酸化膜上に窒化膜を形
成する工程とを備えている。

【００２３】

【作用】請求項１および２に係る不揮発性半導体記憶装
置の製造方法では、フローティングゲート電極、コント
ロールゲート電極および周辺回路領域のゲート電極が形
成された後これらが９００℃以上の温度条件下でドライ
酸化されるので、酸化される膜の膜厚が容易に制御され
るとともに酸化が進む過程において珪素と酸化膜との界
面は拡散律速反応となり界面形状が滑らかになる。ま
た、９００℃以上の温度条件下でドライ酸化を行なった
後全面に酸化膜を形成しさらにその酸化膜上に窒化膜が
形成されるので、窒化膜によって酸化種の通過が防止さ
れる。

【００２４】さらに、コントロールゲートとフローティ
ングゲートとを形成するときに異方性エッチングと等方
性エッチングとを併用することによってフローティング
ゲートの側壁部の凹凸形状が平坦化される。これによ
り、消去特性のばらつきおよびドレインディスターブの
発生が有効に防止される。

【００２５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、この発明に基づいた一実施例のメモリセ
ルの断面構造図である。図２は、この発明に基づいたメ
モリセルアレイの平面図であり、図２のＸ−Ｘ線矢視断
面が図１に示す断面構造図である。

【００２６】図１および図２を参照して、単結晶シリコ
ンの主表面にｐ^- 型ウェル領域５０が形成されており、
このｐ^- 型ウェル領域５０の主表面上にＳｉＯ₂ よりな
る絶縁膜５１を介してｍ行ｎ列のマトリックス状に配置
された（ｍ×ｎ）個の電荷蓄積電極（フローティングゲ
ート）５２が配置されている。

【００２７】この電荷蓄積電極５２の隣接する２列にま
たがる各列間ごとには、素子分離領域５３が形成されて
いる。また、電荷蓄積電極５２上には、ＳｉＯ₂ などよ
りなる絶縁膜５４を介して各行ごとに形成されたｍ本の
コントロールゲート５５が形成されている。

【００２８】素子分離領域５３および電荷蓄積電極５２
により囲まれた領域のｐ^- 型ウェル領域５０の主表面か
ら所定の深さにかけてｎ型のドレイン領域５６が形成さ
れている。ドレイン領域５６から所定の間隔を隔てたｐ
^- 型ウェル領域５０の主表面から所定の深さにかけてｎ
型のソース領域５７が形成されている。さらに、電荷蓄
積電極５２およびコントロールゲート５５を覆い、か
つ、上記ドレイン領域５６およびソース領域５７に一部
が重なるように第３の絶縁膜５８が形成されている。

【００２９】上記ドレイン領域５６上には、第３の絶縁
膜５８の側壁に沿うとともにドレイン領域５６と電気的
に接続されたポリシリコンまたは高融点金属をポリシリ
コン上に積層した複合膜からなる第１の導電層５９が設
けられている。全面を覆うように酸化膜８１が形成され
ており、その酸化膜８１を覆うように窒化膜８２が形成
されている。第１の導電層５９には、さらに上向きに延
びるようにたとえばタングステン（Ｗ）などの高融点金
属からなる第２の導電層６０が電気的に接続されてい
る。この第２の導電層６０は、上記した第３の絶縁膜５
８および第１の導電層５９を覆うように堆積された層間
絶縁膜６１を介してｎ本のビット線６２にそれぞれ接続
されている。

【００３０】図３は、図１に示した一実施例のメモリセ
ル構造の部分拡大図である。図３を参照して、本実施例
のメモリセル構造ではコントロールゲート５５およびフ
ローティングゲート５２のエッジ部は湾曲している。こ
のため、電界集中が起こりにくくなっている。その一
方、本実施例のメモリセル構造では、ソース領域５７お
よびドレイン領域５６の表面の高さと、チャネル領域８
３の表面の高さとがほぼ等しく、ほとんど酸化されてい
ないことがわかる。

【００３１】次に、図４ないし図１７を参照して、上記
実施例の製造工程の第１〜第１２工程について説明す
る。

【００３２】まず、ｐ型シリコン基板の上面のメモリセ
ル領域および周辺回路のｎチャネル領域にｐ^- 型ウェル
領域５０を形成する。そして、各列間ごとに素子分離領
域５３を形成する。ｐ^- 型ウェル領域５０にのみ素子分
離領域５３の酸化膜の膜厚とほぼ等しい飛程を有するエ
ネルギ（約３００ＫｅＶ）でボロンをチャネルカットを
目的として注入する。その後、メモリセル領域におい
て、メモリセルのＶ_{t h}制御のためのボロンを５０Ｋｅ
Ｖ、５×１０^{1 2} ／ｃｍ² の条件下で注入する。なお、
この工程は省略してもよい。

【００３３】次に、活性領域上に１００Å程度の酸化膜
よりなる第１の絶縁膜５１を形成する。ここで、第１の
絶縁膜５１は、１００Å程度の酸化膜に窒化処理を施し
たものを用いてもよいし、窒化処理を施した後さらに酸
化処理を施したものを用いてもよい。次に、この素子分
離領域５３および第１の絶縁膜５１の上面にポリシリコ
ン層（フローティングゲート層）５２を１０００Å程度
の膜厚で堆積する。このポリシリコン層５２の上面に
は、所定のピッチでパターニングされたレジスト膜７０
を形成する。そして、このレジスト膜７０をマスクとし
て異方性エッチングを行なうことによってポリシリコン
層５２を所定のピッチを有するようにパターニングす
る。これにより、図４に示した平面構造が完成される。
図５は、図４におけるＹ−Ｙ線矢視断面構造図である。
図６は図４のＸ−Ｘ線矢視断面構造図である。なお、ポ
リシリコン層５２の代わりに、アモルファスシリコン層
または、不純物の添加されていないポリシリコンもしく
はアモルファスシリコン層上にリンを堆積して高温で拡
散させることによって低抵抗効果したポリシリコンもし
くはアモルファスシリコンを用いてもよい。また、ＣＶ
Ｄ法を用いて堆積する際にリンや砒素などの不純物を含
むガスを流すことによって堆積時にすでに不純物が添加
されているいわゆるドープトポリシリコンを用いてもよ
い。

【００３４】次に、レジスト膜７０を除去し、Ｐ型シリ
コン基板上面全面に第２の絶縁膜５４を形成する。この
第２の絶縁膜５４は、３層の積層膜となっており、膜厚
１００Å程度の酸化膜５４ａと、その上にＣＶＤ法によ
り形成された膜厚１００Å程度の窒化膜５４ｂと、さら
に、その窒化膜５４ｂの上に形成された膜厚１００Å程
度の酸化膜５４ｃとによって構成される。第２の絶縁膜
５４は、周辺回路（図示せず）において上面の酸化膜５
４ｃと窒化膜５４ｂとの所定部分を除去する。そして、
周辺回路を構成するＭＯＳトランジスタのＶ_{t h} 制御の
ためのボロン注入を行なう。その後、周辺回路領域の酸
化膜５４ａを除去する。上記した工程は、周辺回路に存
在する２種以上のＭＯＳトランジスタを形成する際に繰
返される。なお、注入するイオンとしてボロンの他に砒
素を併用してもよい。その後、周辺ＭＯＳトランジスタ
のゲート酸化膜（図示せず）を必要な膜厚の種類だけ
（たとえば３００Åのゲート酸化膜と１５０Åのゲート
酸化膜の２種類）形成する。

【００３５】次に、第２の絶縁膜５４上と周辺回路のＭ
ＯＳトランジスタのゲート酸化膜上（図示せず）とに同
一工程で約２０００Å〜３０００Å程度の膜厚を有する
第２のポリシリコン層５５を形成する。第２のポリシリ
コン層５５上に第３の絶縁膜５８を形成する。第２のポ
リシリコン膜５５は、リンなどのｎ型の不純物を添加し
たポリシリコンまたは、ｎ型不純物を添加したポリシリ
コン上に高融点金属層が積層された複合膜によって形成
されている。その後、周辺回路を構成するＭＯＳトラン
ジスタのゲート電極を形成する領域にパターニングされ
たレジスト（図示せず）を形成する。このレジストをマ
スクとして異方性エッチングを行なうことによって第３
の絶縁膜５８と第２のポリシリコン層５５とを順次パタ
ーニングする。これにより、周辺ＭＯＳトランジスタの
ゲート電極（図示せず）が形成される。次に、周辺回路
のＭＯＳトランジスタのＬＤＤ構造の低濃度領域を形成
するための必要部分のみを開口したレジストとゲート電
極とをマスクとして自己整合的に不純物を注入する。周
辺回路領域に２種類以上のＭＯＳトランジスタがある場
合には、上記した工程を繰返す。

【００３６】その後、メモリセル領域において、コント
ロールゲートとフローティングゲートとを形成するため
のパターニングされたレジスト膜７１を形成する。この
ようにして、図７に示した構造が完成される。なお、図
７の状態で周辺回路領域はレジスト膜７１によってその
全面が覆われている。

【００３７】次に、レジスト膜７１をマスクとして異方
性エッチングを行なうことによって第３の絶縁膜５８と
第２のポリシリコン層５５と第２の絶縁膜５４と第１の
ポリシリコン層５２とを順次エッチングする。これによ
り、図８に示すように、コントロールゲート５５とフロ
ーティングゲート５２を形成する。この後、等方性エッ
チングを行ないフローティングゲート５２の側面部分を
わずかにエッチングする。この後、レジスト膜７１を除
去する。

【００３８】次に、図８に示すように、ソース領域とな
る基板上にレジスト膜７２を形成する。レジスト膜７
２、コントロールゲート５５およびフローティングゲー
ト５２をマスクとして自己整合的に砒素（Ａｓ）を３５
ＫｅＶ、５×１０^{1 4} ／ｃｍ²の条件下で基板に対して
垂直方向にイオン注入する。そして、砒素を注入した直
後にさらにボロンを基板に対し完全に垂直かまたはその
垂線から４０°以下の角度で５０ＫｅＶ、３×１０^{1 3}
／ｃｍ² の条件下でイオン注入する。そして、後の熱処
理によって、濃度５×１０^{1 9} ／ｃｍ³ 、シート抵抗８
０Ω・□のｎ型不純物領域からなるドレイン領域５６を
形成する。ここで、ボロンを注入した直後にＢＦ₂ を約
３０ＫｅＶ、１×１０^{1 3} ／ｃｍ² 程度の条件下でイオ
ン注入してもよい。この後、レジスト膜７２を除去す
る。

【００３９】次に、図９に示すように、ドレイン領域５
６の表面をレジスト膜７３で覆う。レジスト膜７３、コ
ントロールゲート５５およびフローティングゲート５２
をマスクとして自己整合的に砒素（Ａｓ）を３５Ｋｅ
Ｖ、５×１０^{1 5} ／ｃｍ² の条件下でイオン注入する。
そして、砒素を注入した直後にさらにリンを基板に対し
て完全に垂直に５０ＫｅＶ、５×１０^{1 4} ／ｃｍ² の条
件下でイオン注入し、後の熱処理で濃度１×１０^{2 1} ／
ｃｍ³ 、シート抵抗５０Ω・□のｎ型不純物領域からな
るソース領域５７を形成する。この後、レジスト膜７３
を除去する。そして、９５０℃の温度条件下で酸素を供
給しながら１０分程度基板表面をドライ酸化する。

【００４０】次に、図１０に示すように、基板上全面に
酸化膜６３を形成する。その後、異方性エッチングによ
り酸化膜６３をエッチングする。これにより、図１１に
示す第３の絶縁膜５８が完成される。

【００４１】次に、図１２に示すように、シリコン基板
表面の全面上にポリシリコン６４を堆積する。このポリ
シリコン６４の上面に所定形状にパターニングしたレジ
スト膜７４を形成する。ここで、ポリシリコン６４は、
リンなどのｎ型不純物が添加されたポリシリコンかまた
はｎ型不純物を添加したポリシリコン上に高融点金属層
が積層された複合膜によって形成されている。次に、レ
ジスト膜７４をマスクとして異方性エッチングによりポ
リシリコン６４ａをエッチングして、図１３に示すよう
にその底部においてドレイン領域５６と電気的に接続
し、第３の絶縁膜５８の側壁に沿った第１の導電層５９
を形成する。

【００４２】次に、図１４に示すように、酸化膜８１を
１５００Å程度の厚みで形成する。そして、酸化膜８１
上に窒化膜８２を５００Å程度の厚みで形成する。窒化
膜８２上の全面にＢＰＳＧ膜などからなる層間絶縁膜６
１を形成する。約９００℃のウェットリフローを３０分
行なった後、エッチバックを行なう。これにより、図１
５に示すような形状を有する層間絶縁膜６１を形成す
る。

【００４３】次に、図１６に示すように、層間絶縁膜６
１上に、ドレイン領域５６の上方にホールパターンを有
するレジスト膜７４を形成する。レジスト膜７４をマス
クとして異方性エッチングすることによってコンタクト
ホール６５を形成する。

【００４４】次に、図１７に示すように、コンタクトホ
ール６５の内部に、たとえばタングステンなどの高融点
金属からなる第２の導電層６０を形成する。その後、ア
ルミまたは、珪素や鉛などを含むアルミからなるビット
線６２を形成する。これにより、この発明に基づいた不
揮発性半導体記憶装置が完成される。ここで、コンタク
トホール６５内部に形成した第２の導電層６０は、ＣＶ
Ｄ法を用いて全面に形成した後パターニングすることに
よって配線層として用いてもよい。さらに、その上方に
パッシベーション膜を形成するようにしてもよい。

【００４５】上記したように本実施例では、図９に示し
た工程において９００℃以上のドライ酸化を行なうこと
によって、フローティングゲート５２の端部を丸くする
ような拡散律速反応を起こさせる。これにより、従来の
ウェット酸化を用いた場合に生じるゲートバーズビーク
を抑制することかできる。また、この９００℃以上のド
ライ酸化は、コントロールゲート５５とフローティング
ゲート５２との間の端部付近に存在するリークパスを酸
化する。これにより、そのリークパスを導電性から不導
性を有するように変化させることができ、その結果フロ
ーティングゲート５２の電荷保持特性が向上される。さ
らに、フローティングゲート５２の形成時に、異方性エ
ッチングだけでなく等方性エッチングを併用することに
よって、フローティングゲート５２の端部が丸められる
ので、電界集中による消去特性のばらつきやドレインデ
ィスターブを有効に防止することができる。また、周辺
回路領域のゲート電極の端部も丸くなるので、周辺回路
領域のトランジスタ特性の劣化を有効に防止することが
できる。

【００４６】また、窒化膜８２を形成することによっ
て、窒化膜８２上に形成されるＢＰＳＧ膜からなる層間
絶縁膜６１の平坦化のためのシンター処理時に層間絶縁
膜６１の直下に酸化種が通過するのが有効に防止され
る。これにより、上記した９００℃以上のドライ酸化の
制御性を向上させることができる。

【００４７】なお、本実施例では、メモリセル領域のソ
ース領域５７、ドレイン領域５６および周辺回路領域の
トランジスタのソース領域、ドレイン領域を形成した後
に、９００℃以上の温度条件下でドライ酸化を行なった
が、本発明はこれに限らず、上記したメモリセル領域の
ソース領域５７、ドレイン領域５６および周辺回路領域
のソース領域、ドレイン領域を形成する前に、９００℃
以上の温度条件下でドライ酸化を行なうようにしてもよ
い。このようにソース領域およびドレイン領域を形成す
る前にドライ酸化を行なうと、ドライ酸化時にソース領
域およびドレイン領域の表面が酸化されるのが有効に防
止される。

【００４８】また、メモリセルのドレイン領域５６のみ
を形成した後に９００℃以上の温度条件下でドライ酸化
を行なうようにしてもよい。これにより、ドレイン領域
５６上に位置する酸化膜のみを厚く形成することがで
き、消去電圧を上昇させずにドレインディスターブを有
効に防止することができる。

【００４９】さらに、図１０に示した工程において酸化
膜６３を形成した後に９００℃以上の温度条件下でドラ
イ酸化を行なうようにしてもよい。このようにすれば、
基板表面は酸化されないでフローティングゲート５２の
エッジ部のみで拡散律速反応が起こる。この結果、フロ
ーティングゲート５２の端部のみを丸めることができ
る。

【００５０】

【発明の効果】請求項１および２に係る発明によれば、
半導体基板上にフローティングゲート電極とコントロー
ルゲート電極とを形成した後、フローティングゲート電
極、コントロールゲート電極および周辺回路領域のゲー
ト電極を９００℃以上の温度条件下でドライ酸化するこ
とによって、フローティングゲート電極の端部および周
辺回路領域のトランジスタのゲート電極の端部に形成さ
れる丸み形状を容易に所定の形状に制御することができ
る。この結果、周辺回路領域のトランジスタの特性が劣
化するのを有効に防止することができるとともにメモリ
セルにおいてデータの消去時の高電圧化を有効に低減す
ることができる。さらに、データの書込時のドレインデ
ィスターブ現象をも有効に防止することができ、メモリ
セルの電荷保持特性を向上させることができる。また、
９００℃以上の温度条件下でドライ酸化を行なった後に
窒化膜を形成することによって、後の工程で高温の熱処
理が行なわれた場合にも酸化種の浸入が窒化膜によって
防止されるので、フローティングゲートのエッジ部と周
辺回路領域のゲート電極のエッジ部とが再び酸化される
のを有効に防止することができる。

【００５１】さらに、フローティングゲート電極とコン
トロールゲート電極とを形成するときに、異方性エッチ
ングと等方性エッチングとを併用することによって、フ
ローティングゲート電極の側壁部分の凹凸を平坦にする
ことができる。これによっても、データの消去特性のば
らつきおよびデータの書込時のドレインディスターブ現
象を有効に低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるフラッシュメモリのメ
モリセルの断面構造図である。

【図２】図１に示したメモリセルを含むメモリセルアレ
イの平面図である。

【図３】図１に示したメモリセル部分の部分拡大図であ
る。

【図４】図１に示したメモリセルの製造プロセスの第１
工程を説明するための平面図である。

【図５】図４に示したメモリセルのＹ−Ｙ線矢視断面構
造図である。

【図６】図４に示したメモリセルのＸ−Ｘ線矢視断面構
造図である。

【図７】図１に示したメモリセルの製造プロセスの第２
工程を説明するための断面構造図である。

【図８】図１に示したメモリセルの製造プロセスの第３
工程を説明するための断面構造図である。

【図９】図１に示したメモリセルの製造プロセスの第４
工程を説明するための断面構造図である。

【図１０】図１に示したメモリセルの製造プロセスの第
５工程を説明するための断面構造図である。

【図１１】図１に示したメモリセルの製造プロセスの第
６工程を説明するための断面構造図である。

【図１２】図１に示したメモリセルの製造プロセスの第
７工程を説明するための断面構造図である。

【図１３】図１に示したメモリセルの製造プロセスの第
８工程を説明するための断面構造図である。

【図１４】図１に示したメモリセルの製造プロセスの第
９工程を説明するための断面構造図である。

【図１５】図１に示したメモリセルの製造プロセスの第
１０工程を説明するための断面構造図である。

【図１６】図１に示したメモリセルの製造プロセスの第
１１工程を説明するための断面構造図である。

【図１７】図１に示したメモリセルの製造プロセスの第
１２工程を説明するための断面構造図である。

【図１８】フラッシュメモリの一般的な構成を示すブロ
ック図である。

【図１９】図１８に示したメモリセルマトリックス１０
０の概略構成を示す等価回路図である。

【図２０】フラッシュメモリを構成する１つのメモリセ
ルトランジスタの断面構造を示す部分断面図である。

【図２１】従来の提案された半導体基板表面にウェット
酸化処理を施したメモリセルを示した断面構造図であ
る。

【符号の説明】 ５０：ｐ^- 型ウェル領域 ５１：絶縁膜 ５２：電荷蓄積電極（フローティングゲート） ５４：絶縁膜 ５５：コントロールゲート ５６：ｎ型のドレイン領域 ５７：ｎ型のソース領域 ５８：第３の絶縁膜 ５９：第１の導電層 ６０：第２の導電層 ６１：層間絶縁膜 ６２：ビット線 ８１：酸化膜 ８２：窒化膜 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 九ノ里 勇一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 福本 敦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリセル領域と周辺回路領域とを有す
   る不揮発性半導体記憶装置の製造方法であって、 半導体基板の主表面上の前記メモリセル領域に第１絶縁
   膜を形成する工程と、 前記第１絶縁膜上に第１の方向に所定の間隔を隔てて第
   １導電膜を形成する工程と、 前記第１導電膜上に第２絶縁膜を形成する工程と、 前記半導体基板の主表面上の前記周辺回路領域に第３絶
   縁膜を形成する工程と、 前記第２絶縁膜と第３絶縁膜との上に第２導電膜を形成
   する工程と、 前記周辺回路領域の第２導電膜をパターニングすること
   によって周辺回路を構成するトランジスタのゲート電極
   を形成する工程と、 前記メモリセル領域の第２導電膜上に前記第１の方向と
   ほぼ直交する第２の方向に所定の間隔を隔ててレジスト
   を形成する工程と、 前記レジストをマスクとして前記第１導電膜と第２導電
   膜とをパターニングすることよって、フローティングゲ
   ート電極とコントロールゲート電極とを形成する工程
   と、 前記フローティングゲート電極、前記コントロールゲー
   ト電極および前記周辺回路領域のゲート電極を９００℃
   以上の温度条件下でドライ酸化する工程と、 前記半導体基板上の全面に酸化膜を形成する工程と、 前記酸化膜上に窒化膜を形成する工程とを備えた、不揮
   発性半導体記憶装置の製造方法。
2. 【請求項２】 前記フローティングゲート電極とコント
   ロールゲート電極とを形成する工程は、異方性エッチン
   グと等方性エッチングとを併用することにより前記第１
   導電膜と前記第２導電膜とをパターニングする工程を含
   む、請求項１に記載の不揮発性半導体記憶装置の製造方
   法。