JPH065865A - Mos型半導体素子およびその製造方法 - Google Patents
Mos型半導体素子およびその製造方法Info
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- JPH065865A JPH065865A JP15986792A JP15986792A JPH065865A JP H065865 A JPH065865 A JP H065865A JP 15986792 A JP15986792 A JP 15986792A JP 15986792 A JP15986792 A JP 15986792A JP H065865 A JPH065865 A JP H065865A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H—ELECTRICITY
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【目的】寄生バイポーラトランジスタのターンオンを防
ぐためにチャネルが形成されるベース領域の不純物濃度
を高くするときにてチャネル形成のしきい値電圧を低く
抑える。 【構成】nチャネルの場合を例にとると、p型ベース領
域・チャネル形成領域の表面層にドナー、例えばひ素を
注入、熱処理することにより、表面層の実効不純物濃度
を低下させてしきい値電圧を低く調整できるようにす
る。
ぐためにチャネルが形成されるベース領域の不純物濃度
を高くするときにてチャネル形成のしきい値電圧を低く
抑える。 【構成】nチャネルの場合を例にとると、p型ベース領
域・チャネル形成領域の表面層にドナー、例えばひ素を
注入、熱処理することにより、表面層の実効不純物濃度
を低下させてしきい値電圧を低く調整できるようにす
る。
Description
【0001】
【産業上の利用分野】本発明は、主電極の一つが接触す
る領域に隣接してチャネルを形成するMOS構造を半導
体基板上に備えたMOS型半導体素子およびその製造方
法に関する。
る領域に隣接してチャネルを形成するMOS構造を半導
体基板上に備えたMOS型半導体素子およびその製造方
法に関する。
【0002】
【従来の技術】半導体基板上にMOS構造を備えた電力
用MOSFETや絶縁ゲート型バイポーラトランジスタ
は、電圧で制御できる電力用素子として知られている。
図2は電力用MOSFETIの断面構造を示し、一側に
n+ ドレイン層2が隣接するn - 高抵抗層1の表面層に
pベース領域3、それと重なってp+ 領域4,p+ 領域
5が形成されている。またpベース層3の表面層には、
端部のチャネル領域7をはさむn+ ソース領域6が形成
されそのチャネル領域6の上まで延びるゲート電極8が
ゲート絶縁膜9を介して設けられている。そして、ゲー
ト電極8と絶縁膜10で絶縁されるソース電極11がp
+ 領域4および5とソース領域6に共通に接触し、ドレ
イン電極12がn+ ドレイン層2全面に接触している。
このような電力用MOSFETな通常次のような工程で
製造される。
用MOSFETや絶縁ゲート型バイポーラトランジスタ
は、電圧で制御できる電力用素子として知られている。
図2は電力用MOSFETIの断面構造を示し、一側に
n+ ドレイン層2が隣接するn - 高抵抗層1の表面層に
pベース領域3、それと重なってp+ 領域4,p+ 領域
5が形成されている。またpベース層3の表面層には、
端部のチャネル領域7をはさむn+ ソース領域6が形成
されそのチャネル領域6の上まで延びるゲート電極8が
ゲート絶縁膜9を介して設けられている。そして、ゲー
ト電極8と絶縁膜10で絶縁されるソース電極11がp
+ 領域4および5とソース領域6に共通に接触し、ドレ
イン電極12がn+ ドレイン層2全面に接触している。
このような電力用MOSFETな通常次のような工程で
製造される。
【0003】先ず、n+ ドレイン層2とn- 高抵抗層1
からなる半導体基板のn- 層1の表面にp+ 拡散領域4
を形成する。次いで同じく高抵抗層1の表面にゲート絶
縁膜9を介してゲート電極8を多結晶シリコン形成した
後、フォトリソグラフィによってゲート電極8に窓開け
を行う。このゲート電極5をマスクとし、開けた窓を通
してpベース層3の拡散を行い、そのp層3の中にフォ
トリソグラフィと拡散によってp+ 低抵抗領域5を形成
する。このあと、ゲート電極5を再びマスクの一部とし
て用いてn+ ソース領域6を形成し、表面を絶縁膜10
で覆い接続孔を開けたのちソース電極11をn+ 領域
6,p+ 領域4および5に共通に接触させ、またドレイ
ン電極12をn+ 層2に接触させる。
からなる半導体基板のn- 層1の表面にp+ 拡散領域4
を形成する。次いで同じく高抵抗層1の表面にゲート絶
縁膜9を介してゲート電極8を多結晶シリコン形成した
後、フォトリソグラフィによってゲート電極8に窓開け
を行う。このゲート電極5をマスクとし、開けた窓を通
してpベース層3の拡散を行い、そのp層3の中にフォ
トリソグラフィと拡散によってp+ 低抵抗領域5を形成
する。このあと、ゲート電極5を再びマスクの一部とし
て用いてn+ ソース領域6を形成し、表面を絶縁膜10
で覆い接続孔を開けたのちソース電極11をn+ 領域
6,p+ 領域4および5に共通に接触させ、またドレイ
ン電極12をn+ 層2に接触させる。
【0004】このようにして製造されたMOSFET
は、ゲート電極8にソース電極11に対して正の電圧を
印加すると、ゲート絶縁膜9の直下のチャネル形成領域
7にチャネルが形成され、ソース領域6から電子がチャ
ネル領域7を通って高抵抗層1と低抵抗層2からなるド
レイン層へと注入されることによって導通状態となり、
またゲート電極8をソース電極11と同電位または負に
バイアスすることによって阻止状態となる、いわゆるス
イッチング素子としてのはたらきを持つ。
は、ゲート電極8にソース電極11に対して正の電圧を
印加すると、ゲート絶縁膜9の直下のチャネル形成領域
7にチャネルが形成され、ソース領域6から電子がチャ
ネル領域7を通って高抵抗層1と低抵抗層2からなるド
レイン層へと注入されることによって導通状態となり、
またゲート電極8をソース電極11と同電位または負に
バイアスすることによって阻止状態となる、いわゆるス
イッチング素子としてのはたらきを持つ。
【0005】図3はIGBTの断面構造を示し、ドレイ
ン電極12がn- 層1の一側にn+バッファ層13を介
して設けられたp+ ドレイン層14に接触している点が
図2のMOSFETと異なっており、このようなIGB
Tは、p+ ドレイン層14とn+ バッファ層13および
n- 高抵抗層1からなる半導体基板を用いて電力用MO
SFETと同様の工程を通して製造することができる。
IGBTの機能が電力用MOSFETと異なる点は、ド
レイン層14がp+ 層であるために、ソース層6からチ
ャネル領域7、n- 層1、n+ バッファ層13を通って
p+ 層14に電子が注入されること、これに呼応してp
+ 層10からn+ 層2を通ってn- 層1に正孔が注入さ
れ、n- 層1が伝導度変調を起こして低抵抗となる点で
ある。
ン電極12がn- 層1の一側にn+バッファ層13を介
して設けられたp+ ドレイン層14に接触している点が
図2のMOSFETと異なっており、このようなIGB
Tは、p+ ドレイン層14とn+ バッファ層13および
n- 高抵抗層1からなる半導体基板を用いて電力用MO
SFETと同様の工程を通して製造することができる。
IGBTの機能が電力用MOSFETと異なる点は、ド
レイン層14がp+ 層であるために、ソース層6からチ
ャネル領域7、n- 層1、n+ バッファ層13を通って
p+ 層14に電子が注入されること、これに呼応してp
+ 層10からn+ 層2を通ってn- 層1に正孔が注入さ
れ、n- 層1が伝導度変調を起こして低抵抗となる点で
ある。
【0006】以上に述べた電力用MOSFETおよびI
GBTの製造工程よりn+ ソース領域6とpベース領域
3はセルフアラインで形成されるがチャネル領域7を長
くした長チャネル構造は、セルフアラインで形成でき
ず、別にレジスト膜をマスクにしてpベース領域3およ
びn+ 領域6を形成し、そのあと800〜850℃低温
でゲート酸化膜を形成する。
GBTの製造工程よりn+ ソース領域6とpベース領域
3はセルフアラインで形成されるがチャネル領域7を長
くした長チャネル構造は、セルフアラインで形成でき
ず、別にレジスト膜をマスクにしてpベース領域3およ
びn+ 領域6を形成し、そのあと800〜850℃低温
でゲート酸化膜を形成する。
【0007】
【発明が解決しようとする課題】図2に示したMOSF
ETあるいは図3に示したIGBTをインバータなどで
見られるような誘導性負荷の状態でターンオフさせたと
きに、しばしば素子の破壊が生じる。この破壊の原因
は、このような半導体素子にはn+ ソース領域6、pベ
ース領域3およびn- ドレイン層1からなる寄生npn
トランジスタが存在するので、ソース領域層6の下のベ
ース領域3を電流が流れる際の電圧降下が大きいと、こ
の寄生バイポーラトランジスタがターンオフし素子破壊
に到る。特に、n+ ソース領域6とpベース領域3がセ
ルフアラインとなっていない長チャネル構造について
は、この寄生バイポーラトランジスタがターンオンしや
すくなる。これに対し,pベース領域3の不純物濃度を
高くしてpベース領域の抵抗を下げることで、寄生トラ
ンジスタのオン防止効果が期待出来る。
ETあるいは図3に示したIGBTをインバータなどで
見られるような誘導性負荷の状態でターンオフさせたと
きに、しばしば素子の破壊が生じる。この破壊の原因
は、このような半導体素子にはn+ ソース領域6、pベ
ース領域3およびn- ドレイン層1からなる寄生npn
トランジスタが存在するので、ソース領域層6の下のベ
ース領域3を電流が流れる際の電圧降下が大きいと、こ
の寄生バイポーラトランジスタがターンオフし素子破壊
に到る。特に、n+ ソース領域6とpベース領域3がセ
ルフアラインとなっていない長チャネル構造について
は、この寄生バイポーラトランジスタがターンオンしや
すくなる。これに対し,pベース領域3の不純物濃度を
高くしてpベース領域の抵抗を下げることで、寄生トラ
ンジスタのオン防止効果が期待出来る。
【0008】しかしながら、表面のMOS構造のチャネ
ル形成領域7にチャネルを形成するためのしきい値電圧
は、pベース領域3の抵抗を下げるほど高くなる。例え
ばp領域3のほう素(B)濃度が1015〜1016/cm
3 のときにはしきい値電圧は4Vであるが、5×1016
/cm3 にすると5.5Vになる。本発明の目的は、こ
のような問題を解決し、誘導負荷耐量を向上させるため
にベース領域の抵抗を下げるときにも、チャネル形成の
ためのしきい値電圧を自由に調整することができるMO
S型半導体素子およびその製造方法に関する。
ル形成領域7にチャネルを形成するためのしきい値電圧
は、pベース領域3の抵抗を下げるほど高くなる。例え
ばp領域3のほう素(B)濃度が1015〜1016/cm
3 のときにはしきい値電圧は4Vであるが、5×1016
/cm3 にすると5.5Vになる。本発明の目的は、こ
のような問題を解決し、誘導負荷耐量を向上させるため
にベース領域の抵抗を下げるときにも、チャネル形成の
ためのしきい値電圧を自由に調整することができるMO
S型半導体素子およびその製造方法に関する。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形のドレイン層の表面層に選
択的に第二導電形のベース領域が形成され、そのベース
領域の表面層にドレイン層露出部との間にチャネル形成
領域をはさんで選択的に第一導電形のソース領域が形成
され、そのチャネル形成領域の上にゲード絶縁膜を介し
てゲート電極を、またソース領域およびベース領域に共
通に接触する主電極をそれぞれ備えたMOS型半導体素
子において、第一導電形のチャネル形成領域にその下の
ベース領域に比して実効的不純物濃度の低い表面層が形
成されたものとする。そしてそのようなMOS型半導体
素子の製造方法として、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
と形成する工程と、そのベース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域より実効的不
純物濃度の低下した第二導電形の表面層を形成する工程
と、それらの工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程と、
そのゲート電極をマスクの少なくとも一部として真性半
導体に第一導電形の性質を付与できる不純物を導入して
ベース領域の表面層に第一導電形のソース領域と形成す
る工程とを含むものとする。
めに、本発明は、第一導電形のドレイン層の表面層に選
択的に第二導電形のベース領域が形成され、そのベース
領域の表面層にドレイン層露出部との間にチャネル形成
領域をはさんで選択的に第一導電形のソース領域が形成
され、そのチャネル形成領域の上にゲード絶縁膜を介し
てゲート電極を、またソース領域およびベース領域に共
通に接触する主電極をそれぞれ備えたMOS型半導体素
子において、第一導電形のチャネル形成領域にその下の
ベース領域に比して実効的不純物濃度の低い表面層が形
成されたものとする。そしてそのようなMOS型半導体
素子の製造方法として、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
と形成する工程と、そのベース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域より実効的不
純物濃度の低下した第二導電形の表面層を形成する工程
と、それらの工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程と、
そのゲート電極をマスクの少なくとも一部として真性半
導体に第一導電形の性質を付与できる不純物を導入して
ベース領域の表面層に第一導電形のソース領域と形成す
る工程とを含むものとする。
【0010】あるいは、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
を形成する工程と、そのべース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域よりも実効的
不純物濃度の低下した第二導電形の表面層を形成する工
程を、それらの工程の後で選択的に真性半導体に第一導
電形の性質を付与することのできる不純物を導入してベ
ース領域の表面層に第一導電形のソース領域を形成する
工程と、その工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程とを
含むものとする。
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
を形成する工程と、そのべース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域よりも実効的
不純物濃度の低下した第二導電形の表面層を形成する工
程を、それらの工程の後で選択的に真性半導体に第一導
電形の性質を付与することのできる不純物を導入してベ
ース領域の表面層に第一導電形のソース領域を形成する
工程と、その工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程とを
含むものとする。
【0011】
【作用】チャネル形成領域の実効的不純物濃度を低下さ
せることで、ベース領域不純物濃度を上げ寄生バイポー
ラトランジスタのベース抵抗を下げオンしにくくした場
合でも、チャネル形成のためのしきい値電圧を低くする
ことができる。
せることで、ベース領域不純物濃度を上げ寄生バイポー
ラトランジスタのベース抵抗を下げオンしにくくした場
合でも、チャネル形成のためのしきい値電圧を低くする
ことができる。
【0012】
【実施例】図1は本発明の実施例の電力用MOSFET
を示し図2、図3と共通の部分には同一の符号が付され
ている。このようなnチャネルMOSFETを製造させ
るために、一つの実施例ではn + 層2とn- 層1からな
るシリコン基板のn- 層1の表面から、レジストマスク
を用いてほう素(B)イオンの注入熱拡散によりp+ 領
域4を形成する。次に酸化膜マスクもしくはレジストマ
スクを用いてほう素(B)イオンを注入し、熱拡散によ
りpベース領域3を作成する。その後レジストマスクを
用いて、pベース領域3のチャネル形成領域となる表面
層15にひ素(As)イオン注入して熱処理により活性
化させる。次にゲート酸化膜9を形成し、その上に多結
晶シリコンを堆積、パターニングすることによりゲート
電極8を形成する。次いでレジストマスクを用いてBイ
オンを注入、熱拡散してp+ ベース領域5を形成した
後、ゲート電極8およびレジスト膜をマスクにしてAs
イオンの注入、加熱を行ってn + ソース領域6を形成
し、さらに層間絶縁膜10の被覆、パターニングの後、
ソース電極11を形成する。この場合pべース層のB濃
度が7×1019/cm3 程度であっても、チャネル形成
領域表面層15に3×1019/cm3 程度の濃度に導入
することで、チャネル形成領域表面層15の抵抗値が上
昇し、しきい値電圧は、4V以下に低く調整することが
可能である。別の実施例では、pベース領域6の表面に
As導入層15を形成した後、レジストマスクを用いて
Bイオンを注入し、熱処理を行ってp+ ベース領域5を
形成する。次にレジストマスクを用いてAsイオンを注
入し、熱処理を行ってn+ ソース領域6を形成する。そ
のあと、チャネル形成領域7の上にゲート酸化膜9を形
成し、その上に多結晶シリコンを堆積、パターニングす
ることによりゲート電極8を形成する。次いで、層間絶
縁膜10の被覆、パターニングを行ったのち、ソース電
極11を形成する。この方法にはゲート酸化膜形成後は
高温の熱処理が行われないので、850℃以下の低温で
ゲート酸化膜を形成することができ、界面準位を下げ、
固定電荷の変動を少なくすることができる。この場合
も、pベース層6のB濃度が7×1019/cm3 程度で
あっても、チャネル領域表面層15に3×1019/cm
3 程度の濃度のAsを導入することでしきい値電圧は4
V以下に低く調整することが可能となる。
を示し図2、図3と共通の部分には同一の符号が付され
ている。このようなnチャネルMOSFETを製造させ
るために、一つの実施例ではn + 層2とn- 層1からな
るシリコン基板のn- 層1の表面から、レジストマスク
を用いてほう素(B)イオンの注入熱拡散によりp+ 領
域4を形成する。次に酸化膜マスクもしくはレジストマ
スクを用いてほう素(B)イオンを注入し、熱拡散によ
りpベース領域3を作成する。その後レジストマスクを
用いて、pベース領域3のチャネル形成領域となる表面
層15にひ素(As)イオン注入して熱処理により活性
化させる。次にゲート酸化膜9を形成し、その上に多結
晶シリコンを堆積、パターニングすることによりゲート
電極8を形成する。次いでレジストマスクを用いてBイ
オンを注入、熱拡散してp+ ベース領域5を形成した
後、ゲート電極8およびレジスト膜をマスクにしてAs
イオンの注入、加熱を行ってn + ソース領域6を形成
し、さらに層間絶縁膜10の被覆、パターニングの後、
ソース電極11を形成する。この場合pべース層のB濃
度が7×1019/cm3 程度であっても、チャネル形成
領域表面層15に3×1019/cm3 程度の濃度に導入
することで、チャネル形成領域表面層15の抵抗値が上
昇し、しきい値電圧は、4V以下に低く調整することが
可能である。別の実施例では、pベース領域6の表面に
As導入層15を形成した後、レジストマスクを用いて
Bイオンを注入し、熱処理を行ってp+ ベース領域5を
形成する。次にレジストマスクを用いてAsイオンを注
入し、熱処理を行ってn+ ソース領域6を形成する。そ
のあと、チャネル形成領域7の上にゲート酸化膜9を形
成し、その上に多結晶シリコンを堆積、パターニングす
ることによりゲート電極8を形成する。次いで、層間絶
縁膜10の被覆、パターニングを行ったのち、ソース電
極11を形成する。この方法にはゲート酸化膜形成後は
高温の熱処理が行われないので、850℃以下の低温で
ゲート酸化膜を形成することができ、界面準位を下げ、
固定電荷の変動を少なくすることができる。この場合
も、pベース層6のB濃度が7×1019/cm3 程度で
あっても、チャネル領域表面層15に3×1019/cm
3 程度の濃度のAsを導入することでしきい値電圧は4
V以下に低く調整することが可能となる。
【0013】以上の実施例ではnチャネルの素子だけに
関して述べたわけであるが、本発明はpチャネルの素子
にも適用でき、またIGBTはもちろん、それ以外のM
OS型半導体素子においても実施できる。
関して述べたわけであるが、本発明はpチャネルの素子
にも適用でき、またIGBTはもちろん、それ以外のM
OS型半導体素子においても実施できる。
【0014】
【発明の効果】本発明によれば、MOS型半導体素子の
ソース領域ベース領域およびドレイン領域により形成さ
れる寄生バイポーラトランジスタのターンオフによる素
子破壊を防ぎ電流遮断能力を向上させるためにベース領
域の不純物濃度を高くした場合、そのベース領域の表面
層に逆のドーピング作用をもつ不純物を導入してベース
表面層のみの抵抗を上げることによりチャネル形成のし
きい値電圧を下げることが可能になった。その結果誘導
負荷耐量が向上した。これは、特にベース領域形成後ゲ
ート電極を形成する長チャネル構造をもち上記の寄生バ
イポーラトランジスタのターンオフしやすいMOS型半
導体素子で容易に実施できるため、得られる効果は極め
て大きい。
ソース領域ベース領域およびドレイン領域により形成さ
れる寄生バイポーラトランジスタのターンオフによる素
子破壊を防ぎ電流遮断能力を向上させるためにベース領
域の不純物濃度を高くした場合、そのベース領域の表面
層に逆のドーピング作用をもつ不純物を導入してベース
表面層のみの抵抗を上げることによりチャネル形成のし
きい値電圧を下げることが可能になった。その結果誘導
負荷耐量が向上した。これは、特にベース領域形成後ゲ
ート電極を形成する長チャネル構造をもち上記の寄生バ
イポーラトランジスタのターンオフしやすいMOS型半
導体素子で容易に実施できるため、得られる効果は極め
て大きい。
【図1】本発明の実施例の電力用MOSFETの要部断
面図
面図
【図2】従来の電力用MOSFETの要部断面図
【図3】従来のIGBTの要部断面図
1 n- ドレイン層 2 n+ ドレイン層 3 pベース領域 4 p+ ベース領域 5 p+ ベース領域 6 n+ ソース領域 7 チャネル形成領域 8 ゲート電極 9 ゲート酸化膜 11 ソース電極 12 ドレイン電極 15 As導入層
Claims (3)
- 【請求項1】第一導電形のドレイン層の表面層に選択的
に第一導電形のベース領域が形成され、そのベース領域
の表面層にドレイン層露出部との間にチャネル形成領域
をはさんで選択的に第一導電形のソース領域が形成さ
れ、そのチャネル形成領域の上にゲート絶縁膜を介して
ゲート電極を、またソース領域およびベース領域に共通
に接触する主電極をそれぞれ備えたものにおいて,第一
導電形のチャネル形成領域にその下のベース領域に比し
て実効的に不純物濃度の低い表面層が形成されたことを
特徴とするMOS型半導体素子。 - 【請求項2】第一導電形のドレイン層の表面から選択的
に真性半導体に第二導電形の性質を付与することのでき
る不純物を導入して第二導電形のベース領域を形成する
工程と、そのベース領域のチャネル形成領域となる部分
に真性半導体に第一導電形の性質を付与することのでき
る不純物を導入してベース領域より実効的不純物濃度の
低下した第二導電形の表面層を形成する工程と、それら
の工程の後で少なくともチャネル形成領域上にゲート絶
縁膜を介してゲート電極を形成する工程と、そのゲート
電極をマスクの少なくとも一部として真性半導体に第一
導電形の性質を付与することのできる不純物を導入して
ベース領域の表面層に第一導電形のソース領域を形成す
る工程とを含むことを特徴とする請求項1記載のMOS
型半導体素子の製造方法。 - 【請求項3】第一導電形のドレイン層の表面から選択的
に真性半導体に第二導電形の性質を付与することのでき
る不純物を導入して第二導電形のベース領域を形成する
工程と、そのベース領域のチャネル形成領域となる部分
に真性半導体に第一導電形の性質を付与することのでき
る不純物を導入してベース領域より実効的不純物濃度の
低下した第二導電形の表面層を形成する工程と、それら
の工程の後で選択的に真性半導体に第一導電型の性質を
付与することのできる不純物を導入してベース領域の表
面層に第一導電形のソース領域を形成する工程と、その
工程の後で少なくともチャネル形成領域上にゲート絶縁
膜を介してゲート電極を形成する工程とを含むことを特
徴とする請求項1記載のMOS型半導体素子の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15986792A JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Mos型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15986792A JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Mos型半導体素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065865A true JPH065865A (ja) | 1994-01-14 |
Family
ID=15702953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15986792A Pending JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Mos型半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065865A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US9331194B2 (en) | 2012-10-18 | 2016-05-03 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1992
- 1992-06-19 JP JP15986792A patent/JPH065865A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US9331194B2 (en) | 2012-10-18 | 2016-05-03 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US9608057B2 (en) | 2012-10-18 | 2017-03-28 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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