JPH065865A - Ｍｏｓ型半導体素子およびその製造方法 - Google Patents
Ｍｏｓ型半導体素子およびその製造方法Info
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- JPH065865A JPH065865A JP15986792A JP15986792A JPH065865A JP H065865 A JPH065865 A JP H065865A JP 15986792 A JP15986792 A JP 15986792A JP 15986792 A JP15986792 A JP 15986792A JP H065865 A JPH065865 A JP H065865A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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Abstract
(57)【要約】
【目的】寄生バイポーラトランジスタのターンオンを防
ぐためにチャネルが形成されるベース領域の不純物濃度
を高くするときにてチャネル形成のしきい値電圧を低く
抑える。 【構成】ｎチャネルの場合を例にとると、ｐ型ベース領
域・チャネル形成領域の表面層にドナー、例えばひ素を
注入、熱処理することにより、表面層の実効不純物濃度
を低下させてしきい値電圧を低く調整できるようにす
る。
ぐためにチャネルが形成されるベース領域の不純物濃度
を高くするときにてチャネル形成のしきい値電圧を低く
抑える。 【構成】ｎチャネルの場合を例にとると、ｐ型ベース領
域・チャネル形成領域の表面層にドナー、例えばひ素を
注入、熱処理することにより、表面層の実効不純物濃度
を低下させてしきい値電圧を低く調整できるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、主電極の一つが接触す
る領域に隣接してチャネルを形成するＭＯＳ構造を半導
体基板上に備えたＭＯＳ型半導体素子およびその製造方
法に関する。
る領域に隣接してチャネルを形成するＭＯＳ構造を半導
体基板上に備えたＭＯＳ型半導体素子およびその製造方
法に関する。
【０００２】
【従来の技術】半導体基板上にＭＯＳ構造を備えた電力
用ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ
は、電圧で制御できる電力用素子として知られている。
図２は電力用ＭＯＳＦＥＴＩの断面構造を示し、一側に
ｎ+ ドレイン層２が隣接するｎ - 高抵抗層１の表面層に
ｐベース領域３、それと重なってｐ+ 領域４，ｐ+ 領域
５が形成されている。またｐベース層３の表面層には、
端部のチャネル領域７をはさむｎ+ ソース領域６が形成
されそのチャネル領域６の上まで延びるゲート電極８が
ゲート絶縁膜９を介して設けられている。そして、ゲー
ト電極８と絶縁膜１０で絶縁されるソース電極１１がｐ
+ 領域４および５とソース領域６に共通に接触し、ドレ
イン電極１２がｎ+ ドレイン層２全面に接触している。
このような電力用ＭＯＳＦＥＴな通常次のような工程で
製造される。
用ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ
は、電圧で制御できる電力用素子として知られている。
図２は電力用ＭＯＳＦＥＴＩの断面構造を示し、一側に
ｎ+ ドレイン層２が隣接するｎ - 高抵抗層１の表面層に
ｐベース領域３、それと重なってｐ+ 領域４，ｐ+ 領域
５が形成されている。またｐベース層３の表面層には、
端部のチャネル領域７をはさむｎ+ ソース領域６が形成
されそのチャネル領域６の上まで延びるゲート電極８が
ゲート絶縁膜９を介して設けられている。そして、ゲー
ト電極８と絶縁膜１０で絶縁されるソース電極１１がｐ
+ 領域４および５とソース領域６に共通に接触し、ドレ
イン電極１２がｎ+ ドレイン層２全面に接触している。
このような電力用ＭＯＳＦＥＴな通常次のような工程で
製造される。
【０００３】先ず、ｎ+ ドレイン層２とｎ- 高抵抗層１
からなる半導体基板のｎ- 層１の表面にｐ+ 拡散領域４
を形成する。次いで同じく高抵抗層１の表面にゲート絶
縁膜９を介してゲート電極８を多結晶シリコン形成した
後、フォトリソグラフィによってゲート電極８に窓開け
を行う。このゲート電極５をマスクとし、開けた窓を通
してｐベース層３の拡散を行い、そのｐ層３の中にフォ
トリソグラフィと拡散によってｐ+ 低抵抗領域５を形成
する。このあと、ゲート電極５を再びマスクの一部とし
て用いてｎ+ ソース領域６を形成し、表面を絶縁膜１０
で覆い接続孔を開けたのちソース電極１１をｎ+ 領域
６，ｐ+ 領域４および５に共通に接触させ、またドレイ
ン電極１２をｎ+ 層２に接触させる。
からなる半導体基板のｎ- 層１の表面にｐ+ 拡散領域４
を形成する。次いで同じく高抵抗層１の表面にゲート絶
縁膜９を介してゲート電極８を多結晶シリコン形成した
後、フォトリソグラフィによってゲート電極８に窓開け
を行う。このゲート電極５をマスクとし、開けた窓を通
してｐベース層３の拡散を行い、そのｐ層３の中にフォ
トリソグラフィと拡散によってｐ+ 低抵抗領域５を形成
する。このあと、ゲート電極５を再びマスクの一部とし
て用いてｎ+ ソース領域６を形成し、表面を絶縁膜１０
で覆い接続孔を開けたのちソース電極１１をｎ+ 領域
６，ｐ+ 領域４および５に共通に接触させ、またドレイ
ン電極１２をｎ+ 層２に接触させる。
【０００４】このようにして製造されたＭＯＳＦＥＴ
は、ゲート電極８にソース電極１１に対して正の電圧を
印加すると、ゲート絶縁膜９の直下のチャネル形成領域
７にチャネルが形成され、ソース領域６から電子がチャ
ネル領域７を通って高抵抗層１と低抵抗層２からなるド
レイン層へと注入されることによって導通状態となり、
またゲート電極８をソース電極１１と同電位または負に
バイアスすることによって阻止状態となる、いわゆるス
イッチング素子としてのはたらきを持つ。
は、ゲート電極８にソース電極１１に対して正の電圧を
印加すると、ゲート絶縁膜９の直下のチャネル形成領域
７にチャネルが形成され、ソース領域６から電子がチャ
ネル領域７を通って高抵抗層１と低抵抗層２からなるド
レイン層へと注入されることによって導通状態となり、
またゲート電極８をソース電極１１と同電位または負に
バイアスすることによって阻止状態となる、いわゆるス
イッチング素子としてのはたらきを持つ。
【０００５】図３はＩＧＢＴの断面構造を示し、ドレイ
ン電極１２がｎ- 層１の一側にｎ+バッファ層１３を介
して設けられたｐ+ ドレイン層１４に接触している点が
図２のＭＯＳＦＥＴと異なっており、このようなＩＧＢ
Ｔは、ｐ+ ドレイン層１４とｎ+ バッファ層１３および
ｎ- 高抵抗層１からなる半導体基板を用いて電力用ＭＯ
ＳＦＥＴと同様の工程を通して製造することができる。
ＩＧＢＴの機能が電力用ＭＯＳＦＥＴと異なる点は、ド
レイン層１４がｐ+ 層であるために、ソース層６からチ
ャネル領域７、ｎ- 層１、ｎ+ バッファ層１３を通って
ｐ+ 層１４に電子が注入されること、これに呼応してｐ
+ 層１０からｎ+ 層２を通ってｎ- 層１に正孔が注入さ
れ、ｎ- 層１が伝導度変調を起こして低抵抗となる点で
ある。
ン電極１２がｎ- 層１の一側にｎ+バッファ層１３を介
して設けられたｐ+ ドレイン層１４に接触している点が
図２のＭＯＳＦＥＴと異なっており、このようなＩＧＢ
Ｔは、ｐ+ ドレイン層１４とｎ+ バッファ層１３および
ｎ- 高抵抗層１からなる半導体基板を用いて電力用ＭＯ
ＳＦＥＴと同様の工程を通して製造することができる。
ＩＧＢＴの機能が電力用ＭＯＳＦＥＴと異なる点は、ド
レイン層１４がｐ+ 層であるために、ソース層６からチ
ャネル領域７、ｎ- 層１、ｎ+ バッファ層１３を通って
ｐ+ 層１４に電子が注入されること、これに呼応してｐ
+ 層１０からｎ+ 層２を通ってｎ- 層１に正孔が注入さ
れ、ｎ- 層１が伝導度変調を起こして低抵抗となる点で
ある。
【０００６】以上に述べた電力用ＭＯＳＦＥＴおよびＩ
ＧＢＴの製造工程よりｎ+ ソース領域６とｐベース領域
３はセルフアラインで形成されるがチャネル領域７を長
くした長チャネル構造は、セルフアラインで形成でき
ず、別にレジスト膜をマスクにしてｐベース領域３およ
びｎ+ 領域６を形成し、そのあと８００〜８５０℃低温
でゲート酸化膜を形成する。
ＧＢＴの製造工程よりｎ+ ソース領域６とｐベース領域
３はセルフアラインで形成されるがチャネル領域７を長
くした長チャネル構造は、セルフアラインで形成でき
ず、別にレジスト膜をマスクにしてｐベース領域３およ
びｎ+ 領域６を形成し、そのあと８００〜８５０℃低温
でゲート酸化膜を形成する。
【０００７】
【発明が解決しようとする課題】図２に示したＭＯＳＦ
ＥＴあるいは図３に示したＩＧＢＴをインバータなどで
見られるような誘導性負荷の状態でターンオフさせたと
きに、しばしば素子の破壊が生じる。この破壊の原因
は、このような半導体素子にはｎ+ ソース領域６、ｐベ
ース領域３およびｎ- ドレイン層１からなる寄生ｎｐｎ
トランジスタが存在するので、ソース領域層６の下のベ
ース領域３を電流が流れる際の電圧降下が大きいと、こ
の寄生バイポーラトランジスタがターンオフし素子破壊
に到る。特に、ｎ+ ソース領域６とｐベース領域３がセ
ルフアラインとなっていない長チャネル構造について
は、この寄生バイポーラトランジスタがターンオンしや
すくなる。これに対し，ｐベース領域３の不純物濃度を
高くしてｐベース領域の抵抗を下げることで、寄生トラ
ンジスタのオン防止効果が期待出来る。
ＥＴあるいは図３に示したＩＧＢＴをインバータなどで
見られるような誘導性負荷の状態でターンオフさせたと
きに、しばしば素子の破壊が生じる。この破壊の原因
は、このような半導体素子にはｎ+ ソース領域６、ｐベ
ース領域３およびｎ- ドレイン層１からなる寄生ｎｐｎ
トランジスタが存在するので、ソース領域層６の下のベ
ース領域３を電流が流れる際の電圧降下が大きいと、こ
の寄生バイポーラトランジスタがターンオフし素子破壊
に到る。特に、ｎ+ ソース領域６とｐベース領域３がセ
ルフアラインとなっていない長チャネル構造について
は、この寄生バイポーラトランジスタがターンオンしや
すくなる。これに対し，ｐベース領域３の不純物濃度を
高くしてｐベース領域の抵抗を下げることで、寄生トラ
ンジスタのオン防止効果が期待出来る。
【０００８】しかしながら、表面のＭＯＳ構造のチャネ
ル形成領域７にチャネルを形成するためのしきい値電圧
は、ｐベース領域３の抵抗を下げるほど高くなる。例え
ばｐ領域３のほう素（Ｂ）濃度が１０15〜１０16／ｃｍ
3 のときにはしきい値電圧は４Ｖであるが、５×１０16
／ｃｍ3 にすると５．５Ｖになる。本発明の目的は、こ
のような問題を解決し、誘導負荷耐量を向上させるため
にベース領域の抵抗を下げるときにも、チャネル形成の
ためのしきい値電圧を自由に調整することができるＭＯ
Ｓ型半導体素子およびその製造方法に関する。
ル形成領域７にチャネルを形成するためのしきい値電圧
は、ｐベース領域３の抵抗を下げるほど高くなる。例え
ばｐ領域３のほう素（Ｂ）濃度が１０15〜１０16／ｃｍ
3 のときにはしきい値電圧は４Ｖであるが、５×１０16
／ｃｍ3 にすると５．５Ｖになる。本発明の目的は、こ
のような問題を解決し、誘導負荷耐量を向上させるため
にベース領域の抵抗を下げるときにも、チャネル形成の
ためのしきい値電圧を自由に調整することができるＭＯ
Ｓ型半導体素子およびその製造方法に関する。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形のドレイン層の表面層に選
択的に第二導電形のベース領域が形成され、そのベース
領域の表面層にドレイン層露出部との間にチャネル形成
領域をはさんで選択的に第一導電形のソース領域が形成
され、そのチャネル形成領域の上にゲード絶縁膜を介し
てゲート電極を、またソース領域およびベース領域に共
通に接触する主電極をそれぞれ備えたＭＯＳ型半導体素
子において、第一導電形のチャネル形成領域にその下の
ベース領域に比して実効的不純物濃度の低い表面層が形
成されたものとする。そしてそのようなＭＯＳ型半導体
素子の製造方法として、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
と形成する工程と、そのベース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域より実効的不
純物濃度の低下した第二導電形の表面層を形成する工程
と、それらの工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程と、
そのゲート電極をマスクの少なくとも一部として真性半
導体に第一導電形の性質を付与できる不純物を導入して
ベース領域の表面層に第一導電形のソース領域と形成す
る工程とを含むものとする。
めに、本発明は、第一導電形のドレイン層の表面層に選
択的に第二導電形のベース領域が形成され、そのベース
領域の表面層にドレイン層露出部との間にチャネル形成
領域をはさんで選択的に第一導電形のソース領域が形成
され、そのチャネル形成領域の上にゲード絶縁膜を介し
てゲート電極を、またソース領域およびベース領域に共
通に接触する主電極をそれぞれ備えたＭＯＳ型半導体素
子において、第一導電形のチャネル形成領域にその下の
ベース領域に比して実効的不純物濃度の低い表面層が形
成されたものとする。そしてそのようなＭＯＳ型半導体
素子の製造方法として、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
と形成する工程と、そのベース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域より実効的不
純物濃度の低下した第二導電形の表面層を形成する工程
と、それらの工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程と、
そのゲート電極をマスクの少なくとも一部として真性半
導体に第一導電形の性質を付与できる不純物を導入して
ベース領域の表面層に第一導電形のソース領域と形成す
る工程とを含むものとする。
【００１０】あるいは、第一導電形のドレイン層の表面
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
を形成する工程と、そのべース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域よりも実効的
不純物濃度の低下した第二導電形の表面層を形成する工
程を、それらの工程の後で選択的に真性半導体に第一導
電形の性質を付与することのできる不純物を導入してベ
ース領域の表面層に第一導電形のソース領域を形成する
工程と、その工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程とを
含むものとする。
から選択的に真性半導体に第二導電形の性質を付与する
ことのできる不純物を導入して第二導電形のベース領域
を形成する工程と、そのべース領域のチャネル形成領域
となる部分に真性半導体に第一導電形の性質を付与する
ことのできる不純物を導入してベース領域よりも実効的
不純物濃度の低下した第二導電形の表面層を形成する工
程を、それらの工程の後で選択的に真性半導体に第一導
電形の性質を付与することのできる不純物を導入してベ
ース領域の表面層に第一導電形のソース領域を形成する
工程と、その工程の後で少なくともチャネル形成領域上
にゲート絶縁膜を介してゲート電極を形成する工程とを
含むものとする。
【００１１】
【作用】チャネル形成領域の実効的不純物濃度を低下さ
せることで、ベース領域不純物濃度を上げ寄生バイポー
ラトランジスタのベース抵抗を下げオンしにくくした場
合でも、チャネル形成のためのしきい値電圧を低くする
ことができる。
せることで、ベース領域不純物濃度を上げ寄生バイポー
ラトランジスタのベース抵抗を下げオンしにくくした場
合でも、チャネル形成のためのしきい値電圧を低くする
ことができる。
【００１２】
【実施例】図１は本発明の実施例の電力用ＭＯＳＦＥＴ
を示し図２、図３と共通の部分には同一の符号が付され
ている。このようなｎチャネルＭＯＳＦＥＴを製造させ
るために、一つの実施例ではｎ + 層２とｎ- 層１からな
るシリコン基板のｎ- 層１の表面から、レジストマスク
を用いてほう素（Ｂ）イオンの注入熱拡散によりｐ+ 領
域４を形成する。次に酸化膜マスクもしくはレジストマ
スクを用いてほう素（Ｂ）イオンを注入し、熱拡散によ
りｐベース領域３を作成する。その後レジストマスクを
用いて、ｐベース領域３のチャネル形成領域となる表面
層１５にひ素（Ａｓ）イオン注入して熱処理により活性
化させる。次にゲート酸化膜９を形成し、その上に多結
晶シリコンを堆積、パターニングすることによりゲート
電極８を形成する。次いでレジストマスクを用いてＢイ
オンを注入、熱拡散してｐ+ ベース領域５を形成した
後、ゲート電極８およびレジスト膜をマスクにしてＡｓ
イオンの注入、加熱を行ってｎ + ソース領域６を形成
し、さらに層間絶縁膜１０の被覆、パターニングの後、
ソース電極１１を形成する。この場合ｐべース層のＢ濃
度が７×１０19／ｃｍ3 程度であっても、チャネル形成
領域表面層１５に３×１０19／ｃｍ3 程度の濃度に導入
することで、チャネル形成領域表面層１５の抵抗値が上
昇し、しきい値電圧は、４Ｖ以下に低く調整することが
可能である。別の実施例では、ｐベース領域６の表面に
Ａｓ導入層１５を形成した後、レジストマスクを用いて
Ｂイオンを注入し、熱処理を行ってｐ+ ベース領域５を
形成する。次にレジストマスクを用いてＡｓイオンを注
入し、熱処理を行ってｎ+ ソース領域６を形成する。そ
のあと、チャネル形成領域７の上にゲート酸化膜９を形
成し、その上に多結晶シリコンを堆積、パターニングす
ることによりゲート電極８を形成する。次いで、層間絶
縁膜１０の被覆、パターニングを行ったのち、ソース電
極１１を形成する。この方法にはゲート酸化膜形成後は
高温の熱処理が行われないので、８５０℃以下の低温で
ゲート酸化膜を形成することができ、界面準位を下げ、
固定電荷の変動を少なくすることができる。この場合
も、ｐベース層６のＢ濃度が７×１０19／ｃｍ3 程度で
あっても、チャネル領域表面層１５に３×１０19／ｃｍ
3 程度の濃度のＡｓを導入することでしきい値電圧は４
Ｖ以下に低く調整することが可能となる。
を示し図２、図３と共通の部分には同一の符号が付され
ている。このようなｎチャネルＭＯＳＦＥＴを製造させ
るために、一つの実施例ではｎ + 層２とｎ- 層１からな
るシリコン基板のｎ- 層１の表面から、レジストマスク
を用いてほう素（Ｂ）イオンの注入熱拡散によりｐ+ 領
域４を形成する。次に酸化膜マスクもしくはレジストマ
スクを用いてほう素（Ｂ）イオンを注入し、熱拡散によ
りｐベース領域３を作成する。その後レジストマスクを
用いて、ｐベース領域３のチャネル形成領域となる表面
層１５にひ素（Ａｓ）イオン注入して熱処理により活性
化させる。次にゲート酸化膜９を形成し、その上に多結
晶シリコンを堆積、パターニングすることによりゲート
電極８を形成する。次いでレジストマスクを用いてＢイ
オンを注入、熱拡散してｐ+ ベース領域５を形成した
後、ゲート電極８およびレジスト膜をマスクにしてＡｓ
イオンの注入、加熱を行ってｎ + ソース領域６を形成
し、さらに層間絶縁膜１０の被覆、パターニングの後、
ソース電極１１を形成する。この場合ｐべース層のＢ濃
度が７×１０19／ｃｍ3 程度であっても、チャネル形成
領域表面層１５に３×１０19／ｃｍ3 程度の濃度に導入
することで、チャネル形成領域表面層１５の抵抗値が上
昇し、しきい値電圧は、４Ｖ以下に低く調整することが
可能である。別の実施例では、ｐベース領域６の表面に
Ａｓ導入層１５を形成した後、レジストマスクを用いて
Ｂイオンを注入し、熱処理を行ってｐ+ ベース領域５を
形成する。次にレジストマスクを用いてＡｓイオンを注
入し、熱処理を行ってｎ+ ソース領域６を形成する。そ
のあと、チャネル形成領域７の上にゲート酸化膜９を形
成し、その上に多結晶シリコンを堆積、パターニングす
ることによりゲート電極８を形成する。次いで、層間絶
縁膜１０の被覆、パターニングを行ったのち、ソース電
極１１を形成する。この方法にはゲート酸化膜形成後は
高温の熱処理が行われないので、８５０℃以下の低温で
ゲート酸化膜を形成することができ、界面準位を下げ、
固定電荷の変動を少なくすることができる。この場合
も、ｐベース層６のＢ濃度が７×１０19／ｃｍ3 程度で
あっても、チャネル領域表面層１５に３×１０19／ｃｍ
3 程度の濃度のＡｓを導入することでしきい値電圧は４
Ｖ以下に低く調整することが可能となる。
【００１３】以上の実施例ではｎチャネルの素子だけに
関して述べたわけであるが、本発明はｐチャネルの素子
にも適用でき、またＩＧＢＴはもちろん、それ以外のＭ
ＯＳ型半導体素子においても実施できる。
関して述べたわけであるが、本発明はｐチャネルの素子
にも適用でき、またＩＧＢＴはもちろん、それ以外のＭ
ＯＳ型半導体素子においても実施できる。
【００１４】
【発明の効果】本発明によれば、ＭＯＳ型半導体素子の
ソース領域ベース領域およびドレイン領域により形成さ
れる寄生バイポーラトランジスタのターンオフによる素
子破壊を防ぎ電流遮断能力を向上させるためにベース領
域の不純物濃度を高くした場合、そのベース領域の表面
層に逆のドーピング作用をもつ不純物を導入してベース
表面層のみの抵抗を上げることによりチャネル形成のし
きい値電圧を下げることが可能になった。その結果誘導
負荷耐量が向上した。これは、特にベース領域形成後ゲ
ート電極を形成する長チャネル構造をもち上記の寄生バ
イポーラトランジスタのターンオフしやすいＭＯＳ型半
導体素子で容易に実施できるため、得られる効果は極め
て大きい。
ソース領域ベース領域およびドレイン領域により形成さ
れる寄生バイポーラトランジスタのターンオフによる素
子破壊を防ぎ電流遮断能力を向上させるためにベース領
域の不純物濃度を高くした場合、そのベース領域の表面
層に逆のドーピング作用をもつ不純物を導入してベース
表面層のみの抵抗を上げることによりチャネル形成のし
きい値電圧を下げることが可能になった。その結果誘導
負荷耐量が向上した。これは、特にベース領域形成後ゲ
ート電極を形成する長チャネル構造をもち上記の寄生バ
イポーラトランジスタのターンオフしやすいＭＯＳ型半
導体素子で容易に実施できるため、得られる効果は極め
て大きい。
【図１】本発明の実施例の電力用ＭＯＳＦＥＴの要部断
面図
面図
【図２】従来の電力用ＭＯＳＦＥＴの要部断面図
【図３】従来のＩＧＢＴの要部断面図
１ ｎ- ドレイン層 ２ ｎ+ ドレイン層 ３ ｐベース領域 ４ ｐ+ ベース領域 ５ ｐ+ ベース領域 ６ ｎ+ ソース領域 ７ チャネル形成領域 ８ ゲート電極 ９ ゲート酸化膜 １１ ソース電極 １２ ドレイン電極 １５ Ａｓ導入層
Claims (3)
- 【請求項１】第一導電形のドレイン層の表面層に選択的
に第一導電形のベース領域が形成され、そのベース領域
の表面層にドレイン層露出部との間にチャネル形成領域
をはさんで選択的に第一導電形のソース領域が形成さ
れ、そのチャネル形成領域の上にゲート絶縁膜を介して
ゲート電極を、またソース領域およびベース領域に共通
に接触する主電極をそれぞれ備えたものにおいて，第一
導電形のチャネル形成領域にその下のベース領域に比し
て実効的に不純物濃度の低い表面層が形成されたことを
特徴とするＭＯＳ型半導体素子。 - 【請求項２】第一導電形のドレイン層の表面から選択的
に真性半導体に第二導電形の性質を付与することのでき
る不純物を導入して第二導電形のベース領域を形成する
工程と、そのベース領域のチャネル形成領域となる部分
に真性半導体に第一導電形の性質を付与することのでき
る不純物を導入してベース領域より実効的不純物濃度の
低下した第二導電形の表面層を形成する工程と、それら
の工程の後で少なくともチャネル形成領域上にゲート絶
縁膜を介してゲート電極を形成する工程と、そのゲート
電極をマスクの少なくとも一部として真性半導体に第一
導電形の性質を付与することのできる不純物を導入して
ベース領域の表面層に第一導電形のソース領域を形成す
る工程とを含むことを特徴とする請求項１記載のＭＯＳ
型半導体素子の製造方法。 - 【請求項３】第一導電形のドレイン層の表面から選択的
に真性半導体に第二導電形の性質を付与することのでき
る不純物を導入して第二導電形のベース領域を形成する
工程と、そのベース領域のチャネル形成領域となる部分
に真性半導体に第一導電形の性質を付与することのでき
る不純物を導入してベース領域より実効的不純物濃度の
低下した第二導電形の表面層を形成する工程と、それら
の工程の後で選択的に真性半導体に第一導電型の性質を
付与することのできる不純物を導入してベース領域の表
面層に第一導電形のソース領域を形成する工程と、その
工程の後で少なくともチャネル形成領域上にゲート絶縁
膜を介してゲート電極を形成する工程とを含むことを特
徴とする請求項１記載のＭＯＳ型半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15986792A JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓ型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15986792A JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓ型半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065865A true JPH065865A (ja) | 1994-01-14 |
Family
ID=15702953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15986792A Pending JPH065865A (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓ型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US9331194B2 (en) | 2012-10-18 | 2016-05-03 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1992
- 1992-06-19 JP JP15986792A patent/JPH065865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US9331194B2 (en) | 2012-10-18 | 2016-05-03 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US9608057B2 (en) | 2012-10-18 | 2017-03-28 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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