JPH0656801U

JPH0656801U - 位置決め制御装置

Info

Publication number: JPH0656801U
Application number: JP093456U
Authority: JP
Inventors: 陽一加藤; 英志小山; 研一荒井; 良依若松
Original assignee: Olympus Optic Co Ltd
Current assignee: Olympus Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】制御対象の追加削除が簡単で多数の制御対象
を同期制御できる位置決め制御装置を得る。【構成】ＣＰＵバスＡ１０１とメインＣＰＵ部１０と
通信コントローラ部Ａ２０とからなるメインＣＰＵユニ
ット１００を有し、ＣＰＵバスＢ２０１とサブＣＰＵ部
３０と通信コントローラ部Ｂ４０とからなり各々が複数
の制御対象軸４００を位置決め移動可能な複数のサブＣ
ＰＵユニット２００を有し、マルチドロップ式の高速シ
リアル通信回線３００により、縦列接続して構成する。
メインＣＰＵユニット１００は離れた位置に配置された
複数のサブＣＰＵユニット２００と高速シリアル通信回
線３００を介して移動データおよび移動開始データを授
受することで、複数の制御対象軸の位置決め移動開始及
び終了時の同期をとる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、メインＣＰＵユニットにより制御される複数のサブＣＰＵユニットによって複数の制御対象を位置決め移動する位置決め制御装置に関するものである。

【０００２】

【従来の技術】

ＣＰＵを用いて複数の制御対象の位置決め制御を行う場合、１つのＣＰＵで制御できる制御対象の数（軸数）には自ずと限界があり、これを解決する手段として複数のＣＰＵを用いて制御対象の数を増やすという手法が一般的に知られている。しかしながら、従来この手法を用いた位置決め制御装置の多くがその複数のＣＰＵに対して同期制御を行うために、著しく複雑な構成を必要とするという問題点をかかえていた。

【０００３】この問題点を解決する為に、特開平１−１６１５０３号公報に記載されているような位置決め制御装置が提案されており、図６はその概要であり、また図７は同期回路の構成図をしめすものである。

【０００４】図６において、主制御を行うメインＣＰＵ部１と、各々が複数の制御対象４を位置決め移動するその各々が同期回路を具備している複数のサブＣＰＵ部２ａ〜２ｃと、それら全てのＣＰＵ部の間で各々読み書き自在の共有メモリ３が、制御データを転送するデータバス５と同期信号を伝える同期用バス６ａ〜６ｂにより結合された位置決め制御装置である。

【０００５】上記位置決め制御装置において複数のサブＣＰＵ部２ａ〜２ｃの内１つのサブＣＰＵ部２ａをマスタＣＰＵ部とし、残余のサブＣＰＵ部２ｂ、２ｃをスレーブＣＰＵ部とする。各サブＣＰＵ部２ａ〜２ｃには図７に示すようなＲＳフリップ・フロップ７とアンドゲート８よりなる簡単な同期回路を備えており、同期回路相互間は同期用バス６ａ、６ｂで接がれている。マスタＣＰＵ部２ａは、メインＣＰＵ部１からの制御により、各同期回路を介して自身を含む各サブＣＰＵ部２ａ〜２ｃの動作を開始させ、開始時の同期をとる。各サブＣＰＵ部２ａ〜２ｃの動作が完了すると、マスタＣＰＵ部１に備えられた完了情報出力回路に動作完了信号が送られる。動作完了信号が全てそろうと、完了情報出力回路がメインＣＰＵ部１にその旨を知らせ、完了時の同期をとる。

【０００６】

【考案が解決しようとする課題】

上記従来の技術によれば、その構成の複雑さが問題とされてきた複数のＣＰＵによる位置決め制御装置の同期制御において、各々のサブＣＰＵ部に設けられた簡単な同期回路とそれらを結ぶ専用の同期バスという簡単な構成により同期制御を行うことが可能となる。しかしながら、メインＣＰＵ部とサブＣＰＵ部間の種々のデータ授受がデータバスを介して行われるパラレルデータ転送によるため各ＣＰＵ部間の信号線数が多く、製造配線性、信頼性及び保守性が悪いという問題点があった。

【０００７】また、拡張性という面でも、制御規模を拡大するため制御対象を増設すべくサブＣＰＵ部を増やす場合、同期用バスを構成する位置決め移動完了同期用の信号線が各サブＣＰＵ部に対して１対１で設けられているため、既設のバスを再編成し直すと共に完了情報出力回路もサブＣＰＵ部の増設に伴う完了情報の増加が既設のアンドゲートの許容可能な入力数を越えた場合には、新たなアンドゲートの新設を余儀なくされるという同期回路による拡張規模への制約が強いという問題点があった。

【０００８】本考案は、上記従来技術の問題点に鑑みてなされたものであり、その目的は、回路という仕様が固定された手段によらず、同期動作を可能とすることで多数の制御対象を同期制御でき、しかも既設の構成要素になんら影響を与えることなく制御対象の追加削除が簡単になし得る位置決め制御装置を提供することにある。

【０００９】

【課題を解決するための手段】

図１は、本考案の位置決め装置の基本構成を示しており、ＣＰＵバスＡ１０１によって結ばれたメインＣＰＵ部１０と通信コントローラ部Ａ２０により構成された主制御を司るメインＣＰＵユニット１００と、ＣＰＵバスＢ２０１によって結ばれたサブＣＰＵ部３０と通信コントローラ部Ｂ４０より構成された各々が複数の制御対象軸４００を位置決め移動可能な複数のサブＣＰＵユニット２００が、マルチドロップ式の高速シリアル通信回線３００により、縦列接続されている。

【００１０】前述のメインＣＰＵユニツト１００の通信コントローラ部Ａ２０は、ＣＰＵバスＡ１０１を介してメインＣＰＵ部１０より転送されたパラレルデータをシリアルデータに変換し、高速シリアル通信回線３００へ送出するとともに、高速シリアル通信回線３００を通して自ユニットに送られてきたシリアルデータをパラレルデータに再生し、ＣＰＵバスＡ１０１を介してメインＣＰＵ部１０へ転送する機能を有する。

【００１１】一方、サブＣＰＵユニット２００の通信コントローラ部Ｂ４０は、高速シリアル通信回線３００上の自ユニット宛のシリアルデータのみを取込みパラレルデータに変換し、ＣＰＵバスＢ２０１を介してサブＣＰＵ部３０に転送するとともに、ＣＰＵバスＢ２０１を介してサブＣＰＵ部３０より転送されたパラレルデータをシリアルデータに変換し、高速シリアル通信回線３００上に送出する機能を有する。

【００１２】各サブＣＰＵユニット２００はその制御対象となる送り機構又は主軸機構に適用するモータを内蔵した自動機本体に着脱可能な駆動部自体に組み込まれており、メインＣＰＵユニット１００は離れた位置に配置された複数のサブＣＰＵユニット２００と高速シリアル通信回線３００を介して移動データおよび移動開始データを授受することで、複数の制御対象軸の位置決め移動開始及び終了時の同期をとる。

【００１３】

【作用】

上記構成によれば、メインＣＰＵユニット１００において、メインＣＰＵ部１０から通信コントローラ部Ａ２０に各サブＣＰＵ部３０に対する移動が出されると、通信コントローラ部Ａ２０は受け取った移動に対応するサブＣＰＵユニット２００に割り付けられた固有の回線番号を付加した個別の移動データと移動開始データに再編纂し、自己の記憶エリアに順次保管する。同期をとり移動させる制御対象軸に対応した全サブＣＰＵユニット２００に対する移動が上記の手順によって通信コントローラ部Ａ２０内で処理されると、通信コントローラ部Ａ２０は、個別の移動データを該当する各サブＣＰＵユニツト２００に高速シリアル通信回線３００を介して順次送信する。

【００１４】サブＣＰＵユニット２００の通信コントローラ部Ｂ４０は、高速シリアル通信回線３００上に送出された移動データを受信し個々に付加された固有回線番号を検索するこちにより、自ユニット宛の移動データの時のみ自ユニットのサブＣＰＵ部３０にシリアル−パラレルデータ変換してメインＣＰＵ部１０からの移動として転送した後、準備完了応答をメインＣＰＵユニット１００に高速シリアル通信回線３００を介して返送する。この手順によって、メインＣＰＵユニツト１００の通信コントローラ部Ａ２０が移動データを送信した全てのサブＣＰＵユニット２００から返送された準備完了応答を確認し終わると、各サブＣＰＵユニツト２００宛に自己の記憶エリアに一時保管していた移動開始データを高速シリアル通信回線３００を介して一斉同報する。

【００１５】移動開始データを受信した各サブＣＰＵユニツト２００の通信コントローラ部Ｂ４０は、サブＣＰＵ部３０に対して移動開始情報を送り、先に転送済みのメインＣＰＵ部１０からの移動データに応じた各制御対象軸移動をサブＣＰＵ部３０に一斉開始させる。これにより、移動開始時の同期がとれる。

【００１６】また、各制御対象軸４００がメインＣＰＵ部１０からの移動データに応じた移動を完了すると、各サブＣＰＵ部３０は、通信コントローラ部Ｂ４０にメインＣＰＵ部１０への移動完了情報データ送信要求を行い、通信コントローラ部Ｂ４０にメインＣＰＵ部１０への移動完了情報データ送信要求を行い、通信コントローラ部Ｂ４０はこれに呼応して自ユニットの固有回線番号が付加された所定の移動完了情報コマンドを高速シリアル通信回線３００を介してメインＣＰＵユニツト１００に送信する。

【００１７】一方、メインＣＰＵユニツト１００の通信コントローラ部Ａ２０は、移動開始データ一斉同報後、一括受信状態い゛高速シリアル通信回線３００を介して各サブＣＰＵユニット２００より送られてくる移動完了情報コマンドを常に待ち受け、コマンドを受信する度に固有回線番号を確認し、移動データ送信した際に自己の記憶エリアに設けた送信データテーブルの該当するサブＣＰＵユニツトステータスフラグを立てる。全てのステータスフラグがそろったところで、通信コントローラ部Ａ２０は移動完了情報をメインＣＰＵ部１０に送る。これにより、メインＣＰＵ部１０は相互に同期しながら移動するよう先に指令した制御対象軸全ての移動完了を認識し移動完了時の同期がとれる。

【００１８】

【実施例】

図２〜図４は、本実施例の位置決め制御装置であり、図２は全体構成を示すブロック図であり、図３はメインＣＰＵユニットの内部構成を示すブロック図であり、図４はサブＣＰＵユニットの内部構成を示すブロック図であり、図５は小型レンズ搬送機を示す斜視図である。

【００１９】本実施例は、Ｘ．Ｙ．Ｚの３つのＡＣサーボモータにより駆動される３軸が互いに直交し、かつそのＺ軸が回転軸θを具備した軸直交座標型ロボットを核とし、Ｌ1 、Ｌ2 の２つのＡＣサーボモータによって各々駆動され垂直方向に移動するローダとアンローダを組み合わせた小型レンズの搬送機における一例であり、機器全体の制御を司るホストコントローラ（プログラマブルコントローラ）の下で全駆動の位置決め移動制御を行う位置決め制御装置である。

【００２０】上記小型レンズの搬送機は、図５に示すように、小型レンズ搬送用４軸ロボットのＸ軸を駆動するＡＣサーボモータＸ及び機構部５１と、小型レンズ搬送用４軸ロボットＹ軸を駆動するＡＣサーボモータＹ及び機構部５２と、小型レンズ搬送用４軸ロボットのＺ軸を駆動するＡＣサーボモータＺ及び機構部５３と、小型レンズ搬送用４軸ロボットのθ軸を駆動するＡＣサーボモータθ及び機構部５４と、小型レンズ供給用ローダーを上下動させるためのＡＣサーボモータＬ１及び機構部５５と、小型レンズ排出用ローダーを上下動させるためのＡＣサーボモータＬ２及び機構部５６とから構成されている。また、小型レンズ搬送機の動作概要は、５５の機構によりトレー５７の１段を引き出させる高さまで上昇した供給用ローダー５８よりトレー５７に載せられた複数個の小型レンズ５９が定められたピックアップゾーンまで、スライダーテーブル６０によりトレー５７を介して搬送され、位置決めされる。次に、５１〜５４の機構より構成された４軸ロボットが、トレー５７より小型レンズ５９を１個だけピックアップし加工機の加工ポイントまで搬送した後、定められた姿勢に位置決めする。以上により加工機に対して小型レンズ５９が供給され、加工機が所定の加工を終えると前述の４軸ロボットは再び加工機の加工ポイントまで移動し、加工済み小型レンズを取り出し、既にスライダーテーブル２上に設置されている加工済みの小型レンズを収納する為の空の専用トレーに順次位置決めしながら載せて行く。以上の動作を繰り返してトレー１段分の小型レンズが全て加工されると５６の機構により昇降する排出用ローダー６１の挿入ポイントまでスライダーテーブル６３によりトレー５７が搬送され、排出用ローダー６１に押し込まれ搬出用ローダー６１が１段下降する。

【００２１】次に、本位置決め制御装置は、全体構成を示すブロック図である図２に示す通り、搬送機全体の制御を司る図示しないホストコカトローラの指令によって制御対象軸機構全てを一括管理するメインＣＰＵユニット１００と、各々がＡＣサーボモータで駆動される２つの制御対象軸機構４００−１，４００−２，４００− ３を互いに同期及び補間をとり位置決め移動制御しうる３つのサブＣＰＵユニツト２００−１，２００−２，２００−３が、主幹接続線３００−１と両端の終端器３００−３からなる主線と、その主線上の任意の位置に配置された複数のＴ字型分配器３００−４により主線より枝分かれした複数の分岐接続線３００−２に各々が接続されることでマルチドロップ式の高速シリアル通信回線３００上に縦列接続された構成である。

【００２２】上記において、高速シリアル通信回線３００の各要素にツイストペアケーブル系を用いて構成するか、同軸ケーブル系を用いて構成するかによる基本構成上の差異はない。

【００２３】メインＣＰＵユニット１００の内部構成を示すブロック図である図３において、メインＣＰＵユニット１００は、核となるメインＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、多点入力プログラマブル割り込み信号制御回路１４、６チャンネル２４ビット仕様のプログラマブルカウンタタイマ１５、及びホストコントローラとの指令・応答授受用の外部入出力制御用Ｉ／Ｆ回路１６がデータビット長８／１６のローカルバス１（１７）によって結合されて全体としてプログラマブルタイマカウンタ１５を用いてスケジュールの管理を行うイベントトリブン方式によるＲＯＭ１２に格納されたリアルタイムマルチタスクＯＳ環境下で複数の制御プログラムが動作する構造のメインＣＰＵ部１０と、差動型ライントランシーバ２２を介してバストポロジーの高速シリアル通信回線を通じてシリアルデータの送受信を行う自己ネットワーク再構築機能を具備した改良型トークンパッシングプロトコルシーケンス内蔵のシリアル通信コントローラ２１、送受信データの一時保管及び各種回線管理パラメータテーブル記憶用のデュアルポート仕様ローカルＲＡＭ２３、通信コントローラ２１の送受信完了及びネットワーク異常時に前述のメインＣＰＵ部１０の割り込み信号制御装置を介してメインＣＰＵ１１に各々の場合に対応した処理を要求しうる割り込み信号発生回路２４及び主に前述のメインＣＰＵ部１０各構成要素からのアクセス要求が上記のどの構成要素に対してなのかを判断し、一時的にアクセス権を開放すると共にデータビット長８／１６の整合を行うＣＰＵバスＩ／Ｆ回路２５をデータビット長８のローカルバス２（２６）によって結合された通信コントローラＡ部２０が、コントロールバス、アドレスバス、データバス及び各割り込みバスよりなるＣＰＵバスＡ部１０１によって接続されている。

【００２４】電源回路１０２は、メインＣＰＵユニツト１００に対して外部より供給される商用交流ＡＣ１００ＶをメインＣＰＵ部１００内部の各構成要素が必要とする直流電圧に変換し供給する多出力型ＡＣ／ＤＣコンバータである。動作クロック発振回路１０３は、メインＣＰＵ１１及び周辺構成要素のシステムクロックならびにシリアル通信のボーレートクロック供給用多周波数出力型発振器である。

【００２５】サブＣＰＵユニット２００の内部構成を示すブロック図である図４において、サブＣＰＵユニツト２００は、前述のメインＣＰＵユニット１００同様核となるサブＣＰＵ３１，ＲＯＭ３２，ＲＡＭ３３，多点入力プログラマブル割り込み信号制御回路３４、６チャンネル２４ビット仕様のプログラマブルカウンタタイマ３５、及び実際に制御対象軸を軌道するエンコーダ内蔵型ＡＣサーボモータのエンコーダ出力フィードバックＩ／Ｆを具備した任意の台形駆動指示パルス列がプログラマブルに出力可能なパルスジェネレータ回路３６−１，３６−２と、出力されたその指示パルス列をＡＣモータ用相出力に変換するサーボモータドライブ回路３７−１，３７−２より構成された機能ブロック回路２系統を、データビット長８／１６のローカルバス２（３７）によって結合し全体としてプログラマブルタイマカウンタ３５を用いてスケジュールの管理を行うイベントトリブン方式によるＲＯＭ３２に格納されたリアルタイムマルチタスクＯＳ環境下で２つのＡＣサーボモータを独立、同期及び各種補間動作等の組み合わせ制御可能な構造のサブＣＰＵ部３０と、差動型ライントランシーバ４２を介して前述のバストポロジーの高速シリアル通信回線を通じてシリアルデータの送受信を行う自己ネットワーク異常判断機能を具備した改良型トークンパッシングプロトコルシーケンス内蔵のシリアル通信コントローラ４１、送受信データ等の一時保管用のデュアルポート仕様ローカルＲＡＭ４３、通信コントローラ４１の送受信完了及びネットワーク異常時に前述のサブＣＰＵ部３０の割り込み信号制御装置を介してサブＣＰＵ３１に各々の場合に対応した処理を要求しうる割り込み信号発生回路４４及び主に前述のサブＣＰＵ部３０各構成要素からのアクセス要求が上記のどの要素に対してか判断し一時的にアクセス権を開放すると共にデータビット長８／１６の整合を行うＣＰＵバスＩ／Ｆ回路４５をデータビット長８のローカルバス２（４６）によって結合された通信コントローラＢ部４０が、コントロールバス、アドレスバス、データバス及び各割り込みバスよりなるＣＰＵバスＢ２０１によって接続されている。

【００２６】電源回路１０２は、サブＣＰＵユニツト２００に対して外部より供給される商用交流ＡＣ１００ＶをサブＣＰＵ部２００内部の各構成要素が必要とする直流電圧に変換し供給する多出力型ＡＣ／ＤＣコンバータである。動作クロック発振回路２０３は、サブＣＰＵ３１及び周辺構成要素のシステムクロックならびにシリアル通信のボーレートクロック供給用多周波数出力型発振器である。

【００２７】次に前述した位置決め制御装置の作用動作について説明する。メインＣＰＵユニツト１００において、ホストコントローラからの各制御対象軸に対する位置決め移動指令がマスタＣＰＵ部１０の外部入出力装置制御用Ｉ／Ｆ回路１６に伝達されると、外部入出力装置制御用Ｉ／Ｆ回路１６及び割り込み信号制御回路１４によってメインＣＰＵ１１に対しホストコントローラから各制御対象軸に対する位置決め移動指令の発生を割り込み処理要求として通達し、メインＣＰＵ１１はその割り込み要求を受け外部入出力装置制御用Ｉ／Ｆ１６のデータバッファ内に一時保管されていたホストコントローラの指令内容をＲＡＭ１３のホストコントローラ用メモエリアに一括転送処理後一定ブロック毎に順次取り込み解釈を行い装置内部用の位置決め移動指令に変換及び生成する。

【００２８】全ての制御対象軸に対する位置決め移動指令を生成しＲＡＭ１３の指令用メモエリアに格納し終わると、メインＣＰＵ１１は、通信コントローラ部Ａ２０のＣＰＵバスＩ／Ｆ回路２５に対してローカルＲＡＭ２３への送信データ転送要求を出し、これに応じてＣＰＵバスＩ／Ｆ回路２５は位置決め移動指令データ群をＲＡＭ１３の各指令用メモエリアよりローカルＲＡＭ２３の送信データテーブルにローカルバス１（１７）〜ＣＰＵバスＡ１０１〜ローカルバス２（２６）という経路で一括転送を行う。転送完了確認後、ＣＰＵバスＩ／Ｆ回路２５はシリアル通信コントローラ２１に対しサブＣＰＵユニツト２００−１，２００−２，２００−３への位置決め移動指令データの送信開始を要求する。

【００２９】要求を受理したシリアル通信コントローラ２１は、ローカルＲＡＭ２３に格納されている位置決め移動指令データ毎にその各位置決め移動指令データに対応するローカルＲＡＭ２３のネツトワークパラメータテーブルに予め登録された各サブＣＰＵユニツト２００−１，２００−２，２００−３に割り付けられた固有の回線番号を付加した個別の移動データと移動開始データに再編纂した形で順次読み出しながら内蔵の送信用データバッファに取り込んで送信準備を行う。

【００３０】相互に同期をとりながら移動を開始する全ての制御対象軸に対応した各サブＣＰＵユニット２００−１，２００−２，２００−３に対する移動命令が上記の手順によりシリアル通信コントローラ２１内で処理されると、シリアル通信コントローラ２１は、個別の移動データを該当する各サブＣＰＵユニツト２００−１，２００−２，２００−３宛に高速シリアル通信回線３００上にダイパルス信号に変換し差動型ライントランシーバ２２を用いて順次送出する。相互に同期をとりながら位置決め移動を行う全てのサブＣＰＵユニツトに対する以上の動作が完了すると、メインＣＰＵユニツト１００内のシリアル通信コントローラ２１は、各サブＣＰＵユニット２００−１，２００−２，２００−３から送られてくるべき正常受信応答及び準備完了応答に対する複数回線からの同時受信待ち受け状態となる。

【００３１】各サブＣＰＵユニット２００−１，２００−２，２００−３の通信コントローラ部Ｂ４０が持つシリアル通信コントローラ４１は、差動型ライントランシーバ４２を用い高速シリアル通信回線３００上に送出されたダイパルス信号に変換された移動データを受信し、個々に付加された固有回線番号を検索して自ユニット宛の移動データの時のみ内蔵のバッファに格納する。全データの格納が完了するとシリアル通信コントローラ４１は、ローカルＲＡＭ４３の受信データテーブルに一括転送した後、正常受信応答をマスタＣＰＵユニット１００に差動型トランシーバ４２を用い高速シリアル通信回線３００を介して返送する。

【００３２】同時にシリアル通信コントローラ４１は、割り込み信号発生回路４４を用いてサブＣＰＵ部３０内の割り込み信号制御回路２４を介しサブＣＰＵ３１に対して受信完了及び受信データ転送準備完了を知らせる割り込み処理要求を行う。サブＣＰＵ３１はその割り込み要求を受け通信コントローラ部Ｂ４０のＣＰＵバスＩ／Ｆ回路４５に対してローカルＲＡＭ４３への受信データ転送要求を出しこれに応じてＣＰＵバスＩ／Ｆ回路４５は位置決め移動指令用受信データ群をローカルＲＡＭ４３の受信データテーブルよりＲＡＭ３３の指令用メモエリアにローカルバス２（４６）〜ＣＰＵバスＢ２０１〜ローカルバス１（３８）という経路で一括転送を行う。

【００３３】メインＣＰＵユニット１００からの指令内容はＲＡＭ３３の指令用メモエリアに一括転送処理後、一定ブロック毎にサブＣＰＵ３１によって順次読み込まれ解釈が行われフィードバックＩ／Ｆ付パルスジェネレータ回路３６−１，３６−２用の位置決め移動パラメータに変換及び生成する。サブＣＰＵ３１は、生成した位置決め移動に必要なパラメータ群を２系統のフィードバックＩ／Ｆ付パルスジェネレータ回路３６−１，３６−２内のパラメータ毎のコマンドレジスタ群に順次設定を行う。移動開始コマンドパラメータを除く移動量、最高速度、加速度レート等の位置決め移動制御に必要な全てのパラメータ群を各フィードバックＩ／Ｆ付パルスジェネレータ回路３６−１，３６−２に設定し終わると、サブＣＰＵ３１は、ＣＰＵバスＩ／Ｆ回路４５を介してＣＰＵバスＢ２０１〜ローカルバス２（４６）の経路でシリアル通信コントローラ４１に対してメインＣＰＵユニット１００への受信完了応答送信コマンドを発行する。

【００３４】この受信完了応答送信コマンドを受理したシリアル通信コントローラ４１は、ローカルＲＡＭ４３内のネツトワークパラメータテーブルに設けられた同期制御管理メモエリアの制御対象毎のステータスフラグを立てた後、メインＣＰＵユニツト２００−１，２００−２，２００−３宛に自己の回線番号を付加した準備完了応答コマンドを高速シリアル通信回線３００上にダイパルス信号に変換し差動型ライントランシーバ４２を用いて送出する。メインＣＰＵユニット１００の通信コントローラ部Ａ２０内のシリアル通信コントローラ２１は、差動型ライントランシーバ２２を用い高速シリアル通信回線３００上に送出されているダイパルス信号に変換された各サブＣＰＵユニット２００−１，２００−２，２００−３からの準備完了応答コマンドを受信し、その準備完了応答コマンドに付加されている固有回線番号を検索し、ローカルＲＡＭ２３内のネツトワークパラメータテーブルに設けられた同期制御管理メモエリアの各サブＣＰＵユニット２００−１，２００−２，２００−３に該当するステータスフラグを立てる。

【００３５】以上がメインＣＰＵユニツト１００ならびにサブＣＰＵユニツト２００−１，２００−２，２００−３の通信コントローラ部Ａ２０及び通信コントローラ部Ｂ４０が相互にデータを授受する為の一連の手順である。このような両ユニツト間でのデータ授受手順によってメインＣＰＵユニツト１００のシリアル通信コントローラ２１を含む通信コントローラ部Ａ２０は、移動データを送信した全てのサブＣＰＵユニット２００から返送された準備完了応答を確認し終わると同時に、各サブＣＰＵユニツト２００−１，２００−２，２００−３宛にローカルＲＡＭ２３内のネツトワークパラメータテーブルに設けられた同期制御管理メモエリアより一時保管していた移動開始コマンドを読み込み、高速シリアル通信回線３００を介して全サブＣＰＵユニツト２００−１，２００−２，２００−３に一斉同報を行う。

【００３６】この移動開始コマンド信号を受信した時点で各サブＣＰＵユニツト２００−１，２００−２，２００−３の通信コントローラ部Ｂ４０は、サブＣＰＵ部３０に対して位置決め動作の開始を要求する割り込み信号を出す。サブＣＰＵ部３０内のサブＣＰＵ３１は割り込み制御回路３４を介して前述の位置決め動作開始要求割り込み信号を受け取ると、先ず前述のローカルＲＡＭ４３内のネツトワークパラメータテーブルに設けられた同期制御管理メモエリアより一時的に保管されていた制御対象毎のステータスフラグを付加し移動開始データを自己の汎用レジスタに読み込み、自己が管理する２系統のフィードバックＩ／Ｆ付パルスジェネレータ回路３６−１，３６−２のスタートコマンドレジスタに対して移動開始コマンドパラメータを設定するという割り込み処理を行う。

【００３７】２系統のフィードバックＩ／Ｆ付パルスジェネレータ３６−１，３６−２は、移動開始コマンドパラメータが所定のレジスタに設定されると同時に各々のサーボモータドライブ回路３７−１，３７−２に指示パルス列を出し、この指示パルスに従いサーボモータドライブ回路３７−１，３７−２は、制御対象軸に機械的に接続されているＡＣモータの駆動を開始する。

【００３８】この一連の動作は、メインＣＰＵユニツト１００より移動開始データを一斉同報された全てのサブＣＰＵユニツト２００−１，２００−２，２００−３で同時に行われるため、複数の制御対象軸相互の移動開始時における同期がとれる。また、各サブＣＰＵ部３０は、各制御対象軸４００が前述の移動に応じた移動を完了したことを各系統毎のフィードバックＩ／Ｆ付パルスジェネレータ回路３６− １，３６−２からの完了信号の論理積をとった割り込み信号によって知らされると、自ユニツトの通信コントローラ部Ｂ４０にメインＣＰＵユニツト１００への移動完了情報データ送信要求を行う。これに呼応して通信コントローラ部Ｂ４０は、所定の移動完了情報データに自ユニットの固有回線番号を付加し高速シリアル通信回線３００を介してメインＣＰＵユニット１００に送信する。

【００３９】メインＣＰＵユニツト１００の通信コントローラ部Ａ２０は、移動開始データの一斉同報後、高速シリアル通信回線３００を介して各サブＣＰＵユニット２００より送られてくる移動完了情報データの受信待ち受け状態であり、移動完了情報データを受信する度にその固有回線番号を確認し、移動を送信した際にローカルＲＡＭ２３内に設けておいた送信先データテーブルの該当するサブＣＰＵユニットステータスフラグを立てる。

【００４０】全てのステータスフラグがそろったところで、通信コントローラ部Ａ２０は移動完了情報をメインＣＰＵ部１０のメインＣＰＵ１１に割り込み信号発生回路２４からの全位置決め動作完了割り込み信号として送る。割り込み信号制御回路１４を介してこれを受け取ったメインＣＰＵ１１は、ホストコントローラに外部入出力装置Ｉ／Ｆ回路１６を通じて、先に要求された各制御対象軸に対する全ての位置決め移動が終了したことを伝え、次の位置決め移動指令に備える。以上によって、複数の制御対象軸相互の移動完了時における同期がとれる。

【００４１】本実施例の位置決め制御装置によれば、特別な同期信号回路と専用の信号伝達回路を設けることなく、通常のデータ交換に用いる通信回線を利用して同期情報を授受するだけで多数の制御対象を同期制御できる。また、複数のＣＰＵ間の同期情報授受媒体も通信回線１対のみで多数の信号線束からなるＣＰＵバスというデータ授受媒体に比べ著しく省配線化が可能である。さらに、そのデータ交換に用いる通信回線にマルチドロップ式高速シリアル通信を用いることで、制御対象軸の増設がサブＣＰＵユニツト２００と接続用シリアル通信回線３００−３，３００−４を１系統増設し、メインＣＰＵユニツト１００にその固有回線番号を登録するだけで容易に対処でき、制御対象の削除に対しても同様にして、サブＣＰＵユニツト２００を取り外すと共に、メイナＣＰＵユニツト１００からその固有回線番号を抹消するだけで、既設の構成要素になんら手を加えずに対処が可能である。更に固有回線番号の登録、抹消による通信回線の構成要素数の変化をメインＣＰＵユニット１００の通信コントローラ部Ａ２０自身が定期的にその時点の回線状態を回線情報として更新していく為、外部から特別な操作を必要としない。

【００４２】

【考案の効果】

本考案の位置決め制御装置によれば、同期制御専用の特別な回路を必要とせずに通常のデータ交換に用いる通信回線を利用して同期情報を授受し、それに用いる同期情報授受媒体も１対の通信回線のみという省配線構造で多数の制御対象軸を同期制御でき、かつ既設の構成要素になんら影響を与えることなく制御対象軸の追加削除が可能な位置決め装置が得られる。

【図面の簡単な説明】

【図１】本考案の位置決め制御装置の構成を示す概念図
である。

【図２】本考案の一実施例における制御装置の全体構成
を示すブロック図である。

【図３】同実施例におけるメインＣＰＵユニットの内部
構成を示すブロック図である。

【図４】同実施例におけるサブＣＰＵユニットの内部構
成を示すブロック図である。

【図５】同実施例における小型レンズ搬送機を示す斜視
図である。

【図６】従来の位置決め制御装置の構成を示す概念図で
ある。

【図７】同従来の制御装置における同期回路の構成を示
す回路図である。

【符号の説明】

１００メインＣＰＵユニツト１０メインＣＰＵ部２００サブＣＰＵユニット３０サブＣＰＵ部３００高速シリアル通信回線２０通信コントローラ部Ａ４０通信コントローラ部Ｂ４００制御対象軸機構１０１ＣＰＵバスＡ２０１ＣＰＵバスＢ

───────────────────────────────────────────────────── フロントページの続き (72)考案者若松良依東京都渋谷区幡ヶ谷２丁目43番２号オリンパス光学工業株式会社内

Claims

【実用新案登録請求の範囲】

【請求項１】メインＣＰＵユニットにより制御される
複数のサブＣＰＵユニットで複数の制御対象を位置決め
移動する位置決め装置において、前記メインＣＰＵユニ
ット及びサブＣＰＵユニットが前記各々のＣＰＵユニッ
ト内に配置されたＣＰＵ部とＣＰＵバスによって結ばれ
た通信手段を備え、メインＣＰＵユニットとサブＣＰＵ
ユニットがマルチドロップ式のシリアル通信手段で結合
されていることを特徴とする位置決め制御装置。