JPH0391319A - プログラマブル型論理装置 - Google Patents

プログラマブル型論理装置

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JPH0391319A
JPH0391319A JP1228833A JP22883389A JPH0391319A JP H0391319 A JPH0391319 A JP H0391319A JP 1228833 A JP1228833 A JP 1228833A JP 22883389 A JP22883389 A JP 22883389A JP H0391319 A JPH0391319 A JP H0391319A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はプログラム可能なスイッチング手段を有する
プログラマブル型論理装置及びこれに用いられる記憶回
路に関する。
（従来の技術） 近年、論理ゲートをユーザーが作り変えることができる
集積回路が良く用いられるようになっできた。このよう
な集積回路は一般にプログラマブル型論理装置（プログ
ラマブル・ロジック・デバイス、略してＰＬＤ）と称さ
れている。このＰＬＤの特徴は、その中に実質的にスイ
ッチとして動作する能動素子又は受動素子が多数作り込
まれていることにあり、その多数のスイッチ素子のそれ
ぞれをオンさせるか、オフさせるかを選択することによ
り所望の論理機能を得ることができるようにしたことで
ある。
ＰＬＤの従来例として、例えば米国特許公報第４６９５
７４０号に開示されているＣＭＯＳ）ランスミッション
・ゲートを用いたものが知られている。この構成を第１
１図に示す。このゲートは４個のＣＭＯＳトランスミッ
ション・ゲート８Ｉ〜８４と、これら４個のＣＭＯＳ）
ランスミッション・ゲートを選択的にオン状態に設定す
るための制御データを保持する１個のフリップフロップ
回路８５及び１個のバッファ回路８６とから構成されて
いる。上記４個の各ＣＭＯＳ）ランスミッション・ゲー
ト８１〜８４はそれぞれＰチャネルのＭＯＳ）ランジス
タとＮチャネルのＭＯＳトランジスタとを並列接続して
構成されており、これらの各ゲート端子は上記フリップ
フロップ回路８５のＱ信号端子、もしくは０信号端子に
選択的に接続されている。
このような構成の回路において、Ｑ信号が“１”、０信
号が“Ｏ”となるように予め上記フリップフロップ回路
８５をプログラムしておけば、トランスミッション・ゲ
ート８１．８２がオン、トランスミッション・ゲート８
３．８４がオフとなり、ノードＡの信号がバッファ回路
８６を介してノードＢに伝達される。逆にＱ信号が“０
”、０信号か“１”となるように上記フリップフロップ
回路８５をプログラムしておけば、トランスミッション
・ゲート８３．８４がオン、トランスミッション・ゲー
ト８１．８２がオフとなり、ノードＢの信号がバッファ
回路８６を介してノードＡに伝達される。このように、
このＰＬＤでは、フリップフロップ回路の保持データに
応じて信号の伝達方向を選択的に決定することができる
。
（発明が解決しようとする課題） ところで、上記従来のＰＬＤのように、スイッチ素子と
してＣＭＯＳトランスミッション・ゲートを用いると、
１個のスイッチ素子を構成するために２個のトランジス
タが必要になる。そのため、例えばＮチャネルのＭＯＳ
）ランジス２１個だけからなるスイッチ素子に比べ、回
路が複雑になり、かつゲート端子を接続するための配線
も煩わしくなり、しかもパターン面積は２倍以上となる
。このため、集積度が上らず、多数のスイッチ素子を有
するＰＬＤにおいては、チ・ツブ面積が非常に大きいも
のになる。周知のように、チ・ツブ面積の増大は１ウエ
ーハ当たりのチップ数を減らし、さらに、歩留まりの低
下をもたらし、結果として゛コストの増加を招く。さら
に大きなチ・ツブ面積を持つ集積回路は、パッケージも
大きなものとなり、プリント基板上での実装個数をも低
減させ、さらにコストが増加することになる。
一方、スイッチ素子をＮチャネルのＭＯＳ）ランジス２
１個だけで構成した場合には上記とは異なる新たな問題
が生じる。それは、ＮチャネルのＭＯＳトランジスタ固
有の特性であり、バックゲート・バイアス効果として良
く知られているものである。すなわち、ＮチャネルのＭ
ＯＳ）ランジスタをオンさせるためには、ゲート端子を
高電位の電源電圧、例えばＶＤＤに設定するが、この状
態では、ｖＤＤ近傍の信号レベルを伝達することかでき
ない。よく知られているように、ＮチャネルのＭＯ９＋
−ランジスタは、ゲート端子の電位がソース端子の電位
よりしきい電圧（Ｖ　ｔｈ）以上大きくないとオンしな
い。従って、ゲート端子の電位がｖＤＤのときは、伝達
できる最大の電位は（ＶＤＤ−Ｖ　ｔｈ）でしかない。
しかも、この電位に近くになると、ＮチャネルのＭＯＳ
トランジスタはオン状態とはいえ、そのオン抵抗値が著
しく高く、高速動作は見込めない。これでは、動作電源
電圧範囲が狭くなり、信頼性を減少させるばかりでなく
、高速のプログラマブル型論理装置を実現することは困
難となる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積度及び信頼性が高く、高速動作
が可能なプログラマブル型論理装置及びこれに用いられ
る記憶四路を提供することにある。
［発明の構成コ （課題を解決するための手段） この発明のプログラマブル型論理装置は、１ビットの制
御データを保持するデータ保持手段と、上記データ保持
手段で保持させるべきデータが伝達されるデータ伝達手
段と、上記データ保持手段を選択するための選択信号が
伝達される選択手段と、上記データ保持手段の保持デー
タに応じてスイッチ制御されるＭＯＳ型スイッチ手段と
、上記ＭＯＳ型スイッチ手段を介して結合された２本の
信号線と、上記データ保持手段で保持されているデータ
の電位振幅を上記２本の信号線で伝達される信号の電位
振幅よりも拡大する電位振幅拡大手０ 段とを具備したことを特徴とする。
また、この発明のプログラマブル型論理装置に用いられ
る記憶回路は、第１レベル及び第２レベルのデータを記
憶するデータ記憶手段と、上記データ記憶手段に書き込
まれるデータが伝達される１本のデータ線と、上記デー
タ記憶手段を選択するため選択信号が伝達される１本の
選択線と、上記データ記憶手段に第１レベルのデータの
書き込みを行う際に、上記データ線及び選択線で伝達さ
れるデータもしくは信号の電位振幅よりも小さな電位の
電源電圧をこのデータ記憶手段に供給する電源供給手段
とを具備したことを特徴とする。
さらにこの発明のプログラマブル型論理装置は、第１レ
ベル及び第２レベルのデータを記憶するデータ記憶手段
と、上記データ記憶手段に書き込まれるデータが伝達さ
れる１本のデータ線と、上記データ記憶手段を選択する
ため選択信号が伝達される１本の選択線と、上記データ
記憶手段の記憶データに応じてスイッチ制御されるＭＯ
Ｓ型スイッチ手段と、上記ＭＯＳ型スイッチ手段を介し
て１ 結合された２本の信号線と、上記データ記憶手段に第１
レベルのデータを書き込む際には上記データ線及び選択
線で伝達されるデータもしくは信号の電位振幅よりも小
さな電位の電源電圧をこのデータ記憶手段に供給すると
共に上″記ＭＯ５型スイッチ手段をスイッチ制御する際
には上記データ線及び選択線で伝達されるデータもしく
は信号の電位振幅よりも大きな電位の電源電圧をこのデ
ータ記憶手段に供給する電源供給手段とを具備したこと
を特徴とする。
（作用） この発明のプログラマブル型論理装置では、ＭＯ５型ス
イッチ手段のオン、オフ動作を制御するための制御デー
タがデータ保持手段に保持される。そして、このデータ
保持手段に保持されている制御データに埜づいて上記Ｍ
Ｏ５型スイッチ手段をオン、オフ制御する際に、上記デ
ータ保持手段で保持されているデータの電位振幅が拡大
される。これによって、ＭＯ５型スイッチ手段のオン抵
抗が十分に低くなり、２本の信号線間での信号２ の授受が信号レベルの低下を伴わずに行われる。
また、この発明のプログラマブル型論理装置に用いられ
る記憶回路では、１本のデータ線及び１本の選択線を用
いてデータ記憶手段に対し高レベル側の第１レベルのデ
ータの書き込みを行う際に、上記データ線及び選択線で
伝達されるデータもしくは信号の電位振幅よりも小さな
電位の電源電圧をこのデータ記憶手段に供給することに
より、第１レベルのデータの誤書き込みの発生が防止さ
れる。
さらに上記の記憶回路を用いたプログラマブル型論理装
置では、ＭＯＳ型スイッチ手段のオン、オフ動作を制御
するための制御データがデータ記憶手段に記憶される。
このとき、上記のようにデータ線及び選択線で伝達され
るデータもしくは信号の電位振幅よりも小さな電位の電
源電圧をこのデータ記憶手段に供給することにより、高
レベル側の第１レベルのデータの誤書き込みの発生が防
止される。一方、データ記憶手段の記憶データに基づい
てＭＯＳ型スイッチ手段をオン、オフ制御　３ する際には、データ記憶手段で記憶されているデータの
電位振幅が拡大される。これによって、ＭＯＳ型スイッ
チ手段のオン抵抗が十分に低くなり、２本の信号線間で
の信号の授受が信号レベルの低下を伴わずに行われる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明に係るプログラマブル型論理装置の第
１の実施例装置における最小の構成を示す回路図である
。この実施例装置はスイッチ用のＮチャネルＭＯＳトラ
ンジスタ１０と、このＭＯＳトランジスタＩＯをオン、
オフ制御するために使用される１ビットの制御データを
保持するデータ記憶回路２０とから構成されており、か
つこれらは一つの集積回路チップ上に構成されている。
上記ＭＯＳトランジスタＩＯのソース端子、ドレイン端
子は２本の信号線ＩＬ　１２にそれぞれ接続されており
、このＭＯＳ）ランジスタｌＯのゲート端子には上記デ
ータ記憶回路２０の保持データが供給４ される。上記２本の信号線１１．１２には“１”レベル
が通常の電源電圧ＶＤＤ％　　“０”レベルが接地電圧
である信号が伝達されるようになっている。
さらに、上記データ記憶回路２０には２個のインバータ
２１．２２をカスケード接続してなるフリップフロップ
２３が設けられている。このフリップフロップ２３にデ
ータを書き込むために、書き込み用データ線２４及び２
５が選択用のＮチャネルのＭＯＳ）ランジスタ２Ｂ、２
７を介してこのフリップフロップ２３に接続されている
。上記両ＭＯＳトランジスタ２６．２７のゲート端子は
選択線２８に共通に接続されている。そして、このこの
フリップフロップ２３のインバータ２１の出力が記憶デ
ータとして上記スイッチ用のＭＯＳトランジスタ１０の
ゲート端子に供給される。
このような構成のデータ記憶回路は、周知のランダム・
アクセス・メモリ（ＲＡＭ）の記憶セル回路として使用
されているものに類似している。
しかし、上記フリップフロップ２３の２個のインバータ
２１．２２に供給される電源電圧が通常のＶＤＤで　５ はなく、ＶＦ、Ｅとなっている点で異なっている。なお
、この電源電圧ｖ６については後に説明する。
次に上記回路の動作を説明する。まず、データ記憶回路
２０に所望の制御データを書き込む動作について説明す
る。スイッチ用のＭＯＳトランジスタ１０をオンさせる
時は、書き込み用データ線２４に″０″レベルのデータ
を、データ線２５には“１″レベルのデータをそれぞれ
与える。ここで上記データの“１“レベルは電源電位ｖ
ＤＤ１　　“０“レベルは接地電位であるとする。この
状態で選択線２８に“１“レベルの信号を与えると、選
択用のＭＯＳトランジスタ２６．２７がオンしてこのデ
ータ記憶回路が選択され、データ線２４．２５のデータ
がフリップフロップ２３に伝達される。この時、フリッ
プフロップ２３に供給される電源電圧ＶＥＲは通常のＶ
ＤＤレベルにされている。従って、フリップフロップ２
３には、周知のＲＡＭの記憶セル回路の場合と同様に′
１″レベルのデータが書き込まれる。
すなわち、インバータ２１の出力が“１“レベル、イン
バータ２２の出力が“０”レベルとなるような６ 状態でデータが書き込まれる。
これに対し、書き込み用データ線２４．２５に“１”レ
ベル、“０”レベルのデータを与え、かつ選択線２８に
“１”レベルの信号を与えると、フリップフロップ２３
には“Ｏ”レベルのデータが書き込まれる。この時も、
フリップフロップ２３に供給される電源電圧ＶＥＲは通
常のＶＤＤレベルにされている。
データの書き込み動作が終了したら、選択線２８に“０
”レベルの信号を与える。これにより、選択用のＭＯＳ
）ランジスタ２Ｂ、２７がオフするため、フリップフロ
ップ２３の記憶データは電源電圧ｖＥＥを供給している
間は、書き込み用データ線２４．２５のデータに係わり
なく、常に保持される。
次に、電源電圧ＶＥＲをＶＤＤよりも高い電位ＶＰＰと
する。このようにフリップフロップ２３の電源電圧を上
昇させると、このフリップフロップ２３が“１″レベル
を保持している場合、インバータ２２の“１”　レベル
電位もＶＤＤからＶＰＰに上昇する。
この結果、このフリップフロップ２３の保持データが供
給されるスイッチ用のＭＯＳ）ランジスタ１０７ は十分オン状態になり、そのオン抵抗は十分に低いもの
となるため、２本の信号線１１．１２相互間ではＶＤＤ
レベルが減少せずに信号の授受が可能となる。
一方、フリップフロップ２３の保持データが“Ｏ”レベ
ルの場合は、インバータ２２の“０“レベル電位は接地
電圧のままであるから、スイッチ用ρＭＯＳトランジス
タｌＯはオフ状態になり、２本の信号線１１１２相互間
は遮断される。
このように上記実施例によれば、１個のＭＯＳトランジ
スタのみをスイッチとして用いたプログラマブルな論理
装置が実現できる。しかも、２本の信号線１１１２のレ
ベルがＶＤＤ近傍のときでも、そのレベルを減少させな
いで授受させることができ、かつ高速動作が可能である
。この結果、動作電源電圧範囲が広くなり、信頼性が向
上すると共に高速のプログラマブル型論理装置が実現で
きる。
第２図は上記実施例装置のフリップフロップ２３におけ
る２個のインバータ２１．２２それぞれをＣＭＯＳイン
バータで実現した場合の詳細な構成８ を示す回路図である。上記両インバータ２１．２２はＰ
チャネルのＭＯＳＩ−ランジスタ３Ｌ　３３それぞれと
ＮチャネルのＭＯＳトランジスタ３２．８４それぞれと
から構成されている。上記ＰチャネルのＭＯＳ）ランジ
スタ３Ｌ　３３の各ソース端子は前記電源電圧ＶＥＲが
供給されているノードに接続されており、これらＭＯＳ
トランジスタ３Ｌ　３３の各サブストレート端子も電源
電圧ＶＥＥが供給されているノードに接続されている。
上記両ＭＯＳトランジスタ３１．３３の各ドレイン端子
には上記ＮチャネルのＭＯＳトランジスタ３２．３４の
各ドレイン端子が接続されており、これらＭＯＳ）ラン
ジスタ３２．３４の各ソース端子は接地電圧が供給され
ているノードに接続されている。また、これらＭＯＳト
ランジスタ３２．３４の各サブストレート端子も接地電
圧が供給されているノードに接続されている。さらに上
記両ＭＯ５）ランジスタ３１．３２のゲート端子が共通
に接続され、このゲート共通接続点がインバータ２１の
入力端子にされており、ｔ３Ｊ様に上記両ＭＯＳｌ−ラ
ンジスタ３３．３４のゲート端子が異通９ に接続され、このゲート共通接続点がインバータ２２の
入力端子にされている。また、前記選択用のＭＯＳ）ラ
ンジスタ２６．２７の各サブストレート端子も、接地電
圧が供給されているノードに接続されている。
上記構成でなる装置は、ＣＭＯＳ構造でなる２個のイン
バータ２１．２２を構成するＰチャネルのＭＯＳ）ラン
ジスタ３Ｌ　３３のソース端子及びサブストレート端子
がＶＥＲのノードに接続されていることが特徴である。
これはＣＭＯＳ−Ｎウェル・プロセスにおいて、ｖＤＤ
系のＮウェル領域とＶＥＲ系のＮウェル領域とが同一半
導体チップ上に混在していることを示唆している。つま
り、スイッチ用のＭＯＳトランジスタ１０を介して信号
の授受か行われる信号線ＩＬ　１２に接続された図示し
ない他の回路のＮウェル領域は電圧ＶＤＤにバイアスさ
れ、スイッチ用のＭＯＳ）ランジスタｌＯのオン、オフ
制御を行うデータ記憶回路２０のＮウェル領域は電圧Ｖ
ＥＥにバイアスされる。
ところで、上記スイッチ用のＭＯＳＩ−ランジス０ り１０が多数集積される場合、それらの制御回路、つま
りデータ記憶回路２０も多数となり、制御用の信号線の
数も多くなる。そこで、スイッチ用のＭＯＳ）ランジス
タｌＯ及びデータ記憶回路２０を多数集積する場合には
工夫が必要である。
第３図は上記実施例装置の応用例装置の回路図であり、
上記スイッチ用のＭＯＳ）ランジスタ１０及びデータ記
憶回路２０を多数集積した場合の全体の構成を示すもの
である。図示のように多数のデータ記憶回路２０を集積
する場合には、これら多数のデータ記憶回路２０をマト
リックス状に配置して書き込み用データ線２４．２５及
び選択線２８を複数のデータ記憶回路２０で共有するこ
とにより、制御用の信号線の数を減少させることができ
る。なお、スイッチ用のＭＯＳトランジスタ１０は前記
信号線１１．１２（第３図では図示せず）を介して他の
スイッチ用のＭＯＳ）ランジスタｌＯと接続されており
、任意の信号線間には信号の方向を決定するためのイン
バータ３５が押入されている。
上記実施例装置及び応用例装置において、前記１ 電源電圧ＶＰ、Ｅは集積回路チップの外部から供給する
ようにしてもよいが、この場合にはチップの端子が増加
することになり好ましくない。従って、同一チップ内に
前記電源電圧ＶＥｕを発生する回路を構成することが考
えられる。
次に前記第１図もしくは第３図の回路で使用される前記
電源電圧■ＥＥを発生する回路を集積回路チップに内蔵
させる場合について以下に説明する。
第４図は、通常の電源電圧ｖｌ）Ｘ、から前記電源電圧
ＶＰＰを発生し、これを切り替えて出力するＶＥＲ発生
回路の構成を示す回路図である。図において、端子４１
には外部から通常の電源電圧ｖＤＤが印加される。この
端子４１に印加された電圧ｖＤｏはＶ２１発生回路４２
及び切り替え回路４３に供給される。■、。
発生回路４２は電源電圧ＶＤＤを昇圧して電圧ＶＰＰを
発生する。この電圧■ＰＰは上記切り替え回路４３に供
給される。切り替え回路４３は図示しない制御信号に応
じて上記両電圧ＶＤＤＳＶ、Ｐを切り替え、前記電圧Ｖ
ＲＥとして出力する。
第５図は上記第４図中のＶＰＦ発生回路４２の詳細　２ な構成を示す回路図である。インバータ５１〜５６には
電圧ＶＤＤが電源電圧として供給されており、このうち
の５個のインバータ５１〜５５によってリング発振回路
５７が構成されている。このリング発振回路５７の発振
出力はインバータ５Ｂを介してコンデンサ５８の一方電
極側に印加される。このコンデンサ５８の他方電極側に
はダイオード５９を順方向に介して通常の電源電圧Ｖ。
Ｄが印加されている。また、上記コンデンサ５８の他方
電極側にはダイオード６０の正極性側が接続されている
。
このような構成の回路はチャージポンプ回路として良く
知られており、リング発振回路５７が発振を開始してか
ら所定の時間の経過後に、ダイオード６０の負極性側に
電圧ＶＤＤよりも高い電圧■１．を得ることができる。
第６囚は上記第４図中の切り替え回路３３の詳細な構成
を示す回路図である。図中の制御信号は、前記データ記
憶回路２０（第１図に図示）にデータの書き込みを行う
際及び書き込み後にデータを保持している期間には“０
”レベルにされ、保持デ３ 一夕に応じて前記スイッチ用のＭＯ９Ｉ−ランジスタ（
同じく第１図中に図示）のオン、オフ制御を行う際には
“１″レベルにされるものである。この制御信号はイン
バータ６１及びレベル変換回路６２を介してＰチャネル
のＭＯＳ）ランジスタロ３のゲート端子に供給されると
共に、インバータ８ｔ、　８５及びレベル変換回路６６
を介してもう１個のＰチャネルのＭＯＳ）ランジスタロ
７のゲート端子に供給される。上記両レベル変換回路６
２．６６はそれぞれ、電圧ｖＤＤと接地電圧との間の論
理振幅を、電圧ｖ、Ｐと接地電圧との間の論理振幅に変
換するものである。また、上記ＭＯＳトランジスタ６３
のソース端子及びサブストレート端子は共に電源電圧Ｖ
ＤＤのノードに接続されており、上記ＭＯＳトランジス
タ６７のソース端子及びサブストレート端子は具に電源
電圧■２．のノードに接続されている。
そして、上記両ＭＯ５Ｉ−ランジスタロ３．８１のドレ
イン端子は共通に接続され、そのドレイン共通接続点か
ら前記電圧ＶＥＥが出力されるようになっている。
　４ この切り替え回路３３において、制御信号が“０”レベ
ルにされているときにはＭＯＳ）ランジスタロ３がオン
し、ＭＯＳトランジスタ６７がオフするため、電圧ＶＤ
Ｄが電圧ｖ８Ｆ、とじて出力される。一方、制御信号が
“１“レベルにされているときにはＭＯＳ）ランジスタ
ロ７がオンし、ＭＯＳトランジスタ６３がオフするため
、電圧ＶＰＰが電圧ＶＥＥとして出力される。
第７図はこの発明に係るプログラマブル型論理装置の第
２の実施例装置における最小の構成を示す回路図である
。この実施例装置は前記第１の実施例装置と同様にソー
ス端子、ドレイン端子が２本の信号線１１Ｓ１２にそれ
ぞれ接続されたスイッチ用のＮチャネルＭＯＳ）ランジ
スタｌＯと、このＭＯＳ）ランジスタｌＯをオン、オフ
制御するために使用される１ビットの制御データを保持
するデータ記憶回路２０′　とから構成されており、か
つこれらは一つの集積回路チップ上に構成されている。
上記データ記憶回路２０′　は、前記第１の実施例装置
におけるデータ記憶回路２０に対し、１本の書　５ き込み用データ線２４と１個の選択用のＮチャネルのＭ
ＯＳトランジスタ２８とが省略されたものである。そし
て、この実施例装置の場合も、フリップフロップ２３の
２個のインバータ２１．２２に供給される電源電圧が■
ＤＤではなく、■Ｆ、ｐ、となっている点がＲＡＭの記
憶セル回路として使用されているものと異なっている。
ところで、上記構成でなる回路において、フリップフロ
ップ２３の２個のインバータ２１．２２を通常の電源電
圧ｖＤＤで常時、動作させようとすると誤書き込みが生
じる。例えば、書き込みを行う前の状態のときにインバ
ータ２１の出力が“０”レベルになっていると仮定する
。この時、選択線２８のレベルは″０″レベルになって
おり、データ保持状態にある。この状態でフリップフロ
ップ２３に“１”を書き込む時は、まず、書き込み用デ
ータ線２５に“１″レベルのデータを与える。その後、
選択線２８に“１”レベルの信号を与えてＭＯＳ）ラン
ジスタ２７をオンさせると、予めインバータ２１が出力
している“Ｏ”レベルのデータと書き込み用デ６ 夕線２５の″１″レベルのデータが衝突するため、イン
バータ２１の出力端子のレベルは″Ｏ″レベルと“１″
レベルの中間のレベルになる。この中間レベルが他方の
インバータ２２の回路閾値よりも大きくならないと、イ
ンバータ２２の出力レベルは反転せず、その論理値は“
１”のままで止まることになる。結局、“１”レベルの
書き込み用データを与えたにもかかわらず、フリップフ
ロップ２３の記憶データは“０”のままとなり、“１”
の書き込みは行われないことになる。このような状況は
実際に起こり得る。それはＮチャネルのＭＯＳ＋−ラン
ジスタがバックゲート・バイアス効果によって“１”レ
ベルのデータを通しにくいことに起因している。よく知
られているように、バックゲート・バイアス効果により
、書き込み用データ線２５の電位が高くなる程、ＭＯＳ
トランジスタ２７のオン抵抗が高くなり、書き込み用デ
ータ線２５の電位が（ＶＤＤ−ｖｔｈ）ヨりも高くなる
と、ＭＯＳトランジスタ２７はカットオフしてしまう。
なお、ｖｔｈはＮチャネルのＭＯＳトランジスタの閾値
である。
７ このため、インバータ２１が“０”レベルを出力してい
る場合、このインバータ２１の出力端子側の電位に上限
が存在し、その値が十分に高くないときには、書き込み
不良が生じてしまう。一方、“Ｏ”書き込みの場合には
ＭＯＳトランジスタ２７のオン抵抗が十分に低くなるた
め、インバータ２１が“１“レベルを出力していても、
このインバータ２１の出力端子側の電位をインバータ２
２の回路閾値よりも小さくすることができる。従って、
“０”書き込みは正常に行われる。
そこで、この実施例装置では、フリップフロップ２３の
２個のインバータ２１．２２に供給する電源電圧Ｖ。の
値を変化させることによって、データ書き込み時に上記
のような書き込み不良が起こらないようにすると共に、
前記第１の実施例装置の場合と同様に２本の信号線ＩＬ
　１２のレベルがＶＤＤ近傍のときでも、そのレベルを
減少させないで授受させることができるようにしている
。
次に上記第２の実施例装置の動作を説明する。
まず始めに、フリップフロップ２３には“１”し８ ベルのデータの書き込みが行われ、イニシャライズされ
る。すなわち、前記と同様に書き込み用データ線２５に
“１”レベルのデータを与える。この書き込みデータの
“１“レベルは前記と同様に電源電位ＶＤＤである。こ
の状態で選択線２８に“１“レベルの信号を与えると、
選択用のＭＯＳトランジスタ２７がオンしてこのデータ
記憶回路が選択され、データ線２５のデータがフリップ
フロップ２３に伝達される。この時、フリップフロップ
２３に供給される電源電圧ｖＩｌ：Ｅは通常のＶＤＤレ
ベルよりも低いＶＦＦレベルにされている。このＶＰＦ
レベルは、フリップフロップ２３のインバータ２１が“
０”　レベルを出力するときのインバータ２１のオン抵
抗と、“１“レベルのデータが通過するときのＭＯＳト
ランジスタ２７のオン抵抗及び書き込み用データ線２５
を駆動する図示しないバッファ回路のオン抵抗の和との
分割電位が、インバータ２２の回路閾値を越えるように
設定される。これにより、電源電圧がＶＦＰにされてい
るインバータ２１の出力は“１”レベルとなり、しかも
この“１”　レベルはＶＰＰし２　つ ベルとなる。
次に、選択線２８に“０“レベルの信号を与える。
これにより、選択用のＭＯＳＩ−ランジスタ２７がオフ
するため、フリップフロップ２３の記憶データは書き込
み用データ線２５のデータに係わりなく、常に“１”レ
ベルに保持される。次に、フリップフロップ２３の２個
のインバータ２（，２２に供給する電源電圧ＶＥＥをｖ
ｐＰから通常のＶＤＤに上昇させる。
これにより、インバータ２１の“１”レベル出力もＶＦ
ＦからＶＤＤに上昇する。これにより、イニシャライズ
が終了し、フリップフロップ２３には“１″レベルのデ
ータが記憶される。
一方、フリップフロップ２３に“０”レベルのブタを記
憶させる場合には、この後、書き込み用データ線２５に
“０”レベルのデータを与え、さらにこの状態で選択線
２８に“１”レベルの信号ヲ与える。このとき、フリッ
プフロップ２３の２個のインバータ２１．２２に供給す
る電源電圧ＶＦ、、：はＶＦＰでもよいしあるいはＶＤ
Ｄでもよい。その理由は、前記のように“０”レベルの
書き込みは容易に行わ０ れるからである。
イニシャライズもしくは“ｏ″レベルデータの書き込み
後、次に、電源電圧■８８をｖＤＤよりも高い電位ＶＰ
Ｐとする。このようにフリップフロップ２３の電源電圧
を上昇させると、このフリップフロップ２３が“１″レ
ベルを保持している場合、インバータ２２の“１″　レ
ベル電位もＶＤＤからｖＰＰに上昇する。この結果、こ
のフリップフロップ２３の保持データが供給されるスイ
ッチ用のＭＯＳ）ランジスタｌＯは十分オン状態になり
、そのオン抵抗は十分に低いものとなるため、２本の信
号線１１．１２相互間ではｖＤＤレベルが減少せずに信
号の授受が可能となる。
一方、フリップフロップ２３の保持データが“０″レベ
ルの場合は、インバータ２２の“０”レベル電位は接地
電圧のままであるから、スイッチ用のＭＯＳ）ランジス
タ１０はオフ状態になり、２本の信号線ＩＬ　１２相互
間は遮断される。
このように上記実施例装置でも、１個のＭＯＳトランジ
スタのみをスイッチとして用いたプログ１ ラマプルな論理装置が実現できる。しかも、２本の信号
線１１．１２のレベルがＶＤＤ近傍のときでも、そのレ
ベルを減少させないで授受させることができ、かつ高速
動作が可能である。
なお、上記実施例装置ではデータ記憶回路をインバータ
を用いたフリップフロップで構成するようにしているが
、同様の機能を有しているものであればどのような構成
のものでも使用が可能である。また、使用される３種類
の電源電圧■ＤＤ１ＶｐｐＳＶｐｐの電位は％　Ｖ　Ｄ
Ｄ＜ＶＦＦ＜Ｖ　Ｐｒ’なる関係を満足していればどの
ような値であってもよい。
また、書き込み時における電圧ＶＥＲの電位は上述の関
係のみに限定されず、次のような種々の関係のなかから
自由に選択することができる。
■“１″書き込みのとき、書き込み用データ線２５がｖ
ＤＤ１選択線２８がＶＤＤｌかつｖ、がｖ　ＦＦ。
■“０”書き込みのとき、書き込み用データ線２５が接
地電圧、選択線２８がＶＤＤ％かつＶＥＥがＶＦＦまた
はｖ　ＤＤ。
■“１”書き込みのとき、書き込み用データ線２ ２５が”ＰＰ％選択線２８がＶ　ｐｐｓ　ｂ’　ッＶ　
ＢＢカＶ　ＤＤ。
■“０”書き込みのとき、書き込み用データ線２５が接
地電圧、選択線２８がＶＤＤｌかっＶＥＥがＶＤＤまた
はＶＰＰ。
すなわち、基本的に、“１”書き込みのときは書き込み
用データ線２５及び選択線２８の電位よりも、データ記
憶回路の電源電圧が低ければよい。また、“０”書き込
みのときはこのような制約はない。
従って、データの書き込み時には、“１“書き込み時の
電源電圧関係を維持すれば、“１”と“０”の同時書き
込みが実現でき、−膜内なＲＡＭと同じように書き込み
ができることになる。
第８図は上記第２の実施例装置のフリップフロップ２３
における２個のインバータ２１２２それぞれをＣＭＯＳ
インバータで実現した場合の詳細な構成を示す回路図で
あり、前記第２図の場合と同様に、上記両インバータ２
１２２はＰチャネルのＭＯＳ）ランジスタ３１．３３そ
れぞれと、ＮチャネルのＭＯＳトランジスタ３２．３４
それぞれとから構成されている。そして、この場合も、
ＣＭＯ５構　３ 造でなる２個のインバータ２Ｌ　２２を構成するＰチャ
ネルのＭＯＳ）ランジスタ３Ｌ　３３のソース端子及び
サブストレート端子がＶＢのノードに接続されているこ
とが特徴であり、スイッチ用のＭＯＳトランジスタ１０
を介して信号の授受が行われる信号線１１Ｓ１２に接続
された図示しない他の回路のＮウェル領域は電圧ｖＤＤ
にバイアスされ、スイッチ用のＭＯＳトランジスタｌＯ
のオン、オフ制御を行うデータ記憶回路２０のＮウェル
領域は電圧ＶＥＥにバイアスされる。
第９図は上記第２の実施例装置の応用例装置の回路図で
あり、上記スイッチ用のＭＯＳ）ランジスタｌＯ及びデ
ータ記憶回路２０′を多数集積した場合の全体の構成を
示すものである。図示のように多数のデータ記憶回路２
０′を集積する場合には、これら多数のデータ記憶回路
２０′をマトリックス状に配置して書き込み用データ線
２５及び選択線２８を複数のデータ記憶回路２０′で共
有することにより、制御用の信号線の数を減少させるこ
とができる。なお、スイッチ用のＭＯＳ）ランジスタ１
０は４ 前記信号線１１．１２（第９図では図示せず）を介して
他のスイッチ用のＭＯＳＩ−ランジスタ１０と接続され
ており、任意の信号線間には信号の方向を決定するため
のインバータ３５が挿入されている。
次に上記第７図もしくは第９図の装置で使用される電源
電圧ｖ１．Ｅを発生する回路について以下に説明する。
第１０図は、通常の電源電圧ｖＤＤ１これよりも低い電
源電圧ｖＦＦ及び電圧ｖＤＤよりも高い電圧ＶＰＰが供
給され、これらの電圧を切り替えて出力するＶＥＲ発生
回路の構成を示す回路図である。図において、端子７１
には集積回路の外部から供給される通常の電源電圧ＶＤ
Ｄが印加される。また、上記電源電圧Ｖ□、ＶＰＰは集
積回路チップの外部から供給するようにしてもよいが、
この場合にはチップの端子数が増加する。従って、上記
両電圧ＶＰＰ、Ｖ、、は同一チップ内で発生することが
好ましく、電圧ＶＰＰは、例えば前記第５図に示すもの
と同様のＶＰＰ発生回路を用いて集積回路チップ内部で
発生させることかできる。また、電圧Ｖｒ、は　５ 抵抗素子もしくはＭＯＳ＋−ランジスタを抵抗として使
用した電圧分割回路等により容易に発生させることがで
きる。
上記両電圧ｖＦＦとＶＤＤは切り替え回路７２に供給さ
れ、両電圧Ｖ。ＤとＶＰＰは切り替え回路７３に供給さ
れる。上記両切り替え回路７２．７３はそれぞれ図示し
ない制御信号に応じて二つの入力電圧を切り替え、もう
一つの切り替え回路７４に出力する。この切り替え回路
７４も図示しない制御信号に応じて二つの入力端子を切
り替え、前記電圧■ＥＥとして出力する。
また、上記第１０図内の３個の切り替え回路７２．７３
．７４はそれぞれ、前記第６図に示すものと同様の構成
の切り替え回路を用いることができる。
この発明は上記各実施例に駆足されるものではなく種々
の変形が可能であることはいうまでもない。例えば上記
実施例では、電圧ｖｌｌ：Ｅを集積回路チップ内部で発
生させる場合について説明したが、これを外部から供給
するようにしてもよい。このように電圧Ｖ。を集積回路
チップの外部から供給　６ する場合には、ＶＤＤ系の電源電圧が供給されていなく
とも、ＶＲＰ：系の電源電圧が供給されていれば、スイ
ッチ用のＭＯＳトランジスタをオン、オフ制御するため
の情報は保持されているため、電池による保持データの
バック・アップ等のスタンバイ・モードも容易に作るこ
とができる。
［発明の効果］ 以上説明したように、この発明によれば集積度及び信頼
性が高く、高速動作が可能なプログラマブル型論理装置
及びこれに用いられる記憶回路を提供することができる
。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係る構成を示す回路
図、第２図は上記実施例装置の一部回路を具体的な回路
で実現した場合の詳細な構成を示す回路図、第３図は上
記実施例装置の応用例装置の回路図、第４図は上記実施
例装置で使用されるＶｐ、？、発生回路の構成を示す回
路図、第５図は上記実施例装置で使用されるＶ２１発生
回路の詳細な構成を示す回路図、第６図は上記実施例装
置で使用　７ される切り替え回路の詳細な構成を示す回路図、第７図
はこの発明の第２の実施例に係る構成を示す回路図、第
８図は上記第２の実施例装置の一部回路を具体的な回路
で実現した場合の詳細な構成を示す回路図、第９図は上
記第２の実施例装置の応用例装置の回路図、第１０図は
上記第２の実施例装置で使用されるｖ６発生回路の詳細
な構成を示す回路図、第１１図は従来装置の回路図であ
る。 １０・・・スイッチ用のＮチャネルＭＯＳ）ランジスタ
、Ｉ＋、　！２・・・信号線、２０．２０’　・・・デ
ータ記憶回路、２１、２２・・・インバータ、２３・・
・フリップフロップ、２４゜２５・・・書き込み用デー
タ線、２６．２７・・・選択用のＮチャネルのＭＯＳト
ランジスタ、２８・・・選択線、３１゜３３・・・Ｐチ
ャネルのＭＯＳ）ランジスタ、３２３４・・Ｎチャネル
のＭＯＳトランジスタ、３５・・・インバタ、４１．７
１・・・端子、４２・・・ＶＰＰ発生回路、４３．７２
７３、７４・・・切り替え回路。、

Claims (11)

    【特許請求の範囲】
  1. （１）１ビットの制御データを保持するデータ保持手段
    と、 上記データ保持手段で保持させるべきデータが伝達され
    るデータ伝達手段と、 上記データ保持手段を選択するための選択信号が伝達さ
    れる選択手段と、 上記データ保持手段の保持データに応じてスイッチ制御
    されるＭＯＳ型スイッチ手段と、 上記ＭＯＳ型スイッチ手段を介して結合された２本の信
    号線と、 上記データ保持手段で保持されているデータの電位振幅
    を上記２本の信号線で伝達される信号の電位振幅よりも
    拡大する電位振幅拡大手段とを具備したことを特徴とす
    るプログラマブル型論理装置。
  2. （２）前記データ保持手段がマトリックス状に配置され
    ている請求項１記載のプログラマブル型論理装置。
  3. （３）前記電位振幅拡大手段は、前記データ保持手段に
    対し第１の電源電位及びこれとは異なる値の第２の電源
    電位を切り替えて出力する電源電位切り替え手段を含ん
    でいる請求項１記載のプログラマブル型論理装置。
  4. （４）前記第２の電源電位は前記第１の電源電位を用い
    て同一集積回路内部で形成されることを特徴とする請求
    項３記載のプログラマブル型論理装置。
  5. （５）前記データ保持手段がＰウェル領域もしくはＮウ
    ェル領域を有するＣＭＯＳ構造にされており、このＰウ
    ェル領域もしくはＮウェル領域に対して前記電源電位切
    り替え手段の出力電位を供給するようにした請求項３記
    載のプログラマブル型論理装置。
  6. （６）前記電源電位切り替え手段は、前記データ保持手
    段に対してデータの書き込みを行う時には第１の電源電
    位を、前記ＭＯＳ型スイッチ手段の導通時には第２の電
    源電位を前記データ保持手段に切り替え出力するように
    構成されている請求項３記載のプログラマブル型論理装
    置。
  7. （７）第１レベル及び第２レベルのデータを記憶するデ
    ータ記憶手段と、 上記データ記憶手段に書き込まれるデータが伝達される
    １本のデータ線と、 上記データ記憶手段を選択するため選択信号が伝達され
    る１本の選択線と、 上記データ記憶手段に第１レベルのデータを書き込む際
    に、上記データ線及び選択線で伝達されるデータもしく
    は信号の電位振幅よりも小さな電位の電源電圧をこのデ
    ータ記憶手段に供給する電源供給手段と を具備したことを特徴とする記憶回路。
  8. （８）第１レベル及び第２レベルのデータを記憶するデ
    ータ記憶手段と、 上記データ記憶手段に書き込まれるデータが伝達される
    １本のデータ線と、 上記データ記憶手段を選択するため選択信号が伝達され
    る１本の選択線と、 上記データ記憶手段の記憶データに応じてスイッチ制御
    されるＭＯＳ型スイッチ手段と、 上記ＭＯＳ型スイッチ手段を介して結合された２本の信
    号線と、 上記データ記憶手段に第１レベルのデータを書き込む際
    には上記データ線及び選択線で伝達されるデータもしく
    は信号の電位振幅よりも小さな電位の電源電圧をこのデ
    ータ記憶手段に供給すると共に上記ＭＯＳ型スイッチ手
    段をスイッチ制御する際には上記データ線及び選択線で
    伝達されるデータもしくは信号の電位振幅よりも大きな
    電位の電源電圧をこのデータ記憶手段に供給する電源供
    給手段と を具備したことを特徴とするプログラマブル型論理装置
    。
  9. （９）前記データ記憶手段がマトリックス状に配置され
    ている請求項８記載のプログラマブル型論理装置。
  10. （１０）前記電源供給手段は、前記データ記憶手段にデ
    ータの書き込みを行う際には前記データ線及び選択線で
    伝達されるデータもしくは信号の電位振幅よりも小さな
    電位の電源電圧を、データの読み出しの際には前記デー
    タ線及び選択線で伝達されるデータもしくは信号の電位
    振幅よりも大きな電位の電源電圧を切り替え出力する電
    源電位切り替え手段を含んでいる請求項８記載のプログ
    ラマブル型論理装置。
  11. （１１）前記データ記憶手段がＰウェル領域もしくはＮ
    ウェル領域を有するＣＭＯＳ構造にされており、このＰ
    ウェル領域もしくはＮウェル領域に対し前記電源電位切
    り替え手段の出力電位を供給するようにした請求項１０
    記載のプログラマブル型論理装置。
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