JPH0654263A - Ｃｃｄカメラ用動的ピークアパーチャ補正装置 - Google Patents
Ｃｃｄカメラ用動的ピークアパーチャ補正装置Info
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- JPH0654263A JPH0654263A JP5072315A JP7231593A JPH0654263A JP H0654263 A JPH0654263 A JP H0654263A JP 5072315 A JP5072315 A JP 5072315A JP 7231593 A JP7231593 A JP 7231593A JP H0654263 A JPH0654263 A JP H0654263A
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- charge
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
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- Signal Processing (AREA)
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- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＣＤにおける低域フィルタ効果を補正す
る。 【構成】 少なくとも１列の光電素子を有する電荷転送
デバイスの、出力信号を処理する装置が開示される。こ
の電荷転送デバイスは、複数の素子を有するシフトレジ
スタに提供される電荷レベルを持つ出力信号を発生す
る。各光電素子からの連続した電荷レベルは、各シフト
レジスタ素子に提供され、電荷レベルがシフトレジスタ
内を読み出し端子に転送される。サンプルアンドホール
ド素子３８が、ＣＣＤ２０によって提供される信号に固
有のサンプリング加工物を除去し、連続した絵素値を表
わす信号を発生する。ピーキングフィルタ４０は、低周
波数成分に対して、高周波数成分を強調し、ＣＣＤ２０
に起こる低域フィルタ効果を補正する。
る。 【構成】 少なくとも１列の光電素子を有する電荷転送
デバイスの、出力信号を処理する装置が開示される。こ
の電荷転送デバイスは、複数の素子を有するシフトレジ
スタに提供される電荷レベルを持つ出力信号を発生す
る。各光電素子からの連続した電荷レベルは、各シフト
レジスタ素子に提供され、電荷レベルがシフトレジスタ
内を読み出し端子に転送される。サンプルアンドホール
ド素子３８が、ＣＣＤ２０によって提供される信号に固
有のサンプリング加工物を除去し、連続した絵素値を表
わす信号を発生する。ピーキングフィルタ４０は、低周
波数成分に対して、高周波数成分を強調し、ＣＣＤ２０
に起こる低域フィルタ効果を補正する。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号補正のため
の電荷結合素子（ＣＣＤ）の使用に関する。より詳しく
は、電荷転送デバイスに起こり得る低域フィルタ効果を
補償するための補正に用いられる装置と方法とに関す
る。
の電荷結合素子（ＣＣＤ）の使用に関する。より詳しく
は、電荷転送デバイスに起こり得る低域フィルタ効果を
補償するための補正に用いられる装置と方法とに関す
る。
【０００２】
【従来の技術】電荷結合素子（ＣＣＤ）は、一般にビデ
オ撮像に用いられる。最も単純な形態では、フォトセン
サの線形アレイを用いて、各フォトセンサに入射する光
強度に比例した電荷パケットを形成し、これらのパケッ
トを読出しのための検出器の位置にシフトさせる。ＣＣ
Ｄは、電荷の動的蓄積および除去に用いられ、電界効果
トランジスタ（ＦＥＴ）の列として設計し得る。これら
のＦＥＴのうちの１個にゲートパルスを印加すると、ゲ
ート下部のｐ型半導体にある近傍の電荷キャリアが追い
出され、半導体に空乏領域を作り出す。この空乏領域
は、電荷蓄積に用いられるポテンシャル井戸となる。
オ撮像に用いられる。最も単純な形態では、フォトセン
サの線形アレイを用いて、各フォトセンサに入射する光
強度に比例した電荷パケットを形成し、これらのパケッ
トを読出しのための検出器の位置にシフトさせる。ＣＣ
Ｄは、電荷の動的蓄積および除去に用いられ、電界効果
トランジスタ（ＦＥＴ）の列として設計し得る。これら
のＦＥＴのうちの１個にゲートパルスを印加すると、ゲ
ート下部のｐ型半導体にある近傍の電荷キャリアが追い
出され、半導体に空乏領域を作り出す。この空乏領域
は、電荷蓄積に用いられるポテンシャル井戸となる。
【０００３】典型的なＣＣＤ撮像アレイでは、複数の線
形ＣＣＤ撮像アレイがマトリックス状に配置され、各線
形アレイの読み出しステージは、ひとつのＣＣＤシフト
レジスタのそれぞれ異なるステージに接続されている。
このＣＣＤシフトレジスタは、比較的速いクロック速度
で動作する。各線形撮像アレイにつき１つのパケットか
らなる、一列（ライン）の電荷パケットは、同時に、上
記ＣＣＤシフトレジスタの各ステージへとシフトされ
る。そして、これらの電荷パケットは、比較的高速で、
上記ＣＣＤシフトレジスタ外にシフトされる。この配置
では、各電荷パケットが１つの絵素に対応し、ＣＣＤシ
フトレジスタに並列にロードされたパケットの各ライン
は、ビデオ撮像の走査線の活性ビデオ部に対応する。
形ＣＣＤ撮像アレイがマトリックス状に配置され、各線
形アレイの読み出しステージは、ひとつのＣＣＤシフト
レジスタのそれぞれ異なるステージに接続されている。
このＣＣＤシフトレジスタは、比較的速いクロック速度
で動作する。各線形撮像アレイにつき１つのパケットか
らなる、一列（ライン）の電荷パケットは、同時に、上
記ＣＣＤシフトレジスタの各ステージへとシフトされ
る。そして、これらの電荷パケットは、比較的高速で、
上記ＣＣＤシフトレジスタ外にシフトされる。この配置
では、各電荷パケットが１つの絵素に対応し、ＣＣＤシ
フトレジスタに並列にロードされたパケットの各ライン
は、ビデオ撮像の走査線の活性ビデオ部に対応する。
【０００４】一般的に、ＣＣＤシフトレジスタ（ＣＣＤ
ＳＲ）は、ＦＥＴの列またはアレイからなる。１つのポ
テンシャル井戸から隣接するポテンシャル井戸へと、素
早く、電荷をあまり損失せずに流す手段が備えられてい
る。ＦＥＴに不均一に電圧が印加され、ポテンシャル井
戸は、ＣＣＤ列またはアレイ内で、時間および位置に応
じて変化する。ポテンシャル井戸が１つのＦＥＴでは減
少し、同時に隣接するＦＥＴでは増加するように電圧が
クロックされ、それによって電荷をシフトさせる。この
ようにして電荷が、印加され、転送され、集められ得
る。
ＳＲ）は、ＦＥＴの列またはアレイからなる。１つのポ
テンシャル井戸から隣接するポテンシャル井戸へと、素
早く、電荷をあまり損失せずに流す手段が備えられてい
る。ＦＥＴに不均一に電圧が印加され、ポテンシャル井
戸は、ＣＣＤ列またはアレイ内で、時間および位置に応
じて変化する。ポテンシャル井戸が１つのＦＥＴでは減
少し、同時に隣接するＦＥＴでは増加するように電圧が
クロックされ、それによって電荷をシフトさせる。この
ようにして電荷が、印加され、転送され、集められ得
る。
【０００５】
【発明が解決しようとする課題】この電荷転送工程に固
有の問題点の１つは、電荷パケットがＣＣＤＳＲを転送
される際に、電荷の一部が各セルに保持されることであ
る。残留電荷がポテンシャル井戸に残ると、その井戸に
転送されてくる次の電荷パケットにその電荷が加算され
る。この加算された残留電荷は、転送される全ての井戸
に電荷を均分する。ＣＣＤ撮像素子においては、１つの
画像素子（絵素）のビデオ信号が、その他の絵素の値と
均分されて、画像マトリックスの遠位端の（つまり、Ｃ
ＣＤＳＲの出力ステージから離れた）画像がソフトに、
すなわち低域フィルタを通したように、見える。
有の問題点の１つは、電荷パケットがＣＣＤＳＲを転送
される際に、電荷の一部が各セルに保持されることであ
る。残留電荷がポテンシャル井戸に残ると、その井戸に
転送されてくる次の電荷パケットにその電荷が加算され
る。この加算された残留電荷は、転送される全ての井戸
に電荷を均分する。ＣＣＤ撮像素子においては、１つの
画像素子（絵素）のビデオ信号が、その他の絵素の値と
均分されて、画像マトリックスの遠位端の（つまり、Ｃ
ＣＤＳＲの出力ステージから離れた）画像がソフトに、
すなわち低域フィルタを通したように、見える。
【０００６】図１は、残留電荷が起こる、従来の線形Ｃ
ＣＤＳＲの、隣接する３個の素子を示す。一列（ライ
ン）の電荷が、ＣＣＤＳＲ素子に同時にロードされるた
め、列の最初には残留電荷はない。第二素子２は、入力
信号Ｘを受け取るが、この信号は第一素子１から第二素
子２へと転送された電荷である。第二素子２は、第三素
子３へ転送される電荷となる出力信号Ｙを提供する。電
荷が素子２の外へ転送されると、αで表される、その電
荷の一部が素子２に残り、残りの部分（１−α）が転送
される。
ＣＤＳＲの、隣接する３個の素子を示す。一列（ライ
ン）の電荷が、ＣＣＤＳＲ素子に同時にロードされるた
め、列の最初には残留電荷はない。第二素子２は、入力
信号Ｘを受け取るが、この信号は第一素子１から第二素
子２へと転送された電荷である。第二素子２は、第三素
子３へ転送される電荷となる出力信号Ｙを提供する。電
荷が素子２の外へ転送されると、αで表される、その電
荷の一部が素子２に残り、残りの部分（１−α）が転送
される。
【０００７】この不完全な電荷転送によって、ＣＣＤ素
子はフィードバックを有するフィルタのように作用す
る。所定の時間ｉにおいて、素子２によって転送される
電荷は、時間ｉに素子１によって提供される入力信号の
一部と、時間ｉ−１に素子２に残った直前の電荷の一部
との合計に等しい。これは、式（１）によって表され
る。
子はフィードバックを有するフィルタのように作用す
る。所定の時間ｉにおいて、素子２によって転送される
電荷は、時間ｉに素子１によって提供される入力信号の
一部と、時間ｉ−１に素子２に残った直前の電荷の一部
との合計に等しい。これは、式（１）によって表され
る。
【０００８】
【数１】
【０００９】式１は、無限インパルス応答フィルタとし
ても知られている、再帰的サンプルデータフィルタを限
定する線形微分方程式である。素子２は、フィードバッ
クを有する低域フィルタのように作用する。無限インパ
ルス応答とは、電荷が素子内に付与されていない時で
も、残留電荷のフィードバック効果によって、素子が出
力信号を有していることを意味する。
ても知られている、再帰的サンプルデータフィルタを限
定する線形微分方程式である。素子２は、フィードバッ
クを有する低域フィルタのように作用する。無限インパ
ルス応答とは、電荷が素子内に付与されていない時で
も、残留電荷のフィードバック効果によって、素子が出
力信号を有していることを意味する。
【００１０】本願発明者は、電荷転送の時間間隔が減少
するにつれて、αの値が増加する傾向にあることを見い
だした。従って、画像がソフトになる問題は、高解像度
テレビ（ＨＤＴＶ）カメラなどの高速素子では、たとえ
ば、ＮＴＳＣ画像を形成するのに用いられるカメラにお
けるよりも深刻である。
するにつれて、αの値が増加する傾向にあることを見い
だした。従って、画像がソフトになる問題は、高解像度
テレビ（ＨＤＴＶ）カメラなどの高速素子では、たとえ
ば、ＮＴＳＣ画像を形成するのに用いられるカメラにお
けるよりも深刻である。
【００１１】図２は、１個のＣＣＤ素子の動作を表わす
ブロック図である。入力信号Ｘの値は、回路１０に蓄積
されている電荷である。この回路には、αの利得１４お
よびサンプル周期Ｔの遅延１６を有する、効果的なフィ
ードバックループ１２が存在する。
ブロック図である。入力信号Ｘの値は、回路１０に蓄積
されている電荷である。この回路には、αの利得１４お
よびサンプル周期Ｔの遅延１６を有する、効果的なフィ
ードバックループ１２が存在する。
【００１２】図３に、二次元ＣＣＤアレイ２０を示す。
ＣＣＤアレイ２０は、ｍ個の列２２ａ〜２２ｍからな
り、各列は一列につきｎ個の電荷転送デバイス２４ａ〜
２４ｎを有する。アレイ２０の最後の列の各電荷転送デ
バイス２４は、出力信号３０ａ〜３０ｍを、ＣＣＤシフ
トレジスタ２６のそれぞれ異なる蓄積素子２６ａ〜２６
ｎに送る。
ＣＣＤアレイ２０は、ｍ個の列２２ａ〜２２ｍからな
り、各列は一列につきｎ個の電荷転送デバイス２４ａ〜
２４ｎを有する。アレイ２０の最後の列の各電荷転送デ
バイス２４は、出力信号３０ａ〜３０ｍを、ＣＣＤシフ
トレジスタ２６のそれぞれ異なる蓄積素子２６ａ〜２６
ｎに送る。
【００１３】図４（ａ）〜（ｅ）は、ＣＣＤの一番下の
列２２ｍから各シフトレジスタ素子２６ａ〜２６ｎに、
電荷が最初にどのように付与され、その後、シフトレジ
スタ２６内でどのように右にシフトされるかを示してい
る。従来のＣＣＤシステムでは、シフトレジスタ素子２
６ａ〜２６ｎは、新たな列の電荷が並列にシフトレジス
タ素子２６ａ〜２６ｎ内に付与される前に、すべての電
荷を転送してしまう。図４（ａ）に示すように、シフト
レジスタ素子２６ａ〜２６ｎ内に付与される最初の電荷
は、（右から左へ）Ｎ、Ｍ、Ｌ、Ｋ、Ｊである。図４
（ｂ）に示すように、１周期後、全ての電荷が右へシフ
トされる。残留電荷のため、一番右のシフトレジスタ素
子２６ｎは、αＮ＋（１−α）Ｍの電荷を有するように
なる。図４（ｃ）に示すように、第二周期の後、素子２
６ｎは、α2Ｎ＋αＭ＋（１−α）2Ｌの電荷を有するよ
うになる。簡潔に示すために、ハイオーダーの項
（α2、α3など）は図４（ｃ）〜（ｅ）では省略する。
図４（ｄ）および（ｅ）も同様に、それぞれ第三周期後
および第四周期後の各素子における電荷を示す。第ｎ周
期後の、素子２６ｎにおける電荷は、式（２）によって
得られる。
列２２ｍから各シフトレジスタ素子２６ａ〜２６ｎに、
電荷が最初にどのように付与され、その後、シフトレジ
スタ２６内でどのように右にシフトされるかを示してい
る。従来のＣＣＤシステムでは、シフトレジスタ素子２
６ａ〜２６ｎは、新たな列の電荷が並列にシフトレジス
タ素子２６ａ〜２６ｎ内に付与される前に、すべての電
荷を転送してしまう。図４（ａ）に示すように、シフト
レジスタ素子２６ａ〜２６ｎ内に付与される最初の電荷
は、（右から左へ）Ｎ、Ｍ、Ｌ、Ｋ、Ｊである。図４
（ｂ）に示すように、１周期後、全ての電荷が右へシフ
トされる。残留電荷のため、一番右のシフトレジスタ素
子２６ｎは、αＮ＋（１−α）Ｍの電荷を有するように
なる。図４（ｃ）に示すように、第二周期の後、素子２
６ｎは、α2Ｎ＋αＭ＋（１−α）2Ｌの電荷を有するよ
うになる。簡潔に示すために、ハイオーダーの項
（α2、α3など）は図４（ｃ）〜（ｅ）では省略する。
図４（ｄ）および（ｅ）も同様に、それぞれ第三周期後
および第四周期後の各素子における電荷を示す。第ｎ周
期後の、素子２６ｎにおける電荷は、式（２）によって
得られる。
【００１４】
【数２】
【００１５】ここで、Ｗ＝ＣＣＤアレイから当初に転送
される電荷 Ｙ＝シフトレジスタから読み出される電荷 ｎが大きくなるにつれて（つまり、一番左の値がシフト
レジスタから読みだされるにつれて）、より多くのサン
プル値が読みだされる値に加算される。その結果、平均
化による誤差は、後になって読みだされる（元々、アレ
イの左の方にある）絵素にとってより大きくなってい
く。このため、右側より左側の方が、画像がソフトに
（低域フィルタを通したように）なる。
される電荷 Ｙ＝シフトレジスタから読み出される電荷 ｎが大きくなるにつれて（つまり、一番左の値がシフト
レジスタから読みだされるにつれて）、より多くのサン
プル値が読みだされる値に加算される。その結果、平均
化による誤差は、後になって読みだされる（元々、アレ
イの左の方にある）絵素にとってより大きくなってい
く。このため、右側より左側の方が、画像がソフトに
（低域フィルタを通したように）なる。
【００１６】Ohbo, M.ら、"A New Noise Suppression M
ethod for High Definition CCD Cameras"に、低域フィ
ルタ効果を補正するための、反射遅延信号（ＲＤＳ）法
が記載されている。Ohboは、遅延回路に変調ＣＣＤ出力
信号を提供するようにしている。この遅延回路において
は、出力信号が、ＣＣＤ出力信号周期の半分だけ遅延さ
れ、この遅延信号がＣＣＤ出力信号から引かれる。この
方法は、ＣＣＤによって直接提供される多相信号から、
ＣＣＤ信号を回復するのに用いられる。この信号は、画
像データによって変調されたサンプル信号に類似し得
る。この回路では、ＣＣＤ出力信号における低周波ノイ
ズが実質的に消去される。しかし、この回路は、従来の
サンプルアンドホールド技術を用いたＣＣＤ出力信号か
ら得られ得る、ベースバンドビデオ信号の周波数内容に
は影響を及ぼさない。
ethod for High Definition CCD Cameras"に、低域フィ
ルタ効果を補正するための、反射遅延信号（ＲＤＳ）法
が記載されている。Ohboは、遅延回路に変調ＣＣＤ出力
信号を提供するようにしている。この遅延回路において
は、出力信号が、ＣＣＤ出力信号周期の半分だけ遅延さ
れ、この遅延信号がＣＣＤ出力信号から引かれる。この
方法は、ＣＣＤによって直接提供される多相信号から、
ＣＣＤ信号を回復するのに用いられる。この信号は、画
像データによって変調されたサンプル信号に類似し得
る。この回路では、ＣＣＤ出力信号における低周波ノイ
ズが実質的に消去される。しかし、この回路は、従来の
サンプルアンドホールド技術を用いたＣＣＤ出力信号か
ら得られ得る、ベースバンドビデオ信号の周波数内容に
は影響を及ぼさない。
【００１７】Bendellらの米国特許第4,435,730号は、ノ
イズ特性に対するＣＣＤ信号を改良する装置を開示して
いる。この装置は、ＣＣＤから出される、リセットドレ
イン信号と浮動分散信号との２つの信号を処理する。ド
レインは、高周波数でのノイズ特性に対して弱い信号を
有しており、分散は、低周波数でのノイズ特性に対して
弱い信号を有している。ドレイン信号は低域フィルタ
（ＬＰＦ）を通され、分散信号は高域フィルタ（ＨＰ
Ｆ）を通される。ＬＰＦおよびＨＰＦは相補転送特性を
有している。その変動応答は相が反対であり、ＬＰＦと
ＨＰＦとの出力を結合すると変動特性が消える。
イズ特性に対するＣＣＤ信号を改良する装置を開示して
いる。この装置は、ＣＣＤから出される、リセットドレ
イン信号と浮動分散信号との２つの信号を処理する。ド
レインは、高周波数でのノイズ特性に対して弱い信号を
有しており、分散は、低周波数でのノイズ特性に対して
弱い信号を有している。ドレイン信号は低域フィルタ
（ＬＰＦ）を通され、分散信号は高域フィルタ（ＨＰ
Ｆ）を通される。ＬＰＦおよびＨＰＦは相補転送特性を
有している。その変動応答は相が反対であり、ＬＰＦと
ＨＰＦとの出力を結合すると変動特性が消える。
【００１８】Chamberlain, High Speed, Low Noise, Fi
ne Resolution TDI CCD Imagers, 1242 SPIE 252 (199
0)は、ＣＣＤアレイを改変した別の方法を記載してい
る。時間遅延統合（ＴＤＩ）とは、ＣＣＤ素子のコラム
（column）を、順次、撮像目的物に晒して、電荷をシフ
トするクロック速度を、目的物の速度に同期させる技術
である。信号は行を下がるに従って大きくなる。ｎ個の
ＴＤＩステージを有する（つまりｎ個の素子を有する）
行においては、読み出し部における信号は、ＴＤＩステ
ージを有さない信号のｎ倍であるが、ノイズはｎ1/2増
加するだけである。
ne Resolution TDI CCD Imagers, 1242 SPIE 252 (199
0)は、ＣＣＤアレイを改変した別の方法を記載してい
る。時間遅延統合（ＴＤＩ）とは、ＣＣＤ素子のコラム
（column）を、順次、撮像目的物に晒して、電荷をシフ
トするクロック速度を、目的物の速度に同期させる技術
である。信号は行を下がるに従って大きくなる。ｎ個の
ＴＤＩステージを有する（つまりｎ個の素子を有する）
行においては、読み出し部における信号は、ＴＤＩステ
ージを有さない信号のｎ倍であるが、ノイズはｎ1/2増
加するだけである。
【００１９】ＴＤＩ構造を有するＣＣＤは、各ＣＣＤ読
み出しシフトレジスタの末端にバッファ出力ビデオ増幅
器を用いている。Chamberlainは、２つのステージのソ
ース従動増幅器をさらに用いている。この増幅器は、特
別に低濃度に不純物がドープされたソースドレイン埋め
込みチャンネルＭＯＳＦＥＴデバイスを用いて形成され
る。この技術の目的は、残留電荷部分である、αの値を
さらに減少させることであり、αの例として１０ー5とい
う値が挙げられている。
み出しシフトレジスタの末端にバッファ出力ビデオ増幅
器を用いている。Chamberlainは、２つのステージのソ
ース従動増幅器をさらに用いている。この増幅器は、特
別に低濃度に不純物がドープされたソースドレイン埋め
込みチャンネルＭＯＳＦＥＴデバイスを用いて形成され
る。この技術の目的は、残留電荷部分である、αの値を
さらに減少させることであり、αの例として１０ー5とい
う値が挙げられている。
【００２０】しかし、ＴＤＩ技術はコストが低くはな
い。所定の大きさのアレイを得るためには、ＴＤＩステ
ージの数が増えるにつれて、撮像の動的範囲は減少す
る。
い。所定の大きさのアレイを得るためには、ＴＤＩステ
ージの数が増えるにつれて、撮像の動的範囲は減少す
る。
【００２１】
【課題を解決するための手段】本発明のＣＣＤカメラ用
動的ピークアパーチャ補正装置は、連続した電荷レベル
がシフトレジスタ素子に並列に提供され、該電荷レベル
が該シフトレジスタ内を読み出し端子に直列に転送さ
れ、各レジスタ素子に保持される該電荷レベルの一部
が、該電荷レベルが直列に転送された後にも該素子内に
保持される、複数の素子および読み出し端子を有する電
荷転送デバイスにおいて、該電荷レベルの該一部に起因
する歪を補正する装置であって、該装置は、該読み出し
端子に接続された検出手段であって、該読み出し端子に
よって提供される信号からサンプリング加工物を除去す
るための検出手段と、該検出手段に接続された、低周波
数成分に対して高周波数成分を強調するための手段と、
を有する装置であり、そのことにより上記の課題を解決
する。
動的ピークアパーチャ補正装置は、連続した電荷レベル
がシフトレジスタ素子に並列に提供され、該電荷レベル
が該シフトレジスタ内を読み出し端子に直列に転送さ
れ、各レジスタ素子に保持される該電荷レベルの一部
が、該電荷レベルが直列に転送された後にも該素子内に
保持される、複数の素子および読み出し端子を有する電
荷転送デバイスにおいて、該電荷レベルの該一部に起因
する歪を補正する装置であって、該装置は、該読み出し
端子に接続された検出手段であって、該読み出し端子に
よって提供される信号からサンプリング加工物を除去す
るための検出手段と、該検出手段に接続された、低周波
数成分に対して高周波数成分を強調するための手段と、
を有する装置であり、そのことにより上記の課題を解決
する。
【００２２】あるいは、本発明の装置は、連続した電荷
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該読み出
し端子の信号と同一の特性を有する、遅延信号を提供す
るための手段と、転送後の各レジスタ素子に保持される
該電荷レベルの該一部と実質的に等しい因子によって該
遅延信号の大きさを調整して、調整遅延信号を提供する
手段と、該シフトレジスタの該読み出し端子の該出力信
号から、該調整遅延信号を引く手段と、を有する装置で
あり、そのことによって上記の課題を解決する。
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該読み出
し端子の信号と同一の特性を有する、遅延信号を提供す
るための手段と、転送後の各レジスタ素子に保持される
該電荷レベルの該一部と実質的に等しい因子によって該
遅延信号の大きさを調整して、調整遅延信号を提供する
手段と、該シフトレジスタの該読み出し端子の該出力信
号から、該調整遅延信号を引く手段と、を有する装置で
あり、そのことによって上記の課題を解決する。
【００２３】前記遅延信号を提供するための手段がデジ
タル遅延素子であり、前記遅延信号の大きさを調整する
ための手段がデジタル乗算器であり得る。
タル遅延素子であり、前記遅延信号の大きさを調整する
ための手段がデジタル乗算器であり得る。
【００２４】前記遅延信号を提供するための手段がデジ
タル遅延素子であり、前記遅延信号の大きさを調整する
ための手段が読み出し専用メモリ検索表であり得る。
タル遅延素子であり、前記遅延信号の大きさを調整する
ための手段が読み出し専用メモリ検索表であり得る。
【００２５】前記遅延信号を提供するための手段がアナ
ログサンプルアンドホールド回路であり、前記遅延信号
の大きさを調整するための手段が精密増幅器であり得
る。
ログサンプルアンドホールド回路であり、前記遅延信号
の大きさを調整するための手段が精密増幅器であり得
る。
【００２６】あるいは、本発明の装置は、連続した電荷
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該読み出
し端子の出力信号を処理して、フィルタ通過信号を提供
するための、高域フィルタ手段と、該フィルタ通過信号
の大きさを調整して、調整フィルタ通過信号を提供する
ための、可変乗算手段と、該調整フィルタ通過信号を、
該読み出し端子の出力信号と加算して、補正信号を提供
するための加算手段と、を有する装置であり、そのこと
によって上記課題を解決する。
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該読み出
し端子の出力信号を処理して、フィルタ通過信号を提供
するための、高域フィルタ手段と、該フィルタ通過信号
の大きさを調整して、調整フィルタ通過信号を提供する
ための、可変乗算手段と、該調整フィルタ通過信号を、
該読み出し端子の出力信号と加算して、補正信号を提供
するための加算手段と、を有する装置であり、そのこと
によって上記課題を解決する。
【００２７】前記可変乗算手段が前記フィルタ通過信号
の大きさを因子によって調整し、該因子の値は、前記電
荷レベルが各シフトレジスタ素子に並列に提供される時
にはゼロになり、連続した電荷が前記読み出し端子に直
列に転送される毎に一定の段階で増加し得る。
の大きさを因子によって調整し、該因子の値は、前記電
荷レベルが各シフトレジスタ素子に並列に提供される時
にはゼロになり、連続した電荷が前記読み出し端子に直
列に転送される毎に一定の段階で増加し得る。
【００２８】前記連続した電荷が複数のグループに割り
当てられ、前記可変乗算器が因子によってフィルタ通過
信号の大きさを調整し、該因子の値は、前記電荷レベル
が各シフトレジスタ素子に並列に提供される時にはゼロ
になり、連続した電荷が前記読み出し端子に直列に転送
される毎に増加し得る。
当てられ、前記可変乗算器が因子によってフィルタ通過
信号の大きさを調整し、該因子の値は、前記電荷レベル
が各シフトレジスタ素子に並列に提供される時にはゼロ
になり、連続した電荷が前記読み出し端子に直列に転送
される毎に増加し得る。
【００２９】あるいは、本発明の装置は、連続した電荷
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、第一のフ
ィードバック信号を転送する回路手段と、該第一のフィ
ードバック信号を該出力信号から引き、補正信号を提供
する減算手段と、該第一のフィードバック信号を該補正
信号に加算して、第二のフィードバック信号を提供する
加算手段と、該第二のフィードバック信号と同一の特性
を有する遅延信号を提供する手段と、転送後に各レジス
タ素子に保持される該電荷レベルの該一部と実質的に等
しい因子によって、該遅延信号の大きさを調整して、該
第一のフィードバック信号を形成する手段と、を有する
装置であって、そのことによって上記課題を解決する。
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、第一のフ
ィードバック信号を転送する回路手段と、該第一のフィ
ードバック信号を該出力信号から引き、補正信号を提供
する減算手段と、該第一のフィードバック信号を該補正
信号に加算して、第二のフィードバック信号を提供する
加算手段と、該第二のフィードバック信号と同一の特性
を有する遅延信号を提供する手段と、転送後に各レジス
タ素子に保持される該電荷レベルの該一部と実質的に等
しい因子によって、該遅延信号の大きさを調整して、該
第一のフィードバック信号を形成する手段と、を有する
装置であって、そのことによって上記課題を解決する。
【００３０】あるいは、本発明の装置は、連続した電荷
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該電荷レ
ベルを処理し、補正信号を提供するための第一無限イン
パルス応答フィルタ手段であって、該フィルタが該補正
信号を受けてフィードバック信号を提供するフィードバ
ック経路を有している手段と、該フィードバック信号を
該読み出し端子の電荷レベルから引き、補正出力信号を
発生するための手段と、該補正信号を受けて、該フィー
ドバック信号を発生するための第二無限インパルス応答
フィルタ信号と、を有する装置であって、そのことによ
って上記課題を解決する。
レベルがシフトレジスタ素子に並列に提供され、該電荷
レベルが該シフトレジスタ内を読み出し端子に直列に転
送され、各レジスタ素子に保持される該電荷レベルの一
部が、該電荷レベルが直列に転送された後にも該素子内
に保持される、複数の素子および読み出し端子を有する
電荷転送デバイスにおいて、該電荷レベルの該一部に起
因する歪を補正する装置であって、該装置は、該電荷レ
ベルを処理し、補正信号を提供するための第一無限イン
パルス応答フィルタ手段であって、該フィルタが該補正
信号を受けてフィードバック信号を提供するフィードバ
ック経路を有している手段と、該フィードバック信号を
該読み出し端子の電荷レベルから引き、補正出力信号を
発生するための手段と、該補正信号を受けて、該フィー
ドバック信号を発生するための第二無限インパルス応答
フィルタ信号と、を有する装置であって、そのことによ
って上記課題を解決する。
【００３１】
【実施例】図５に、本発明の一例としての実施態様のブ
ロック図を示す。カメラ処理システム１５０は、従来の
ＣＣＤアレイ２０と、ビデオ回復回路１５４と、タイミ
ング回路３９と、その他のビデオ処理回路１５６（たと
えば、ガンマ補正回路など）を有している。これらの構
成要素は当業者には公知である。ＣＣＤ２０は出力信号
１６０を提供する。ビデオ回復回路１５４は、信号１６
０を「再変調」して、ベースバンドデータ信号３２をフ
ィードスルー信号から分離する。たとえば、反射遅延抑
制などの従来のノイズ抑制技術などのビデオ回復回路１
５４は、二重サンプリングまたは差動遅延抑制を相関さ
せる。サンプルアンドホールド回路３８は、ＣＣＤ２０
によって提供される信号３１に固有のサンプリング加工
物（artifacts）を除去し、連続した絵素値を表わす信
号３２を発する。ビデオ信号処理を終了する前に、ベー
スバンドビデオ信号３２を、フィルタを通して補正する
ために、動的ピーキング回路（補正フィルタ）４０を備
えている。
ロック図を示す。カメラ処理システム１５０は、従来の
ＣＣＤアレイ２０と、ビデオ回復回路１５４と、タイミ
ング回路３９と、その他のビデオ処理回路１５６（たと
えば、ガンマ補正回路など）を有している。これらの構
成要素は当業者には公知である。ＣＣＤ２０は出力信号
１６０を提供する。ビデオ回復回路１５４は、信号１６
０を「再変調」して、ベースバンドデータ信号３２をフ
ィードスルー信号から分離する。たとえば、反射遅延抑
制などの従来のノイズ抑制技術などのビデオ回復回路１
５４は、二重サンプリングまたは差動遅延抑制を相関さ
せる。サンプルアンドホールド回路３８は、ＣＣＤ２０
によって提供される信号３１に固有のサンプリング加工
物（artifacts）を除去し、連続した絵素値を表わす信
号３２を発する。ビデオ信号処理を終了する前に、ベー
スバンドビデオ信号３２を、フィルタを通して補正する
ために、動的ピーキング回路（補正フィルタ）４０を備
えている。
【００３２】ビデオ回復回路１５４とサンプルアンドホ
ールド回路３８との組み合わは、一般に、検出回路と呼
ばれる。これは、振幅変調ラジオ周波数（ＲＦ）信号の
特性を有するＣＣＤ２０の出力信号から、ベースバンド
ビデオ信号を作成する。この回路は、検出回路の一例と
して挙げられている。あるいは、サンプルアンドホール
ド回路３８を、アナログデジタルコンバータ（ＡＤＣ）
（図示せず）に換えることも可能であり、ビデオ回復回
路１５４は、デジタル領域で動作し、このＡＤＣの後に
位置するように改変することも可能である。
ールド回路３８との組み合わは、一般に、検出回路と呼
ばれる。これは、振幅変調ラジオ周波数（ＲＦ）信号の
特性を有するＣＣＤ２０の出力信号から、ベースバンド
ビデオ信号を作成する。この回路は、検出回路の一例と
して挙げられている。あるいは、サンプルアンドホール
ド回路３８を、アナログデジタルコンバータ（ＡＤＣ）
（図示せず）に換えることも可能であり、ビデオ回復回
路１５４は、デジタル領域で動作し、このＡＤＣの後に
位置するように改変することも可能である。
【００３３】図６は、本発明の第一実施態様による、動
的ピーキング回路４０の一例のブロック図である。ベー
スバンド信号３２は、本発明によって補正される、低域
フィルタ特性を有している。
的ピーキング回路４０の一例のブロック図である。ベー
スバンド信号３２は、本発明によって補正される、低域
フィルタ特性を有している。
【００３４】ベースバンドＣＣＤ出力信号３２は、乗算
器４２に付与されるデジタルサンプルを作成する、アナ
ログデジタルコンバータ（ＡＤＣ）４１に提供される。
乗算器４２は信号３２に定数αを掛ける。乗算器４２
は、どの入力信号にも一定の利得を付与する、従来のシ
フト加算素子であってもよい。乗算器４２は、入力信号
がアドレスであり、出力される値が入力信号値にαを掛
けたものとなっている、読み出し専用メモリ（ＲＯＭ）
検索表として、備えることもできる。値αは、電荷転送
の後にＣＣＤ素子２６ｎに残った残留電荷部分である。
良質のＣＣＤにおいては、αの値は小さい。
器４２に付与されるデジタルサンプルを作成する、アナ
ログデジタルコンバータ（ＡＤＣ）４１に提供される。
乗算器４２は信号３２に定数αを掛ける。乗算器４２
は、どの入力信号にも一定の利得を付与する、従来のシ
フト加算素子であってもよい。乗算器４２は、入力信号
がアドレスであり、出力される値が入力信号値にαを掛
けたものとなっている、読み出し専用メモリ（ＲＯＭ）
検索表として、備えることもできる。値αは、電荷転送
の後にＣＣＤ素子２６ｎに残った残留電荷部分である。
良質のＣＣＤにおいては、αの値は小さい。
【００３５】乗算器４２からの出力信号３４は、記憶デ
バイス（遅延素子）４４に提供される。ＣＣＤの１サイ
クルの間、つまり、各素子２６ａ〜２６ｎ−１が、それ
ぞれの隣接する素子２６ｂ〜２６ｎにシフトされる周期
の間、記憶デバイス４４は信号３４の値を記憶する。そ
して、記憶デバイス４４によって提供される値３６は、
引算器４６によって、デジタル化ＣＣＤ出力信号３２’
から引かれる。デジタル信号処理分野の当業者には、１
サンプル周期の遅延を提供するように乗算器４２を形成
すると、記憶デバイス４４は省略され得ると理解され
る。
バイス（遅延素子）４４に提供される。ＣＣＤの１サイ
クルの間、つまり、各素子２６ａ〜２６ｎ−１が、それ
ぞれの隣接する素子２６ｂ〜２６ｎにシフトされる周期
の間、記憶デバイス４４は信号３４の値を記憶する。そ
して、記憶デバイス４４によって提供される値３６は、
引算器４６によって、デジタル化ＣＣＤ出力信号３２’
から引かれる。デジタル信号処理分野の当業者には、１
サンプル周期の遅延を提供するように乗算器４２を形成
すると、記憶デバイス４４は省略され得ると理解され
る。
【００３６】また、図６における機能は、従来のアナロ
グ構成要素でも実施し得ると当業者には理解される。た
とえば、乗算器４２は、精密増幅器または二象限乗算器
であり得る。遅延機能は、ＣＣＤ蓄積デバイス４４また
は従来のアナログサンプルアンドホールド回路（図示せ
ず）によっても行われ得る。あるいは、遅延機能は、ア
ナログ遅延ライン（図示せず）によっても行い得る。こ
のような実施態様においては、ＡＤＣ４１は不要であ
る。
グ構成要素でも実施し得ると当業者には理解される。た
とえば、乗算器４２は、精密増幅器または二象限乗算器
であり得る。遅延機能は、ＣＣＤ蓄積デバイス４４また
は従来のアナログサンプルアンドホールド回路（図示せ
ず）によっても行われ得る。あるいは、遅延機能は、ア
ナログ遅延ライン（図示せず）によっても行い得る。こ
のような実施態様においては、ＡＤＣ４１は不要であ
る。
【００３７】本発明のこの実施態様で説明する補正フィ
ルタ４０は、最後のサンプリング周期の間にシフトレジ
スタ素子２６ｎに残った残留電荷を補正する。信号３６
はハイオーダーの項（２周期あるいはそれ以上の周期か
ら残っている残留電荷の残留部分）を含んでいるため、
補正フィルタ４０は、これらの第二およびそれ以上のハ
イオーダーの残留電荷も補正し得る。
ルタ４０は、最後のサンプリング周期の間にシフトレジ
スタ素子２６ｎに残った残留電荷を補正する。信号３６
はハイオーダーの項（２周期あるいはそれ以上の周期か
ら残っている残留電荷の残留部分）を含んでいるため、
補正フィルタ４０は、これらの第二およびそれ以上のハ
イオーダーの残留電荷も補正し得る。
【００３８】操作の際には、ライン走査の最初に、シフ
トレジスタ素子２６ａ〜２６ｎを並列にロードする前
に、残留電荷はすべてゼロにされる。さらに、遅延素子
４４に保持される値は、各走査の最初にゼロにされて、
ＣＣＤ２０の最初の（一番右の）電荷パケットが補正さ
れないようにする。図６に示すように、このゼロ化機能
は、活性ビデオ間隔の最初に、１クロック周期のパルス
を発生するパルス発生器４５によって行われる。このパ
ルス信号は、遅延素子４４のリセット端子Ｒに印加され
る。パルス発生器４５は、水平帰線消去信号ＨＢＬＡＮ
Ｋに反応する。この信号は、たとえば、水平帰線消去間
隔の間には論理高状態にあり、それ以外には論理低状態
にある。
トレジスタ素子２６ａ〜２６ｎを並列にロードする前
に、残留電荷はすべてゼロにされる。さらに、遅延素子
４４に保持される値は、各走査の最初にゼロにされて、
ＣＣＤ２０の最初の（一番右の）電荷パケットが補正さ
れないようにする。図６に示すように、このゼロ化機能
は、活性ビデオ間隔の最初に、１クロック周期のパルス
を発生するパルス発生器４５によって行われる。このパ
ルス信号は、遅延素子４４のリセット端子Ｒに印加され
る。パルス発生器４５は、水平帰線消去信号ＨＢＬＡＮ
Ｋに反応する。この信号は、たとえば、水平帰線消去間
隔の間には論理高状態にあり、それ以外には論理低状態
にある。
【００３９】図７は、本発明の第二実施態様のブロック
図である。第二実施態様は、第一実施態様と同様の転送
特性を有しているが、補正フィルタ４０’に異なった一
組のハードウェア構成要素を用いている。第一実施態様
の補正フィルタ４０とは異なり、補正フィルタ４０’は
無限インパルス応答（ＩＩＲ）フィルタである。補正フ
ィルタ４０’は、出力信号８０を、第二ＩＩＲフィルタ
１０４への入力信号として提供する。第二ＩＩＲフィル
タ１０４は、補正フィルタ４０’への入力信号から引か
れるフィードバック信号として用いられる、出力信号９
２を提供する。
図である。第二実施態様は、第一実施態様と同様の転送
特性を有しているが、補正フィルタ４０’に異なった一
組のハードウェア構成要素を用いている。第一実施態様
の補正フィルタ４０とは異なり、補正フィルタ４０’は
無限インパルス応答（ＩＩＲ）フィルタである。補正フ
ィルタ４０’は、出力信号８０を、第二ＩＩＲフィルタ
１０４への入力信号として提供する。第二ＩＩＲフィル
タ１０４は、補正フィルタ４０’への入力信号から引か
れるフィードバック信号として用いられる、出力信号９
２を提供する。
【００４０】ＣＣＤ２０からのベースバンド信号３２
は、補正フィルタ４０’を通して送られる。補正用信号
９２が、引算器８２によって信号３２から引かれる。補
正信号８０は、加算回路８６に提供され、この加算器８
６が、補正用信号９２も受け取る。加算回路８６は、信
号８０と信号９２とを合計した信号１００を提供する。
信号１００は、遅延素子８４によって、１サンプル周期
だけ遅延される。遅延素子８４からの出力信号１０２
が、乗算器８８に提供され、乗算器８８はそれに、残留
電荷部分であるαを掛ける。乗算器８８は、得られた答
えを補正用信号９２として提供する。遅延素子８４は、
上記で図６について説明したように、各サンプルのライ
ンの最初で、パルス発生器４５が提供するパルス信号に
よってリセットされる。
は、補正フィルタ４０’を通して送られる。補正用信号
９２が、引算器８２によって信号３２から引かれる。補
正信号８０は、加算回路８６に提供され、この加算器８
６が、補正用信号９２も受け取る。加算回路８６は、信
号８０と信号９２とを合計した信号１００を提供する。
信号１００は、遅延素子８４によって、１サンプル周期
だけ遅延される。遅延素子８４からの出力信号１０２
が、乗算器８８に提供され、乗算器８８はそれに、残留
電荷部分であるαを掛ける。乗算器８８は、得られた答
えを補正用信号９２として提供する。遅延素子８４は、
上記で図６について説明したように、各サンプルのライ
ンの最初で、パルス発生器４５が提供するパルス信号に
よってリセットされる。
【００４１】本発明の第一実施態様と同様に、第二実施
態様による装置も、遅延素子８４と、乗算器８８と、加
算器８６と引算器８２との機能を行うために、デジタル
またはアナログの構成要素を用いても構成し得る。アナ
ログの構成では、乗算器８８の代わりに精密増幅器また
は二象限乗算器が、加算器８６の代わりに加算ネットワ
ークが、そして、引算器８２の代わりに、単位利得のた
めにバイアスをかけた差動増幅器が含まれる。アナログ
の構成は、また、遅延素子８４の代わりに、サンプルア
ンドホールド回路（図示せず）、アナログ遅延ライン
（図示せず）あるいは単一ステージＣＣＤ遅延（図示せ
ず）をも有する。
態様による装置も、遅延素子８４と、乗算器８８と、加
算器８６と引算器８２との機能を行うために、デジタル
またはアナログの構成要素を用いても構成し得る。アナ
ログの構成では、乗算器８８の代わりに精密増幅器また
は二象限乗算器が、加算器８６の代わりに加算ネットワ
ークが、そして、引算器８２の代わりに、単位利得のた
めにバイアスをかけた差動増幅器が含まれる。アナログ
の構成は、また、遅延素子８４の代わりに、サンプルア
ンドホールド回路（図示せず）、アナログ遅延ライン
（図示せず）あるいは単一ステージＣＣＤ遅延（図示せ
ず）をも有する。
【００４２】第二実施態様は、第一実施態様より多くの
ハードウェア構成要素を用いるが、補正信号値を計算す
る際にさらに多くのビットを用いるため、量子化誤差を
改善し得る。
ハードウェア構成要素を用いるが、補正信号値を計算す
る際にさらに多くのビットを用いるため、量子化誤差を
改善し得る。
【００４３】図８は、本発明の第三実施態様のブロック
図であり、この図において、ハイオーダーの低域フィル
タ補正に近づけるために、補正回路４０”内に、可変利
得が設けられている。この実施態様は、読み出し前の信
号のシフトまたは転送の数に基づいて、可変ピーキング
を行う。
図であり、この図において、ハイオーダーの低域フィル
タ補正に近づけるために、補正回路４０”内に、可変利
得が設けられている。この実施態様は、読み出し前の信
号のシフトまたは転送の数に基づいて、可変ピーキング
を行う。
【００４４】この実施態様では、ＣＣＤ２０からのベー
スバンド信号３２は、高域フィルタ５２および二象限乗
算器５４に送られる。高域フィルタ５２は、簡単なＲＣ
回路でもよい。高域フィルタを通った信号６０を、利得
信号５９に提供される因子に掛ける。電荷レベルが、並
列の読み出しステージシフトレジスタ素子に転送される
と、信号５９はゼロになる。そして、信号５９の値は、
シフトレジスタ２６の読み出し端子に電荷が連続して直
列に転送される毎に一段階ずつ増加される。この段階信
号５９は、加算器（デジタルカウンタ）５６の出力をデ
ジタルアナログコンバータ（ＤＡＣ）５８を通すことに
よって提供し得る。補正用信号６２が、デジタルカウン
タ５６内の未補正信号３２に加えられる。この実施態様
においては、各段階がαという因子を表わす。
スバンド信号３２は、高域フィルタ５２および二象限乗
算器５４に送られる。高域フィルタ５２は、簡単なＲＣ
回路でもよい。高域フィルタを通った信号６０を、利得
信号５９に提供される因子に掛ける。電荷レベルが、並
列の読み出しステージシフトレジスタ素子に転送される
と、信号５９はゼロになる。そして、信号５９の値は、
シフトレジスタ２６の読み出し端子に電荷が連続して直
列に転送される毎に一段階ずつ増加される。この段階信
号５９は、加算器（デジタルカウンタ）５６の出力をデ
ジタルアナログコンバータ（ＤＡＣ）５８を通すことに
よって提供し得る。補正用信号６２が、デジタルカウン
タ５６内の未補正信号３２に加えられる。この実施態様
においては、各段階がαという因子を表わす。
【００４５】本発明のこの実施態様は、第一および第二
実施態様によって達成された結果に近い補正信号を、安
価なアナログ構成要素を用いて提供する。さらに、補正
用信号に印加される利得が、ＣＣＤから読み出される各
絵素によって変動しないように、この技術を改変するこ
とによって、さらにコストを下げることも可能である。
代わりに、平均利得因子を、いくつかの電荷レベルのグ
ループに用い、グループによって因子が変動するように
する。たとえば、直列的に読み出し端子に転送される、
最初の１００個の電荷レベルの補正に１つの利得因子を
用い、そして、第二因子を次の１００個に用いる、とい
うようにする。この方法によって変動利得を提供する
と、デジタルカウンタ５６とＤＡＣ５８と乗算器５４は
不要である。代わりに、加算器５６の抵抗６４を、複数
のスイッチ抵抗６４ａ〜６４ｎ（図示せず）に換えるこ
ともできる。各グループの電荷レベルについては、所望
の利得を得るために、異なる抵抗６４ａ〜６４ｎを回路
に組み込む。
実施態様によって達成された結果に近い補正信号を、安
価なアナログ構成要素を用いて提供する。さらに、補正
用信号に印加される利得が、ＣＣＤから読み出される各
絵素によって変動しないように、この技術を改変するこ
とによって、さらにコストを下げることも可能である。
代わりに、平均利得因子を、いくつかの電荷レベルのグ
ループに用い、グループによって因子が変動するように
する。たとえば、直列的に読み出し端子に転送される、
最初の１００個の電荷レベルの補正に１つの利得因子を
用い、そして、第二因子を次の１００個に用いる、とい
うようにする。この方法によって変動利得を提供する
と、デジタルカウンタ５６とＤＡＣ５８と乗算器５４は
不要である。代わりに、加算器５６の抵抗６４を、複数
のスイッチ抵抗６４ａ〜６４ｎ（図示せず）に換えるこ
ともできる。各グループの電荷レベルについては、所望
の利得を得るために、異なる抵抗６４ａ〜６４ｎを回路
に組み込む。
【００４６】あるいは、デジタルカウンタ５６とＤＡＣ
５８との段階機能を行う連続ランプ機能を持つ、アナロ
グランプ発生器（図示せず）を、デジタルカウンタ５６
とＤＡＣ５８との換わりに用いてもよい。
５８との段階機能を行う連続ランプ機能を持つ、アナロ
グランプ発生器（図示せず）を、デジタルカウンタ５６
とＤＡＣ５８との換わりに用いてもよい。
【００４７】本明細書に説明した実施態様は、多くの改
変を行い得ることが、当業者には理解できる。本発明を
実施態様を例にとって説明してきたが、特許請求の範囲
内で改変しても、上記に概説したように、本発明は実施
可能である。
変を行い得ることが、当業者には理解できる。本発明を
実施態様を例にとって説明してきたが、特許請求の範囲
内で改変しても、上記に概説したように、本発明は実施
可能である。
【００４８】
【発明の効果】本発明によると、電荷転送デバイスに見
られる、低域フィルタ効果を補正する方法が提供され
る。該デバイスは、少なくとも１列の光電素子とシフト
レジスタとを有している。各光電素子からの電荷は、各
シフトレジスタ素子に提供される。該電荷は、シフトレ
ジスタ内を、読み出し端子へ転送される。
られる、低域フィルタ効果を補正する方法が提供され
る。該デバイスは、少なくとも１列の光電素子とシフト
レジスタとを有している。各光電素子からの電荷は、各
シフトレジスタ素子に提供される。該電荷は、シフトレ
ジスタ内を、読み出し端子へ転送される。
【００４９】該読み出し端子において、該電荷転送デバ
イスの出力信号は、低域フィルタ効果を補正するサンプ
ルデータフィルタを用いて処理される。
イスの出力信号は、低域フィルタ効果を補正するサンプ
ルデータフィルタを用いて処理される。
【００５０】本発明の、さらに別の実施例では、読み出
し端子の出力信号が、高域フィルタを通され、フィルタ
を通った信号の高域成分の大きさが、可変乗算器を用い
て調整される。該乗算器からの出力信号は、シフトレジ
スタ読み出し値と加算され、補正信号となる。
し端子の出力信号が、高域フィルタを通され、フィルタ
を通った信号の高域成分の大きさが、可変乗算器を用い
て調整される。該乗算器からの出力信号は、シフトレジ
スタ読み出し値と加算され、補正信号となる。
【図１】従来のＣＣＤアレイの一部を示す。
【図２】図１に示した従来のＣＣＤアレイのブロック図
を示す。
を示す。
【図３】従来の二次元ＣＣＤアレイを示す。
【図４】（ａ）〜（ｅ）は、図３の従来のＣＣＤの各素
子に蓄積された電荷を示す。
子に蓄積された電荷を示す。
【図５】本発明の一例としてのシステムのブロック図を
示す。
示す。
【図６】本発明の第一の実施態様のブロック図を示す。
【図７】本発明の別の実施態様を示す。
【図８】本発明のさらに別の実施態様を示す。
２０ ＣＣＤアレイ ２６ シフトレジスタ素子 ３２ ベースバンド信号 ３８ サンプルアンドホールド回路 ４０ 動的ピーキング回路（補正フィルタ） ４０’ 補正フィルタ ４０” 補正回路 ４２、８８ 乗算器 ４４ 蓄積デバイス（遅延素子） ４５ パルス発生器 ４６、８２ 引算器 ５２ 高域フィルタ ５４ 二象限乗算器 ５６ デジタルカウンタ（加算回路） ５８ デジタルアナログコンバータ ８６ 加算器 ８４ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス ジェイ． リーコック アメリカ合衆国 ニュージャージー 08054，マウント ローレル，バーナム ウッド ドライブ 102 (72)発明者 ジョーゼフ エフ． ハック アメリカ合衆国 ニュージャージー 08043，ブーヒース，レクストン ラン 10
Claims (10)
- 【請求項１】 連続した電荷レベルがシフトレジスタ素
子に並列に提供され、該電荷レベルが該シフトレジスタ
内を読み出し端子に直列に転送され、各レジスタ素子に
保持される該電荷レベルの一部が、該電荷レベルが直列
に転送された後にも該素子内に保持される、複数の素子
および読み出し端子を有する電荷転送デバイスにおい
て、該電荷レベルの該一部に起因する歪を補正する装置
であって、該装置は、 該読み出し端子に接続された検出手段であって、該読み
出し端子によって提供される信号からサンプリング加工
物を除去するための検出手段と、 該検出手段に接続された、低周波数成分に対して高周波
数成分を強調するための手段と、を有する装置。 - 【請求項２】 連続した電荷レベルがシフトレジスタ素
子に並列に提供され、該電荷レベルが該シフトレジスタ
内を読み出し端子に直列に転送され、各レジスタ素子に
保持される該電荷レベルの一部が、該電荷レベルが直列
に転送された後にも該素子内に保持される、複数の素子
および読み出し端子を有する電荷転送デバイスにおい
て、該電荷レベルの該一部に起因する歪を補正する装置
であって、該装置は、 該読み出し端子の信号と同一の特性を有する、遅延信号
を提供するための手段と、 転送後の各レジスタ素子に保持される該電荷レベルの該
一部と実質的に等しい因子によって該遅延信号の大きさ
を調整して、調整遅延信号を提供する手段と、 該シフトレジスタの該読み出し端子の該出力信号から、
該調整遅延信号を引く手段と、を有する装置。 - 【請求項３】 前記遅延信号を提供するための手段がデ
ジタル遅延素子であり、前記遅延信号の大きさを調整す
るための手段がデジタル乗算器である、請求項２に記載
の装置。 - 【請求項４】 前記遅延信号を提供するための手段がデ
ジタル遅延素子であり、前記遅延信号の大きさを調整す
るための手段が読み出し専用メモリ検索表である、請求
項２に記載の装置。 - 【請求項５】 前記遅延信号を提供するための手段がア
ナログサンプルアンドホールド回路であり、前記遅延信
号の大きさを調整するための手段が精密増幅器である、
請求項２に記載の装置。 - 【請求項６】 連続した電荷レベルがシフトレジスタ素
子に並列に提供され、該電荷レベルが該シフトレジスタ
内を読み出し端子に直列に転送され、各レジスタ素子に
保持される該電荷レベルの一部が、該電荷レベルが直列
に転送された後にも該素子内に保持される、複数の素子
および読み出し端子を有する電荷転送デバイスにおい
て、該電荷レベルの該一部に起因する歪を補正する装置
であって、該装置は、 該読み出し端子の出力信号を処理して、フィルタ通過信
号を提供するための、高域フィルタ手段と、 該フィルタ通過信号の大きさを調整して、調整フィルタ
通過信号を提供するための、可変乗算手段と、 該調整フィルタ通過信号を、該読み出し端子の出力信号
と加算して、補正信号を提供するための加算手段と、を
有する装置。 - 【請求項７】 前記可変乗算手段が前記フィルタ通過信
号の大きさを因子によって調整し、該因子の値は、前記
電荷レベルが各シフトレジスタ素子に並列に提供される
時にはゼロになり、連続した電荷が前記読み出し端子に
直列に転送される毎に一定の段階で増加する、請求項６
に記載の装置。 - 【請求項８】 前記連続した電荷が複数のグループに割
り当てられ、前記可変乗算器が因子によってフィルタ通
過信号の大きさを調整し、該因子の値は、前記電荷レベ
ルが各シフトレジスタ素子に並列に提供される時にはゼ
ロになり、連続した電荷が前記読み出し端子に直列に転
送される毎に増加する、請求項６に記載の装置。 - 【請求項９】 連続した電荷レベルがシフトレジスタ素
子に並列に提供され、該電荷レベルが該シフトレジスタ
内を読み出し端子に直列に転送され、各レジスタ素子に
保持される該電荷レベルの一部が、該電荷レベルが直列
に転送された後にも該素子内に保持される、複数の素子
および読み出し端子を有する電荷転送デバイスにおい
て、該電荷レベルの該一部に起因する歪を補正する装置
であって、該装置は、 第一のフィードバック信号を転送する回路手段と、 該第一のフィードバック信号を該出力信号から引き、補
正信号を提供する減算手段と、 該第一のフィードバック信号を該補正信号に加算して、
第二のフィードバック信号を提供する加算手段と、 該第二のフィードバック信号と同一の特性を有する遅延
信号を提供する手段と、 転送後に各レジスタ素子に保持される該電荷レベルの該
一部と実質的に等しい因子によって、該遅延信号の大き
さを調整して、該第一のフィードバック信号を形成する
手段と、を有する装置。 - 【請求項１０】 連続した電荷レベルがシフトレジスタ
素子に並列に提供され、該電荷レベルが該シフトレジス
タ内を読み出し端子に直列に転送され、各レジスタ素子
に保持される該電荷レベルの一部が、該電荷レベルが直
列に転送された後にも該素子内に保持される、複数の素
子および読み出し端子を有する電荷転送デバイスにおい
て、該電荷レベルの該一部に起因する歪を補正する装置
であって、該装置は、 該電荷レベルを処理し、補正信号を提供するための第一
無限インパルス応答フィルタ手段であって、該フィルタ
が該補正信号を受けてフィードバック信号を提供するフ
ィードバック経路を有している手段と、 該フィードバック信号を該読み出し端子の電荷レベルか
ら引き、補正出力信号を発生するための手段と、 該補正信号を受けて、該フィードバック信号を発生する
ための第二無限インパルス応答フィルタ信号と、を有す
る装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85992892A | 1992-03-30 | 1992-03-30 | |
| US07/859,928 | 1992-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0654263A true JPH0654263A (ja) | 1994-02-25 |
Family
ID=25332079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5072315A Withdrawn JPH0654263A (ja) | 1992-03-30 | 1993-03-30 | Ｃｃｄカメラ用動的ピークアパーチャ補正装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5418563A (ja) |
| EP (1) | EP0563846A1 (ja) |
| JP (1) | JPH0654263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472653B1 (en) | 1999-03-22 | 2002-10-29 | Sarnoff Corporation | Method and apparatus to extend dynamic range of time delay and integrate charge coupled devices |
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-
1993
- 1993-03-29 EP EP93105151A patent/EP0563846A1/en not_active Withdrawn
- 1993-03-30 JP JP5072315A patent/JPH0654263A/ja not_active Withdrawn
- 1993-12-06 US US08/163,013 patent/US5418563A/en not_active Expired - Fee Related
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| WO2001049020A3 (en) * | 1999-12-28 | 2002-02-14 | Burr Brown Japan Ltd | Method and apparatus for processing front end signal for image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5418563A (en) | 1995-05-23 |
| EP0563846A1 (en) | 1993-10-06 |
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Legal Events
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|---|---|---|---|
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