JPH0653794A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH0653794A JPH0653794A JP20345292A JP20345292A JPH0653794A JP H0653794 A JPH0653794 A JP H0653794A JP 20345292 A JP20345292 A JP 20345292A JP 20345292 A JP20345292 A JP 20345292A JP H0653794 A JPH0653794 A JP H0653794A
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Abstract
(57)【要約】
【目的】 動作クロック信号の周波数を上げることな
く、またＰＷＭ出力のデューティの分解能を下げること
なく、比較的簡単な構成で、高い周波数のＰＷＭ出力波
形を得る。 【構成】 デューティ値ａを設定するｌビットのレジス
タ１０と、クロック信号ＣＫのパルス数をカウントする
ｌビットのカウンタ２０と、前記レジスタ１０とカウン
タ２０の値を比較するデューティ検出用の比較手段３０
とを備えている。カウンタ２０のｌビットのうちのｎ
（＝ｌ−ｍ）ビットを上位方向へシフトする。そして、
該シフトによってはみ出したレジスタ１０及びカウンタ
２０のｎビットを比較手段３０で比較し、その比較結果
で、前記レジスタ１０の値に＋１加算するかしないかに
よって該比較手段３０から、従来の２n 倍の周波数のＰ
ＷＭパルスを出力する。
く、またＰＷＭ出力のデューティの分解能を下げること
なく、比較的簡単な構成で、高い周波数のＰＷＭ出力波
形を得る。 【構成】 デューティ値ａを設定するｌビットのレジス
タ１０と、クロック信号ＣＫのパルス数をカウントする
ｌビットのカウンタ２０と、前記レジスタ１０とカウン
タ２０の値を比較するデューティ検出用の比較手段３０
とを備えている。カウンタ２０のｌビットのうちのｎ
（＝ｌ−ｍ）ビットを上位方向へシフトする。そして、
該シフトによってはみ出したレジスタ１０及びカウンタ
２０のｎビットを比較手段３０で比較し、その比較結果
で、前記レジスタ１０の値に＋１加算するかしないかに
よって該比較手段３０から、従来の２n 倍の周波数のＰ
ＷＭパルスを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理において入力
信号のパルス幅変調を行うパルス幅変調回路（以下、Ｐ
ＷＭという）に関するものである。
信号のパルス幅変調を行うパルス幅変調回路（以下、Ｐ
ＷＭという）に関するものである。
【０００２】
【従来の技術】図２は、従来の８ビットのＰＷＭの一構
成例を示すブロック図である。この８ビットのＰＷＭ
は、入力信号に対する変調幅を設定する８ビットのレジ
スタ１と、クロック信号ＣＫを計数（カウント）する８
ビットのカウンタ２と、該レジスタ１の値とカウンタ２
の値を比較する比較手段であるコンパレータ３と、該カ
ウンタ２のキャリーＣＹでセットされ、該コンパレータ
３の一致信号Ｓ３でリセットされてＰＷＭパルスを出力
するリセット・セット型フリップフロップ（以下、ＲＳ
−ＦＦという）４とで、構成されている。
成例を示すブロック図である。この８ビットのＰＷＭ
は、入力信号に対する変調幅を設定する８ビットのレジ
スタ１と、クロック信号ＣＫを計数（カウント）する８
ビットのカウンタ２と、該レジスタ１の値とカウンタ２
の値を比較する比較手段であるコンパレータ３と、該カ
ウンタ２のキャリーＣＹでセットされ、該コンパレータ
３の一致信号Ｓ３でリセットされてＰＷＭパルスを出力
するリセット・セット型フリップフロップ（以下、ＲＳ
−ＦＦという）４とで、構成されている。
【０００３】図３は図２に示すＰＷＭの動作波形図であ
り、この図を参照しつつ、図２の変調動作を説明する。
図２のＰＷＭでは、入力信号に対する変調幅Ｎをレジス
タ１に設定しておく。クロック信号ＣＫのパルス数がカ
ウンタ２でカウントされ、そのカウンタ２からキャリー
ＣＹが出力されると、該キャリーＣＹでＲＳ−ＦＦ４が
セットされてＰＷＭ出力が“１”になる。そして、カウ
ンタ２がクロック信号ＣＫのパルス数をカウントし、該
カウンタ２の値が００ＨからＦＦＨへ変化する間に、レ
ジスタ１に設定された値Ｎになったとき、コンパレータ
３から一致信号Ｓ３が出力され、該一致信号Ｓ３によっ
てＲＳ−ＦＦ４がリセットされ、ＰＷＭ出力が“０”に
なる。従って、レジスタ１の値Ｎを０１Ｈから０ＦＦＨ
に設定することににより、１／２５６デューティから２
５５／２５６デューティのＰＷＭ出力波形を任意に得る
ことができる。
り、この図を参照しつつ、図２の変調動作を説明する。
図２のＰＷＭでは、入力信号に対する変調幅Ｎをレジス
タ１に設定しておく。クロック信号ＣＫのパルス数がカ
ウンタ２でカウントされ、そのカウンタ２からキャリー
ＣＹが出力されると、該キャリーＣＹでＲＳ−ＦＦ４が
セットされてＰＷＭ出力が“１”になる。そして、カウ
ンタ２がクロック信号ＣＫのパルス数をカウントし、該
カウンタ２の値が００ＨからＦＦＨへ変化する間に、レ
ジスタ１に設定された値Ｎになったとき、コンパレータ
３から一致信号Ｓ３が出力され、該一致信号Ｓ３によっ
てＲＳ−ＦＦ４がリセットされ、ＰＷＭ出力が“０”に
なる。従って、レジスタ１の値Ｎを０１Ｈから０ＦＦＨ
に設定することににより、１／２５６デューティから２
５５／２５６デューティのＰＷＭ出力波形を任意に得る
ことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のＰＷＭでは、次のような課題があった。従来のＰＷ
Ｍでは、ＰＷＭ出力波形の周波数が８ビットカウンタ２
のオーバフロー時に発生するキャリーＣＹにより決定さ
れるため、高い周波数のＰＷＭ出力波形を得るために
は、８ビットカウンタ２の動作クロック信号ＣＫの周波
数を上げるか、あるいは該８ビットカウンタ２を７ビッ
トカウンタ以下にしてＰＷＭ出力波形のデューティの分
解能を下げる方法がある。ところが、動作クロック信号
ＣＫは、使用しているシステムの動作クロック信号に依
存して上限があるため、その周波数を上限値以上に上げ
ることが不可能である。また、デューティの分解能を下
げる方法では、ＰＷＭとして使用範囲の低下を招く。
成のＰＷＭでは、次のような課題があった。従来のＰＷ
Ｍでは、ＰＷＭ出力波形の周波数が８ビットカウンタ２
のオーバフロー時に発生するキャリーＣＹにより決定さ
れるため、高い周波数のＰＷＭ出力波形を得るために
は、８ビットカウンタ２の動作クロック信号ＣＫの周波
数を上げるか、あるいは該８ビットカウンタ２を７ビッ
トカウンタ以下にしてＰＷＭ出力波形のデューティの分
解能を下げる方法がある。ところが、動作クロック信号
ＣＫは、使用しているシステムの動作クロック信号に依
存して上限があるため、その周波数を上限値以上に上げ
ることが不可能である。また、デューティの分解能を下
げる方法では、ＰＷＭとして使用範囲の低下を招く。
【０００５】そこで、従来では、低いデューティのパル
スを２つ組み合わせ、高いデューティのパルスを作るよ
うにしているが、回路規模が大型化すると共に、組み合
わせる２つのパルスのタイミングずれによるデューティ
精度の劣化を招き、未だ技術的に十分満足のゆくＰＷＭ
を得ることが困難であった。本発明は、前記従来技術が
持っていた課題として、システムの動作クロック信号を
上げることなく、またＰＷＭ出力のデューティの分解能
を下げることなく、比較的簡単な構成で、高精度な、高
い周波数のＰＷＭ出力波形を得ることが困難な点につい
て解決したＰＷＭを提供するものである。
スを２つ組み合わせ、高いデューティのパルスを作るよ
うにしているが、回路規模が大型化すると共に、組み合
わせる２つのパルスのタイミングずれによるデューティ
精度の劣化を招き、未だ技術的に十分満足のゆくＰＷＭ
を得ることが困難であった。本発明は、前記従来技術が
持っていた課題として、システムの動作クロック信号を
上げることなく、またＰＷＭ出力のデューティの分解能
を下げることなく、比較的簡単な構成で、高精度な、高
い周波数のＰＷＭ出力波形を得ることが困難な点につい
て解決したＰＷＭを提供するものである。
【０００６】
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明のＰＷＭの原理説明図である。図１（ｂ）に示す
ように、本発明のＰＷＭは、入力信号に対するデューテ
ィ値ａを設定するｌビット（但し、ｌ；任意の正数）の
レジスタ１０と、クロック信号ＣＫのパルス数をカウン
トするｌビットのカウンタ２０と、前記レジスタ１０と
カウンタ２０の値を比較するデューティ検出用の比較手
段３０とを備えている。そして、前記カウンタ２０のｌ
ビットのうちのｎ（＝ｌ−ｍ）ビット（但し、ｍ，ｎ；
任意の整数）を上位方向へシフトし、該シフトによって
はみ出した前記レジスタ１０及びカウンタ２０のｎビッ
トを前記比較手段３０で比較し、その比較結果で、前記
レジスタ１０の値に＋１加算するかしないかによって該
比較手段３０から所定周波数のＰＷＭパルスを出力する
構成にしている。
本発明のＰＷＭの原理説明図である。図１（ｂ）に示す
ように、本発明のＰＷＭは、入力信号に対するデューテ
ィ値ａを設定するｌビット（但し、ｌ；任意の正数）の
レジスタ１０と、クロック信号ＣＫのパルス数をカウン
トするｌビットのカウンタ２０と、前記レジスタ１０と
カウンタ２０の値を比較するデューティ検出用の比較手
段３０とを備えている。そして、前記カウンタ２０のｌ
ビットのうちのｎ（＝ｌ−ｍ）ビット（但し、ｍ，ｎ；
任意の整数）を上位方向へシフトし、該シフトによって
はみ出した前記レジスタ１０及びカウンタ２０のｎビッ
トを前記比較手段３０で比較し、その比較結果で、前記
レジスタ１０の値に＋１加算するかしないかによって該
比較手段３０から所定周波数のＰＷＭパルスを出力する
構成にしている。
【０００７】
【作用】従来のＰＷＭでは、低いデューティのパルスを
２つ組み合わせ、高いデューティのパルスを作るように
している。即ち、従来のＰＷＭは、図１（ａ）に示すよ
うに、入力信号に対するデューティ値ａを設定するｌビ
ットのレジスタ１０と、クロック信号ＣＫのパルス数を
カウントするｌビットのカウンタ２０と、該レジスタ１
０とカウンタ２０の値を比較するデューティ検出用の比
較手段３０とを、備えている。通常、ｌビットのデュー
ティのパルスＰを得るには、最低、ｌビットのカウンタ
２０が必要となり、しかもその最高周波数Ｆmax は、該
カウンタ２０に入力されるクロック信号ＣＫのクロック
周波数をｆ（Ｈｚ）とすると、 Ｆmax ＝ｆ／２l （Ｈｚ） ・・・（１） となる。パルスＰの周波数Ｆを上げるには、クロック信
号ＣＫのクロック周波数ｆ（Ｈｚ）を上げるしかなかっ
た。
２つ組み合わせ、高いデューティのパルスを作るように
している。即ち、従来のＰＷＭは、図１（ａ）に示すよ
うに、入力信号に対するデューティ値ａを設定するｌビ
ットのレジスタ１０と、クロック信号ＣＫのパルス数を
カウントするｌビットのカウンタ２０と、該レジスタ１
０とカウンタ２０の値を比較するデューティ検出用の比
較手段３０とを、備えている。通常、ｌビットのデュー
ティのパルスＰを得るには、最低、ｌビットのカウンタ
２０が必要となり、しかもその最高周波数Ｆmax は、該
カウンタ２０に入力されるクロック信号ＣＫのクロック
周波数をｆ（Ｈｚ）とすると、 Ｆmax ＝ｆ／２l （Ｈｚ） ・・・（１） となる。パルスＰの周波数Ｆを上げるには、クロック信
号ＣＫのクロック周波数ｆ（Ｈｚ）を上げるしかなかっ
た。
【０００８】そこで、本発明では、図１（ｂ）に示すよ
うに、デューティを変えることなく、ｌビットのレジス
タ１０に設定されたデューティ値ａとｌビットのカウン
タ２０の内容とを比較する比較手段３０のビットを変え
ることにより、高い周波数のパルスＰを出力するように
している。即ち、本発明では、次式（２）のように、比
較手段３０のｌビットを、ｎビットと、周波数を上げた
いビット数ｎ（周波数は２n 倍となる）とに、分ける。 ｌ＝ｍ＋ｎ ・・・（２） また、レジスタ１０に設定するデューティ値をａとする
と、そのａは次式（３）のように分けられる。 ａ＝ｂ×２n ＋ｃ ・・・（３） ａ／２l デューティのパルスは、前記（１）〜（３）式
より、次式（４）のように求めることができる。
うに、デューティを変えることなく、ｌビットのレジス
タ１０に設定されたデューティ値ａとｌビットのカウン
タ２０の内容とを比較する比較手段３０のビットを変え
ることにより、高い周波数のパルスＰを出力するように
している。即ち、本発明では、次式（２）のように、比
較手段３０のｌビットを、ｎビットと、周波数を上げた
いビット数ｎ（周波数は２n 倍となる）とに、分ける。 ｌ＝ｍ＋ｎ ・・・（２） また、レジスタ１０に設定するデューティ値をａとする
と、そのａは次式（３）のように分けられる。 ａ＝ｂ×２n ＋ｃ ・・・（３） ａ／２l デューティのパルスは、前記（１）〜（３）式
より、次式（４）のように求めることができる。
【０００９】
【数１】 これは、２n 個のパルスのうち、ｃ個は（ｂ＋１）／２
m デューティのパルス、（２n −ｃ）個はｂ／２m デュ
ーティのパルスを出力することにより、２n 個のパルス
のトータルにより、ａ／２l デューティのパルスが得ら
れることを示している。従って、ｎの値を１，２，３，
…，ｌ−１にすることにより、パルスの周波数を２倍，
４倍，８倍，…，２l-1 倍まで上げることが可能にな
る。
m デューティのパルス、（２n −ｃ）個はｂ／２m デュ
ーティのパルスを出力することにより、２n 個のパルス
のトータルにより、ａ／２l デューティのパルスが得ら
れることを示している。従って、ｎの値を１，２，３，
…，ｌ−１にすることにより、パルスの周波数を２倍，
４倍，８倍，…，２l-1 倍まで上げることが可能にな
る。
【００１０】
【実施例】第１の実施例 図４は、図１に示す本発明の第１の実施例を示すＰＷＭ
の構成図である。このＰＷＭは、８ビットデューティの
変調を行い、カウンタの１／３２の周波数のＰＷＭ出力
波形を得る回路である。即ち、図１のｌビットのレジス
タ１０が８ビットのレジスタ１０Ａで構成され、図１の
ｌビットのカウンタ２０が、下位５ビットのカウンタ２
１と、該カウンタ２１と直列接続された上位３ビットの
カウンタ２２とで、構成されている。さらに、図１の比
較手段３０が、８ビット構成の比較手段３０Ａで構成さ
れ、該比較手段３０Ａが、３ビットのコンパレータ３１
と５ビットのコンパレータ３２とで構成されている。５
ビットのコンパレータ３２の一致信号Ｓ３２と５ビット
のカウンタ２１のキャリーＣＹとは、ＲＳ−ＦＦ４０に
接続されている。ＲＳ−ＦＦ４０は、５ビットのカウン
タ２１のキャリーＣＹでセットされ、コンパレータ３２
からの一致信号Ｓ３２でリセットされてＰＷＭパルスを
出力する回路である。
の構成図である。このＰＷＭは、８ビットデューティの
変調を行い、カウンタの１／３２の周波数のＰＷＭ出力
波形を得る回路である。即ち、図１のｌビットのレジス
タ１０が８ビットのレジスタ１０Ａで構成され、図１の
ｌビットのカウンタ２０が、下位５ビットのカウンタ２
１と、該カウンタ２１と直列接続された上位３ビットの
カウンタ２２とで、構成されている。さらに、図１の比
較手段３０が、８ビット構成の比較手段３０Ａで構成さ
れ、該比較手段３０Ａが、３ビットのコンパレータ３１
と５ビットのコンパレータ３２とで構成されている。５
ビットのコンパレータ３２の一致信号Ｓ３２と５ビット
のカウンタ２１のキャリーＣＹとは、ＲＳ−ＦＦ４０に
接続されている。ＲＳ−ＦＦ４０は、５ビットのカウン
タ２１のキャリーＣＹでセットされ、コンパレータ３２
からの一致信号Ｓ３２でリセットされてＰＷＭパルスを
出力する回路である。
【００１１】図５は図４に示すＰＷＭの動作波形図であ
り、この図を参照しつつ、図４の動作を説明する。クロ
ック信号ＣＫが入力されると、該クロックパルスの数が
５ビットカウンタ２１でカウントされる。カウンタ２１
からキャリーＣＹが出ると、ＲＳ−ＦＦ４０がセットさ
れ、ＰＷＭ出力が“１”になる。その後、３ビットカウ
ンタ２２の上位３ビットと８ビットレジスタ１０Ａの下
位３ビットとが、３ビットのコンパレータ３１で比較さ
れ、３ビットカウンタ２２の値がレジスタ１０Ａの下位
３ビットより小さい場合、８ビットレジスタ１０Ａの上
位５ビットの値に＋１加算した値と、５ビットカウンタ
２１の値とが、５ビットのコンパレータ３２で比較さ
れ、両者が一致すると、該コンパレータ３２から一致信
号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリセットされて
ＰＷＭ出力が“０”になる。
り、この図を参照しつつ、図４の動作を説明する。クロ
ック信号ＣＫが入力されると、該クロックパルスの数が
５ビットカウンタ２１でカウントされる。カウンタ２１
からキャリーＣＹが出ると、ＲＳ−ＦＦ４０がセットさ
れ、ＰＷＭ出力が“１”になる。その後、３ビットカウ
ンタ２２の上位３ビットと８ビットレジスタ１０Ａの下
位３ビットとが、３ビットのコンパレータ３１で比較さ
れ、３ビットカウンタ２２の値がレジスタ１０Ａの下位
３ビットより小さい場合、８ビットレジスタ１０Ａの上
位５ビットの値に＋１加算した値と、５ビットカウンタ
２１の値とが、５ビットのコンパレータ３２で比較さ
れ、両者が一致すると、該コンパレータ３２から一致信
号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリセットされて
ＰＷＭ出力が“０”になる。
【００１２】また、カウンタ２２の上位３ビットの値
が、レジスタ１０Ａの下位３ビットの値よりも大きい場
合、該レジスタ１０Ａの上位５ビットの値と、カウンタ
２１の下位５ビットの値とが、５ビットのコンパレータ
３２で比較され、両者が一致すると、該コンパレータ３
２から一致信号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリ
セットされてＰＷＭ出力が“０”になる。例えば、８ビ
ットレジスタ１０Ａの上位５ビットの値をｂとすると、
一つ一つのＰＷＭ出力波形はｂ／３２デューティまたは
（ｂ＋１）／３２デューティとなるが、８個の波形をト
ータルすると、ａ／２５６デューティ（但し、ａは８ビ
ットレジスタ１０Ａの値）の波形が得られる。
が、レジスタ１０Ａの下位３ビットの値よりも大きい場
合、該レジスタ１０Ａの上位５ビットの値と、カウンタ
２１の下位５ビットの値とが、５ビットのコンパレータ
３２で比較され、両者が一致すると、該コンパレータ３
２から一致信号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリ
セットされてＰＷＭ出力が“０”になる。例えば、８ビ
ットレジスタ１０Ａの上位５ビットの値をｂとすると、
一つ一つのＰＷＭ出力波形はｂ／３２デューティまたは
（ｂ＋１）／３２デューティとなるが、８個の波形をト
ータルすると、ａ／２５６デューティ（但し、ａは８ビ
ットレジスタ１０Ａの値）の波形が得られる。
【００１３】なお、図４は１／２５６（＝８ビット）デ
ューティの変調例であるが、これらは１／２５６デュー
ティに限定されない。また、カウンタ２０Ａの上位と下
位の分け方により、ＰＷＭ出力の周波数を２倍，４倍，
８倍〜１２８倍（１／２５６デューティの場合）まで上
げることが可能となる。以上のように、本実施例では、
カウンタ２０Ａを上位数ビットのカウンタ２２と、それ
以外の下位のカウンタ２１とに分け、該カウンタ２２の
上位数ビットとレジスタ１０Ａの下位数ビットとを、コ
ンパレータ３１で比較する。そして、カウンタ２２の値
が小さければ、レジスタ１０Ａの上位の値に＋１加算し
た値を、コンパレータ３２でカウンタ２１の下位の値と
比較し、ＰＷＭパルスを出力する。そのため、クロック
信号ＣＫの周波数を上げることなく、またＰＷＭ出力の
デューティの分解能を下げることなく、比較的簡単な構
成で、高い周波数のＰＷＭ出力波形が得られる。
ューティの変調例であるが、これらは１／２５６デュー
ティに限定されない。また、カウンタ２０Ａの上位と下
位の分け方により、ＰＷＭ出力の周波数を２倍，４倍，
８倍〜１２８倍（１／２５６デューティの場合）まで上
げることが可能となる。以上のように、本実施例では、
カウンタ２０Ａを上位数ビットのカウンタ２２と、それ
以外の下位のカウンタ２１とに分け、該カウンタ２２の
上位数ビットとレジスタ１０Ａの下位数ビットとを、コ
ンパレータ３１で比較する。そして、カウンタ２２の値
が小さければ、レジスタ１０Ａの上位の値に＋１加算し
た値を、コンパレータ３２でカウンタ２１の下位の値と
比較し、ＰＷＭパルスを出力する。そのため、クロック
信号ＣＫの周波数を上げることなく、またＰＷＭ出力の
デューティの分解能を下げることなく、比較的簡単な構
成で、高い周波数のＰＷＭ出力波形が得られる。
【００１４】第２の実施例 図６〜図８は、図１に示す本発明の第２の実施例を示す
ＰＷＭの構成ブロック図であり、図６は周波数２倍、図
７は周波数４倍、及び図８は周波数１２８倍のＰＷＭで
ある。図６〜図８のＰＷＭでは、図１のｌビットレジス
タ１０が８ビットレジスタ１０Ｂで、ｌビットカウンタ
２０が８ビットカウンタ２０Ｂで、比較手段３０が８ビ
ット加算器３０Ｂで、それぞれ構成されている。８ビッ
トレジスタ１０Ｂの各出力は、インバータ１１−０〜１
１−７でそれぞれ反転されて８ビット加算器３０Ｂへ入
力される。８ビット加算器３０Ｂのキャリー入力ＣＹＩ
Ｎには電源電位ＶＤＤが印加され、該８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
されてＰＷＭ出力となる。
ＰＷＭの構成ブロック図であり、図６は周波数２倍、図
７は周波数４倍、及び図８は周波数１２８倍のＰＷＭで
ある。図６〜図８のＰＷＭでは、図１のｌビットレジス
タ１０が８ビットレジスタ１０Ｂで、ｌビットカウンタ
２０が８ビットカウンタ２０Ｂで、比較手段３０が８ビ
ット加算器３０Ｂで、それぞれ構成されている。８ビッ
トレジスタ１０Ｂの各出力は、インバータ１１−０〜１
１−７でそれぞれ反転されて８ビット加算器３０Ｂへ入
力される。８ビット加算器３０Ｂのキャリー入力ＣＹＩ
Ｎには電源電位ＶＤＤが印加され、該８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
されてＰＷＭ出力となる。
【００１５】図６のＰＷＭでは、８ビットレジスタ１０
Ｂの８ビット出力を各インバータ１１−０〜１１−７で
反転して８ビット加算器３０Ｂへ入力する。８ビットカ
ウンタ２０Ｂでは、例えば周波数１０ＭＨｚのクロック
信号ＣＫをカウントし、そのカウント値をｎ個（＝１）
ずつシフトして（即ち、上位と下位の１ビットを入れ替
えて）、８ビット加算器３０Ｂへ入力する。８ビット加
算器３０Ｂでは、キャリー系を用い、レジスタ１０Ｂと
カウンタ２０Ｂの値を比較する。この８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
され、周波数が１０ＭＨｚ／１２８のＰＷＭ出力波形と
なる。このように、カウンタ２０Ｂの値をｎ個（＝１）
ずつシフトすることにより、即ち該カウンタ２０Ｂの上
位と下位を入れ替えるビット数（＝１）により、クロッ
ク信号ＣＫの周波数を上げることなく、またＰＷＭ出力
のデューティの分解能を下げることなく、簡単な構成
で、従来の２n 倍（ｎ＝１）の周波数のＰＷＭパルスを
出力できる。
Ｂの８ビット出力を各インバータ１１−０〜１１−７で
反転して８ビット加算器３０Ｂへ入力する。８ビットカ
ウンタ２０Ｂでは、例えば周波数１０ＭＨｚのクロック
信号ＣＫをカウントし、そのカウント値をｎ個（＝１）
ずつシフトして（即ち、上位と下位の１ビットを入れ替
えて）、８ビット加算器３０Ｂへ入力する。８ビット加
算器３０Ｂでは、キャリー系を用い、レジスタ１０Ｂと
カウンタ２０Ｂの値を比較する。この８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
され、周波数が１０ＭＨｚ／１２８のＰＷＭ出力波形と
なる。このように、カウンタ２０Ｂの値をｎ個（＝１）
ずつシフトすることにより、即ち該カウンタ２０Ｂの上
位と下位を入れ替えるビット数（＝１）により、クロッ
ク信号ＣＫの周波数を上げることなく、またＰＷＭ出力
のデューティの分解能を下げることなく、簡単な構成
で、従来の２n 倍（ｎ＝１）の周波数のＰＷＭパルスを
出力できる。
【００１６】図７のＰＷＭでは、８ビット加算器３０Ｂ
に入力するカウンタ２０Ｂの値を、２個ずつシフトする
ことにより、従来の周波数の４倍（＝１０ＭＨｚ／６
４）のＰＷＭパルスを出力できる。また、図８のＰＷＭ
では、８ビット加算器３０Ｂに入力する８ビットカウン
タ２０Ｂの値を、７個ずつシフトすることにより、従来
の周波数の１２８倍（＝１０ＭＨｚ／２）のＰＷＭパル
スを出力できる。
に入力するカウンタ２０Ｂの値を、２個ずつシフトする
ことにより、従来の周波数の４倍（＝１０ＭＨｚ／６
４）のＰＷＭパルスを出力できる。また、図８のＰＷＭ
では、８ビット加算器３０Ｂに入力する８ビットカウン
タ２０Ｂの値を、７個ずつシフトすることにより、従来
の周波数の１２８倍（＝１０ＭＨｚ／２）のＰＷＭパル
スを出力できる。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、カウンタ２０のｎビットを上位方向へシフトし、
該シフトによってはみ出したレジスタ１０及びカウンタ
２０のｎビットを比較手段３０で比較し、その比較結果
で、該レジスタ１０の値に＋１加算するかしないかによ
って所定周波数のＰＷＭパルスを出力するようにしたの
で、クロック信号ＣＫの周波数を上げることなく、また
ＰＷＭ出力のデューティの分解能を下げることなく、比
較的簡単な構成で、従来の２〜２n （ｎ；カウンタ２０
の上位の値）倍の周波数のＰＷＭパルスを出力できる。
れば、カウンタ２０のｎビットを上位方向へシフトし、
該シフトによってはみ出したレジスタ１０及びカウンタ
２０のｎビットを比較手段３０で比較し、その比較結果
で、該レジスタ１０の値に＋１加算するかしないかによ
って所定周波数のＰＷＭパルスを出力するようにしたの
で、クロック信号ＣＫの周波数を上げることなく、また
ＰＷＭ出力のデューティの分解能を下げることなく、比
較的簡単な構成で、従来の２〜２n （ｎ；カウンタ２０
の上位の値）倍の周波数のＰＷＭパルスを出力できる。
【図１】本発明のＰＷＭの原理説明図である。
【図２】従来のＰＷＭの構成ブロック図である。
【図３】図２の動作波形図である。
【図４】本発明の第１の実施例を示すＰＷＭの構成ブロ
ック図である。
ック図である。
【図５】図４の動作波形図である。
【図６】本発明の第２の実施例を示す周波数２倍のとき
のＰＷＭの構成ブロック図である。
のＰＷＭの構成ブロック図である。
【図７】本発明の第２の実施例を示す周波数４倍のとき
のＰＷＭの構成ブロック図である。
のＰＷＭの構成ブロック図である。
【図８】本発明の第２の実施例を示す周波数１２８倍の
ときのＰＷＭの構成ブロック図である。
ときのＰＷＭの構成ブロック図である。
１０ ｌビットレジスタ １０Ａ，１０Ｂ ８ビットレジスタ １１−０〜１１−７，３３ インバータ ２０ ｌビットカウンタ ２０Ａ，２０Ｂ ８ビットカウンタ ２１ ５ビットカウンタ ２２ ３ビットカウンタ ３０，３０Ａ 比較手段 ３０Ｂ ８ビット加算器 ３１ ３ビットコンパレータ ３２ ５ビットコンパレータ ４０ ＲＳ−ＦＦ ＣＫ クロック信号
Claims (1)
- 【請求項１】 入力信号に対するデューティ値ａを設定
するｌビット（但し、ｌ；任意の正数）のレジスタ１０
と、クロック信号ＣＫのパルス数を計数するｌビットの
カウンタ２０と、前記レジスタ１０とカウンタ２０の値
を比較するデューティ検出用の比較手段３０とを備え、 前記カウンタ２０のｌビットのうちのｎ（＝ｌ−ｍ）ビ
ット（但し、ｍ，ｎ；任意の整数）を上位方向へシフト
し、該シフトによってはみ出した前記レジスタ１０及び
カウンタ２０のｎビットを前記比較手段３０で比較し、
その比較結果で、前記レジスタ１０の値に＋１加算する
かしないかによって該比較手段３０から所定周波数のパ
ルスを出力する構成にしたことを特徴とするパルス幅変
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345292A JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345292A JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653794A true JPH0653794A (ja) | 1994-02-25 |
Family
ID=16474357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20345292A Withdrawn JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653794A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044899A1 (fr) * | 1996-05-20 | 1997-11-27 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit et procede de modulation de largeur d'impulsion |
| US6593444B2 (en) | 2000-02-29 | 2003-07-15 | Shell Oil Company | Thermoplastic polyurethane elastomers (TPUs) prepared with polytrimethylene carbonate soft segment |
| WO2008025153A1 (en) * | 2006-08-28 | 2008-03-06 | Tir Technology Lp | Pwm method and apparatus, and light source driven thereby |
| DE102007002932A1 (de) * | 2007-01-19 | 2008-07-24 | Minebea Co., Ltd. | Pulsweitenmodulator und Verfahren zum Erzeugen eines Pulsweitensteuersignals |
| JP2014132713A (ja) * | 2013-01-07 | 2014-07-17 | Ricoh Co Ltd | Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法 |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
-
1992
- 1992-07-30 JP JP20345292A patent/JPH0653794A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102007002932B4 (de) * | 2007-01-19 | 2012-05-16 | Minebea Co., Ltd. | Pulsweitenmodulator und Verfahren zum Erzeugen eines Pulsweitensteuersignals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |