JPH0653794A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH0653794A JPH0653794A JP20345292A JP20345292A JPH0653794A JP H0653794 A JPH0653794 A JP H0653794A JP 20345292 A JP20345292 A JP 20345292A JP 20345292 A JP20345292 A JP 20345292A JP H0653794 A JPH0653794 A JP H0653794A
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Abstract
(57)【要約】
【目的】 動作クロック信号の周波数を上げることな
く、またPWM出力のデューティの分解能を下げること
なく、比較的簡単な構成で、高い周波数のPWM出力波
形を得る。 【構成】 デューティ値aを設定するlビットのレジス
タ10と、クロック信号CKのパルス数をカウントする
lビットのカウンタ20と、前記レジスタ10とカウン
タ20の値を比較するデューティ検出用の比較手段30
とを備えている。カウンタ20のlビットのうちのn
(=l−m)ビットを上位方向へシフトする。そして、
該シフトによってはみ出したレジスタ10及びカウンタ
20のnビットを比較手段30で比較し、その比較結果
で、前記レジスタ10の値に+1加算するかしないかに
よって該比較手段30から、従来の2n 倍の周波数のP
WMパルスを出力する。
く、またPWM出力のデューティの分解能を下げること
なく、比較的簡単な構成で、高い周波数のPWM出力波
形を得る。 【構成】 デューティ値aを設定するlビットのレジス
タ10と、クロック信号CKのパルス数をカウントする
lビットのカウンタ20と、前記レジスタ10とカウン
タ20の値を比較するデューティ検出用の比較手段30
とを備えている。カウンタ20のlビットのうちのn
(=l−m)ビットを上位方向へシフトする。そして、
該シフトによってはみ出したレジスタ10及びカウンタ
20のnビットを比較手段30で比較し、その比較結果
で、前記レジスタ10の値に+1加算するかしないかに
よって該比較手段30から、従来の2n 倍の周波数のP
WMパルスを出力する。
Description
【0001】
【産業上の利用分野】本発明は、信号処理において入力
信号のパルス幅変調を行うパルス幅変調回路(以下、P
WMという)に関するものである。
信号のパルス幅変調を行うパルス幅変調回路(以下、P
WMという)に関するものである。
【0002】
【従来の技術】図2は、従来の8ビットのPWMの一構
成例を示すブロック図である。この8ビットのPWM
は、入力信号に対する変調幅を設定する8ビットのレジ
スタ1と、クロック信号CKを計数(カウント)する8
ビットのカウンタ2と、該レジスタ1の値とカウンタ2
の値を比較する比較手段であるコンパレータ3と、該カ
ウンタ2のキャリーCYでセットされ、該コンパレータ
3の一致信号S3でリセットされてPWMパルスを出力
するリセット・セット型フリップフロップ(以下、RS
−FFという)4とで、構成されている。
成例を示すブロック図である。この8ビットのPWM
は、入力信号に対する変調幅を設定する8ビットのレジ
スタ1と、クロック信号CKを計数(カウント)する8
ビットのカウンタ2と、該レジスタ1の値とカウンタ2
の値を比較する比較手段であるコンパレータ3と、該カ
ウンタ2のキャリーCYでセットされ、該コンパレータ
3の一致信号S3でリセットされてPWMパルスを出力
するリセット・セット型フリップフロップ(以下、RS
−FFという)4とで、構成されている。
【0003】図3は図2に示すPWMの動作波形図であ
り、この図を参照しつつ、図2の変調動作を説明する。
図2のPWMでは、入力信号に対する変調幅Nをレジス
タ1に設定しておく。クロック信号CKのパルス数がカ
ウンタ2でカウントされ、そのカウンタ2からキャリー
CYが出力されると、該キャリーCYでRS−FF4が
セットされてPWM出力が“1”になる。そして、カウ
ンタ2がクロック信号CKのパルス数をカウントし、該
カウンタ2の値が00HからFFHへ変化する間に、レ
ジスタ1に設定された値Nになったとき、コンパレータ
3から一致信号S3が出力され、該一致信号S3によっ
てRS−FF4がリセットされ、PWM出力が“0”に
なる。従って、レジスタ1の値Nを01Hから0FFH
に設定することににより、1/256デューティから2
55/256デューティのPWM出力波形を任意に得る
ことができる。
り、この図を参照しつつ、図2の変調動作を説明する。
図2のPWMでは、入力信号に対する変調幅Nをレジス
タ1に設定しておく。クロック信号CKのパルス数がカ
ウンタ2でカウントされ、そのカウンタ2からキャリー
CYが出力されると、該キャリーCYでRS−FF4が
セットされてPWM出力が“1”になる。そして、カウ
ンタ2がクロック信号CKのパルス数をカウントし、該
カウンタ2の値が00HからFFHへ変化する間に、レ
ジスタ1に設定された値Nになったとき、コンパレータ
3から一致信号S3が出力され、該一致信号S3によっ
てRS−FF4がリセットされ、PWM出力が“0”に
なる。従って、レジスタ1の値Nを01Hから0FFH
に設定することににより、1/256デューティから2
55/256デューティのPWM出力波形を任意に得る
ことができる。
【0004】
【発明が解決しようとする課題】しかしながら、上記構
成のPWMでは、次のような課題があった。従来のPW
Mでは、PWM出力波形の周波数が8ビットカウンタ2
のオーバフロー時に発生するキャリーCYにより決定さ
れるため、高い周波数のPWM出力波形を得るために
は、8ビットカウンタ2の動作クロック信号CKの周波
数を上げるか、あるいは該8ビットカウンタ2を7ビッ
トカウンタ以下にしてPWM出力波形のデューティの分
解能を下げる方法がある。ところが、動作クロック信号
CKは、使用しているシステムの動作クロック信号に依
存して上限があるため、その周波数を上限値以上に上げ
ることが不可能である。また、デューティの分解能を下
げる方法では、PWMとして使用範囲の低下を招く。
成のPWMでは、次のような課題があった。従来のPW
Mでは、PWM出力波形の周波数が8ビットカウンタ2
のオーバフロー時に発生するキャリーCYにより決定さ
れるため、高い周波数のPWM出力波形を得るために
は、8ビットカウンタ2の動作クロック信号CKの周波
数を上げるか、あるいは該8ビットカウンタ2を7ビッ
トカウンタ以下にしてPWM出力波形のデューティの分
解能を下げる方法がある。ところが、動作クロック信号
CKは、使用しているシステムの動作クロック信号に依
存して上限があるため、その周波数を上限値以上に上げ
ることが不可能である。また、デューティの分解能を下
げる方法では、PWMとして使用範囲の低下を招く。
【0005】そこで、従来では、低いデューティのパル
スを2つ組み合わせ、高いデューティのパルスを作るよ
うにしているが、回路規模が大型化すると共に、組み合
わせる2つのパルスのタイミングずれによるデューティ
精度の劣化を招き、未だ技術的に十分満足のゆくPWM
を得ることが困難であった。本発明は、前記従来技術が
持っていた課題として、システムの動作クロック信号を
上げることなく、またPWM出力のデューティの分解能
を下げることなく、比較的簡単な構成で、高精度な、高
い周波数のPWM出力波形を得ることが困難な点につい
て解決したPWMを提供するものである。
スを2つ組み合わせ、高いデューティのパルスを作るよ
うにしているが、回路規模が大型化すると共に、組み合
わせる2つのパルスのタイミングずれによるデューティ
精度の劣化を招き、未だ技術的に十分満足のゆくPWM
を得ることが困難であった。本発明は、前記従来技術が
持っていた課題として、システムの動作クロック信号を
上げることなく、またPWM出力のデューティの分解能
を下げることなく、比較的簡単な構成で、高精度な、高
い周波数のPWM出力波形を得ることが困難な点につい
て解決したPWMを提供するものである。
【0006】
【課題を解決するための手段】図1(a),(b)は、
本発明のPWMの原理説明図である。図1(b)に示す
ように、本発明のPWMは、入力信号に対するデューテ
ィ値aを設定するlビット(但し、l;任意の正数)の
レジスタ10と、クロック信号CKのパルス数をカウン
トするlビットのカウンタ20と、前記レジスタ10と
カウンタ20の値を比較するデューティ検出用の比較手
段30とを備えている。そして、前記カウンタ20のl
ビットのうちのn(=l−m)ビット(但し、m,n;
任意の整数)を上位方向へシフトし、該シフトによって
はみ出した前記レジスタ10及びカウンタ20のnビッ
トを前記比較手段30で比較し、その比較結果で、前記
レジスタ10の値に+1加算するかしないかによって該
比較手段30から所定周波数のPWMパルスを出力する
構成にしている。
本発明のPWMの原理説明図である。図1(b)に示す
ように、本発明のPWMは、入力信号に対するデューテ
ィ値aを設定するlビット(但し、l;任意の正数)の
レジスタ10と、クロック信号CKのパルス数をカウン
トするlビットのカウンタ20と、前記レジスタ10と
カウンタ20の値を比較するデューティ検出用の比較手
段30とを備えている。そして、前記カウンタ20のl
ビットのうちのn(=l−m)ビット(但し、m,n;
任意の整数)を上位方向へシフトし、該シフトによって
はみ出した前記レジスタ10及びカウンタ20のnビッ
トを前記比較手段30で比較し、その比較結果で、前記
レジスタ10の値に+1加算するかしないかによって該
比較手段30から所定周波数のPWMパルスを出力する
構成にしている。
【0007】
【作用】従来のPWMでは、低いデューティのパルスを
2つ組み合わせ、高いデューティのパルスを作るように
している。即ち、従来のPWMは、図1(a)に示すよ
うに、入力信号に対するデューティ値aを設定するlビ
ットのレジスタ10と、クロック信号CKのパルス数を
カウントするlビットのカウンタ20と、該レジスタ1
0とカウンタ20の値を比較するデューティ検出用の比
較手段30とを、備えている。通常、lビットのデュー
ティのパルスPを得るには、最低、lビットのカウンタ
20が必要となり、しかもその最高周波数Fmax は、該
カウンタ20に入力されるクロック信号CKのクロック
周波数をf(Hz)とすると、 Fmax =f/2l (Hz) ・・・(1) となる。パルスPの周波数Fを上げるには、クロック信
号CKのクロック周波数f(Hz)を上げるしかなかっ
た。
2つ組み合わせ、高いデューティのパルスを作るように
している。即ち、従来のPWMは、図1(a)に示すよ
うに、入力信号に対するデューティ値aを設定するlビ
ットのレジスタ10と、クロック信号CKのパルス数を
カウントするlビットのカウンタ20と、該レジスタ1
0とカウンタ20の値を比較するデューティ検出用の比
較手段30とを、備えている。通常、lビットのデュー
ティのパルスPを得るには、最低、lビットのカウンタ
20が必要となり、しかもその最高周波数Fmax は、該
カウンタ20に入力されるクロック信号CKのクロック
周波数をf(Hz)とすると、 Fmax =f/2l (Hz) ・・・(1) となる。パルスPの周波数Fを上げるには、クロック信
号CKのクロック周波数f(Hz)を上げるしかなかっ
た。
【0008】そこで、本発明では、図1(b)に示すよ
うに、デューティを変えることなく、lビットのレジス
タ10に設定されたデューティ値aとlビットのカウン
タ20の内容とを比較する比較手段30のビットを変え
ることにより、高い周波数のパルスPを出力するように
している。即ち、本発明では、次式(2)のように、比
較手段30のlビットを、nビットと、周波数を上げた
いビット数n(周波数は2n 倍となる)とに、分ける。 l=m+n ・・・(2) また、レジスタ10に設定するデューティ値をaとする
と、そのaは次式(3)のように分けられる。 a=b×2n +c ・・・(3) a/2l デューティのパルスは、前記(1)〜(3)式
より、次式(4)のように求めることができる。
うに、デューティを変えることなく、lビットのレジス
タ10に設定されたデューティ値aとlビットのカウン
タ20の内容とを比較する比較手段30のビットを変え
ることにより、高い周波数のパルスPを出力するように
している。即ち、本発明では、次式(2)のように、比
較手段30のlビットを、nビットと、周波数を上げた
いビット数n(周波数は2n 倍となる)とに、分ける。 l=m+n ・・・(2) また、レジスタ10に設定するデューティ値をaとする
と、そのaは次式(3)のように分けられる。 a=b×2n +c ・・・(3) a/2l デューティのパルスは、前記(1)〜(3)式
より、次式(4)のように求めることができる。
【0009】
【数1】 これは、2n 個のパルスのうち、c個は(b+1)/2
m デューティのパルス、(2n −c)個はb/2m デュ
ーティのパルスを出力することにより、2n 個のパルス
のトータルにより、a/2l デューティのパルスが得ら
れることを示している。従って、nの値を1,2,3,
…,l−1にすることにより、パルスの周波数を2倍,
4倍,8倍,…,2l-1 倍まで上げることが可能にな
る。
m デューティのパルス、(2n −c)個はb/2m デュ
ーティのパルスを出力することにより、2n 個のパルス
のトータルにより、a/2l デューティのパルスが得ら
れることを示している。従って、nの値を1,2,3,
…,l−1にすることにより、パルスの周波数を2倍,
4倍,8倍,…,2l-1 倍まで上げることが可能にな
る。
【0010】
【実施例】第1の実施例 図4は、図1に示す本発明の第1の実施例を示すPWM
の構成図である。このPWMは、8ビットデューティの
変調を行い、カウンタの1/32の周波数のPWM出力
波形を得る回路である。即ち、図1のlビットのレジス
タ10が8ビットのレジスタ10Aで構成され、図1の
lビットのカウンタ20が、下位5ビットのカウンタ2
1と、該カウンタ21と直列接続された上位3ビットの
カウンタ22とで、構成されている。さらに、図1の比
較手段30が、8ビット構成の比較手段30Aで構成さ
れ、該比較手段30Aが、3ビットのコンパレータ31
と5ビットのコンパレータ32とで構成されている。5
ビットのコンパレータ32の一致信号S32と5ビット
のカウンタ21のキャリーCYとは、RS−FF40に
接続されている。RS−FF40は、5ビットのカウン
タ21のキャリーCYでセットされ、コンパレータ32
からの一致信号S32でリセットされてPWMパルスを
出力する回路である。
の構成図である。このPWMは、8ビットデューティの
変調を行い、カウンタの1/32の周波数のPWM出力
波形を得る回路である。即ち、図1のlビットのレジス
タ10が8ビットのレジスタ10Aで構成され、図1の
lビットのカウンタ20が、下位5ビットのカウンタ2
1と、該カウンタ21と直列接続された上位3ビットの
カウンタ22とで、構成されている。さらに、図1の比
較手段30が、8ビット構成の比較手段30Aで構成さ
れ、該比較手段30Aが、3ビットのコンパレータ31
と5ビットのコンパレータ32とで構成されている。5
ビットのコンパレータ32の一致信号S32と5ビット
のカウンタ21のキャリーCYとは、RS−FF40に
接続されている。RS−FF40は、5ビットのカウン
タ21のキャリーCYでセットされ、コンパレータ32
からの一致信号S32でリセットされてPWMパルスを
出力する回路である。
【0011】図5は図4に示すPWMの動作波形図であ
り、この図を参照しつつ、図4の動作を説明する。クロ
ック信号CKが入力されると、該クロックパルスの数が
5ビットカウンタ21でカウントされる。カウンタ21
からキャリーCYが出ると、RS−FF40がセットさ
れ、PWM出力が“1”になる。その後、3ビットカウ
ンタ22の上位3ビットと8ビットレジスタ10Aの下
位3ビットとが、3ビットのコンパレータ31で比較さ
れ、3ビットカウンタ22の値がレジスタ10Aの下位
3ビットより小さい場合、8ビットレジスタ10Aの上
位5ビットの値に+1加算した値と、5ビットカウンタ
21の値とが、5ビットのコンパレータ32で比較さ
れ、両者が一致すると、該コンパレータ32から一致信
号S32が出力され、RS−FF40がリセットされて
PWM出力が“0”になる。
り、この図を参照しつつ、図4の動作を説明する。クロ
ック信号CKが入力されると、該クロックパルスの数が
5ビットカウンタ21でカウントされる。カウンタ21
からキャリーCYが出ると、RS−FF40がセットさ
れ、PWM出力が“1”になる。その後、3ビットカウ
ンタ22の上位3ビットと8ビットレジスタ10Aの下
位3ビットとが、3ビットのコンパレータ31で比較さ
れ、3ビットカウンタ22の値がレジスタ10Aの下位
3ビットより小さい場合、8ビットレジスタ10Aの上
位5ビットの値に+1加算した値と、5ビットカウンタ
21の値とが、5ビットのコンパレータ32で比較さ
れ、両者が一致すると、該コンパレータ32から一致信
号S32が出力され、RS−FF40がリセットされて
PWM出力が“0”になる。
【0012】また、カウンタ22の上位3ビットの値
が、レジスタ10Aの下位3ビットの値よりも大きい場
合、該レジスタ10Aの上位5ビットの値と、カウンタ
21の下位5ビットの値とが、5ビットのコンパレータ
32で比較され、両者が一致すると、該コンパレータ3
2から一致信号S32が出力され、RS−FF40がリ
セットされてPWM出力が“0”になる。例えば、8ビ
ットレジスタ10Aの上位5ビットの値をbとすると、
一つ一つのPWM出力波形はb/32デューティまたは
(b+1)/32デューティとなるが、8個の波形をト
ータルすると、a/256デューティ(但し、aは8ビ
ットレジスタ10Aの値)の波形が得られる。
が、レジスタ10Aの下位3ビットの値よりも大きい場
合、該レジスタ10Aの上位5ビットの値と、カウンタ
21の下位5ビットの値とが、5ビットのコンパレータ
32で比較され、両者が一致すると、該コンパレータ3
2から一致信号S32が出力され、RS−FF40がリ
セットされてPWM出力が“0”になる。例えば、8ビ
ットレジスタ10Aの上位5ビットの値をbとすると、
一つ一つのPWM出力波形はb/32デューティまたは
(b+1)/32デューティとなるが、8個の波形をト
ータルすると、a/256デューティ(但し、aは8ビ
ットレジスタ10Aの値)の波形が得られる。
【0013】なお、図4は1/256(=8ビット)デ
ューティの変調例であるが、これらは1/256デュー
ティに限定されない。また、カウンタ20Aの上位と下
位の分け方により、PWM出力の周波数を2倍,4倍,
8倍〜128倍(1/256デューティの場合)まで上
げることが可能となる。以上のように、本実施例では、
カウンタ20Aを上位数ビットのカウンタ22と、それ
以外の下位のカウンタ21とに分け、該カウンタ22の
上位数ビットとレジスタ10Aの下位数ビットとを、コ
ンパレータ31で比較する。そして、カウンタ22の値
が小さければ、レジスタ10Aの上位の値に+1加算し
た値を、コンパレータ32でカウンタ21の下位の値と
比較し、PWMパルスを出力する。そのため、クロック
信号CKの周波数を上げることなく、またPWM出力の
デューティの分解能を下げることなく、比較的簡単な構
成で、高い周波数のPWM出力波形が得られる。
ューティの変調例であるが、これらは1/256デュー
ティに限定されない。また、カウンタ20Aの上位と下
位の分け方により、PWM出力の周波数を2倍,4倍,
8倍〜128倍(1/256デューティの場合)まで上
げることが可能となる。以上のように、本実施例では、
カウンタ20Aを上位数ビットのカウンタ22と、それ
以外の下位のカウンタ21とに分け、該カウンタ22の
上位数ビットとレジスタ10Aの下位数ビットとを、コ
ンパレータ31で比較する。そして、カウンタ22の値
が小さければ、レジスタ10Aの上位の値に+1加算し
た値を、コンパレータ32でカウンタ21の下位の値と
比較し、PWMパルスを出力する。そのため、クロック
信号CKの周波数を上げることなく、またPWM出力の
デューティの分解能を下げることなく、比較的簡単な構
成で、高い周波数のPWM出力波形が得られる。
【0014】第2の実施例 図6〜図8は、図1に示す本発明の第2の実施例を示す
PWMの構成ブロック図であり、図6は周波数2倍、図
7は周波数4倍、及び図8は周波数128倍のPWMで
ある。図6〜図8のPWMでは、図1のlビットレジス
タ10が8ビットレジスタ10Bで、lビットカウンタ
20が8ビットカウンタ20Bで、比較手段30が8ビ
ット加算器30Bで、それぞれ構成されている。8ビッ
トレジスタ10Bの各出力は、インバータ11−0〜1
1−7でそれぞれ反転されて8ビット加算器30Bへ入
力される。8ビット加算器30Bのキャリー入力CYI
Nには電源電位VDDが印加され、該8ビット加算器3
0Bのキャリー出力CYOUTがインバータ33で反転
されてPWM出力となる。
PWMの構成ブロック図であり、図6は周波数2倍、図
7は周波数4倍、及び図8は周波数128倍のPWMで
ある。図6〜図8のPWMでは、図1のlビットレジス
タ10が8ビットレジスタ10Bで、lビットカウンタ
20が8ビットカウンタ20Bで、比較手段30が8ビ
ット加算器30Bで、それぞれ構成されている。8ビッ
トレジスタ10Bの各出力は、インバータ11−0〜1
1−7でそれぞれ反転されて8ビット加算器30Bへ入
力される。8ビット加算器30Bのキャリー入力CYI
Nには電源電位VDDが印加され、該8ビット加算器3
0Bのキャリー出力CYOUTがインバータ33で反転
されてPWM出力となる。
【0015】図6のPWMでは、8ビットレジスタ10
Bの8ビット出力を各インバータ11−0〜11−7で
反転して8ビット加算器30Bへ入力する。8ビットカ
ウンタ20Bでは、例えば周波数10MHzのクロック
信号CKをカウントし、そのカウント値をn個(=1)
ずつシフトして(即ち、上位と下位の1ビットを入れ替
えて)、8ビット加算器30Bへ入力する。8ビット加
算器30Bでは、キャリー系を用い、レジスタ10Bと
カウンタ20Bの値を比較する。この8ビット加算器3
0Bのキャリー出力CYOUTがインバータ33で反転
され、周波数が10MHz/128のPWM出力波形と
なる。このように、カウンタ20Bの値をn個(=1)
ずつシフトすることにより、即ち該カウンタ20Bの上
位と下位を入れ替えるビット数(=1)により、クロッ
ク信号CKの周波数を上げることなく、またPWM出力
のデューティの分解能を下げることなく、簡単な構成
で、従来の2n 倍(n=1)の周波数のPWMパルスを
出力できる。
Bの8ビット出力を各インバータ11−0〜11−7で
反転して8ビット加算器30Bへ入力する。8ビットカ
ウンタ20Bでは、例えば周波数10MHzのクロック
信号CKをカウントし、そのカウント値をn個(=1)
ずつシフトして(即ち、上位と下位の1ビットを入れ替
えて)、8ビット加算器30Bへ入力する。8ビット加
算器30Bでは、キャリー系を用い、レジスタ10Bと
カウンタ20Bの値を比較する。この8ビット加算器3
0Bのキャリー出力CYOUTがインバータ33で反転
され、周波数が10MHz/128のPWM出力波形と
なる。このように、カウンタ20Bの値をn個(=1)
ずつシフトすることにより、即ち該カウンタ20Bの上
位と下位を入れ替えるビット数(=1)により、クロッ
ク信号CKの周波数を上げることなく、またPWM出力
のデューティの分解能を下げることなく、簡単な構成
で、従来の2n 倍(n=1)の周波数のPWMパルスを
出力できる。
【0016】図7のPWMでは、8ビット加算器30B
に入力するカウンタ20Bの値を、2個ずつシフトする
ことにより、従来の周波数の4倍(=10MHz/6
4)のPWMパルスを出力できる。また、図8のPWM
では、8ビット加算器30Bに入力する8ビットカウン
タ20Bの値を、7個ずつシフトすることにより、従来
の周波数の128倍(=10MHz/2)のPWMパル
スを出力できる。
に入力するカウンタ20Bの値を、2個ずつシフトする
ことにより、従来の周波数の4倍(=10MHz/6
4)のPWMパルスを出力できる。また、図8のPWM
では、8ビット加算器30Bに入力する8ビットカウン
タ20Bの値を、7個ずつシフトすることにより、従来
の周波数の128倍(=10MHz/2)のPWMパル
スを出力できる。
【0017】
【発明の効果】以上詳細に説明したように、本発明によ
れば、カウンタ20のnビットを上位方向へシフトし、
該シフトによってはみ出したレジスタ10及びカウンタ
20のnビットを比較手段30で比較し、その比較結果
で、該レジスタ10の値に+1加算するかしないかによ
って所定周波数のPWMパルスを出力するようにしたの
で、クロック信号CKの周波数を上げることなく、また
PWM出力のデューティの分解能を下げることなく、比
較的簡単な構成で、従来の2〜2n (n;カウンタ20
の上位の値)倍の周波数のPWMパルスを出力できる。
れば、カウンタ20のnビットを上位方向へシフトし、
該シフトによってはみ出したレジスタ10及びカウンタ
20のnビットを比較手段30で比較し、その比較結果
で、該レジスタ10の値に+1加算するかしないかによ
って所定周波数のPWMパルスを出力するようにしたの
で、クロック信号CKの周波数を上げることなく、また
PWM出力のデューティの分解能を下げることなく、比
較的簡単な構成で、従来の2〜2n (n;カウンタ20
の上位の値)倍の周波数のPWMパルスを出力できる。
【図1】本発明のPWMの原理説明図である。
【図2】従来のPWMの構成ブロック図である。
【図3】図2の動作波形図である。
【図4】本発明の第1の実施例を示すPWMの構成ブロ
ック図である。
ック図である。
【図5】図4の動作波形図である。
【図6】本発明の第2の実施例を示す周波数2倍のとき
のPWMの構成ブロック図である。
のPWMの構成ブロック図である。
【図7】本発明の第2の実施例を示す周波数4倍のとき
のPWMの構成ブロック図である。
のPWMの構成ブロック図である。
【図8】本発明の第2の実施例を示す周波数128倍の
ときのPWMの構成ブロック図である。
ときのPWMの構成ブロック図である。
10 lビットレジスタ 10A,10B 8ビットレジスタ 11−0〜11−7,33 インバータ 20 lビットカウンタ 20A,20B 8ビットカウンタ 21 5ビットカウンタ 22 3ビットカウンタ 30,30A 比較手段 30B 8ビット加算器 31 3ビットコンパレータ 32 5ビットコンパレータ 40 RS−FF CK クロック信号
Claims (1)
- 【請求項1】 入力信号に対するデューティ値aを設定
するlビット(但し、l;任意の正数)のレジスタ10
と、クロック信号CKのパルス数を計数するlビットの
カウンタ20と、前記レジスタ10とカウンタ20の値
を比較するデューティ検出用の比較手段30とを備え、 前記カウンタ20のlビットのうちのn(=l−m)ビ
ット(但し、m,n;任意の整数)を上位方向へシフト
し、該シフトによってはみ出した前記レジスタ10及び
カウンタ20のnビットを前記比較手段30で比較し、
その比較結果で、前記レジスタ10の値に+1加算する
かしないかによって該比較手段30から所定周波数のパ
ルスを出力する構成にしたことを特徴とするパルス幅変
調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20345292A JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20345292A JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653794A true JPH0653794A (ja) | 1994-02-25 |
Family
ID=16474357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20345292A Withdrawn JPH0653794A (ja) | 1992-07-30 | 1992-07-30 | パルス幅変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653794A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
-
1992
- 1992-07-30 JP JP20345292A patent/JPH0653794A/ja not_active Withdrawn
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A300 | Withdrawal of application because of no request for examination |
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