JP3886314B2

JP3886314B2 - Data transfer circuit and semiconductor integrated circuit device using the same

Info

Publication number: JP3886314B2
Application number: JP2000030893A
Authority: JP
Inventors: 和彦岩永; 慎一山浦; 和彦原; 貴雄片山; 浩資高藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2007-02-28
Anticipated expiration: 2020-02-08
Also published as: JP2001222348A

Description

【０００１】
【産業上の利用分野】
この発明は、プリチャージ、ディスチャージ方式のバス信号線にデータを出力するデータ転送回路及びその回路を用いた半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、複数の回路（例えばレジスタなど）からデータバスへデータを出力する方法として、プリチャージ方式の回路構成を取るバスシステムが多く用いられている。
【０００３】
図１１は最も基本的なプリチャージバスの構成を示す回路図である。同図に示すように、このバスシステムは、バス１と、バス１に接続されたデータ保持部２（２’）…、チャージ保持部３と、に大別される。
【０００４】
チャージ保持部３には、プリチャージ信号（ＰＣＫ）が与えられる。このプリチャージ信号（ＰＣＫ）は、第１期間内ではＬｏｗレベル（Ｌ）であり、それに引き継ぐ第２期間内ではＨｉｇｈレベル（Ｈ）にある信号であり、と”Ｌ”，”Ｈ”を繰り返す信号である。
【０００５】
データバス１にはノード（信号線）１５で接続されるＰＭＯＳトランジスタ１０，１１とが接続されている。ＰＭＯＳトランジスタ１０のゲート電極には、ＰＣＫ信号が入力され、ＰＭＯＳトランジスタ１１のゲート電極には、データバス１の論理がインバータ１４により反転された値が与えられる。これらＰＭＯＳトランジスタ１０，１１のドレイン領域には電源電位Ｖｃｃが与えられる。
【０００６】
データ保持部２は直列に接続されたＮＭＯＳトランジスタ２０，２１とデコーダ２２とからなるバスドライバ２３及びレジスタ２４から構成されている。
【０００７】
上記したバスシステムにおいて、例えば、データ保持部２からデータ保持部２’へデータ転送する場合につき説明する。第１期間（Ｌ）には、データバス１はＰＭＯＳトランジスタ１０によって”Ｈ”電位にプリチャージされる。第２期間（Ｈ）においては、プリチャージ用のＰＭＯＳトランジスタ１０はＯＦＦするが、ＰＭＯＳトランジスタ１１はＯＮしているためデータバス１の電位は”Ｈ”を保持している。この時、ソースとなったデータ保持部２においては、デコーダ２２の出力が”Ｈ”となり、レジスタ２４に格納されているデータが”Ｌ”の場合は上記ＰＭＯＳトランジスタ１１は十分に小さいサイズなので、データバス１がディスチャージされ電位が”Ｌ”に変化し、ディスティネーションとなっているデータ保持部２’内部のレジスタ２４’に”Ｌ”データが書き込まれる。逆にソースとなったレジスタ２４に格納されているデータが”Ｈ”の場合はＮＭＯＳトランジスタ２１がＯＮしないためデータバスの値は”Ｈ”を保持し、ディスティネーションのレジスタ２４’に”Ｈ”データが書き込まれる。
【０００８】
しかしながら、近年、回路規模が大きくなるにしたがってデータバスの負荷容量が増加し、ディスチャージ時間が増加するという問題があった。また、消費電力を低減する必要が増してきた。
【０００９】
そこで、従来、データ転送の高速化、低消費電力化のために、バスセンスアンプを用いる方法、ディスチャージの高速化のためのバス駆動検出回路を用いたもの、さらに低振幅プリチャージを用いるなどの方法があった。
【００１０】
例えば、特開平３−１０８５１５号公報には、差動アンプを用いることでバスの低振幅化を図ったデータ転送装置について開示している。また、特開平８−１７１４３８号公報には、データバスのプリチャージとディスチャージとで別のＮＭＯＳトランジスタを用いてバスセンスアンプによるディスチャージの高速化を行うことについて開示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のバス駆動検出回路を用いた方法ではバスドライバとは別にディスチャージ用の回路を設ける必要があることに加え、データバスの長さが長くなると制御が困難になる短所があった。また、差動アンプを用いた方法ではデータバスが正反の２本必要となるため回路規模が増えてしまうという問題があった。
【００１２】
この発明は、上述した従来の問題点に鑑みなされたものにして、簡単な構成で高速かつ消費電力の少ないバスドライバ回路を実現することをその目的としている。
【００１３】
また、この発明は、上位のデータバスの振幅抑制による低消費電力化とプリチャージ期間においてもデータ転送を行うことで転送効率を上げることをその目的としている。
【００１４】
【課題を解決するための手段】
この発明は、データバスにデータ保持部とバスアンプが接続され、プリチャージ信号を与えてデータ転送を行っているデータ転送回路において、前記バスアンプは、前記データバスの電位を所定のレベルにプリチャージするためにゲートにプリチャージ信号が与えられ、一方の半導体領域が電源電圧と接続され他方の半導体領域がノードに接続される第１のＰＭＯＳトランジスタと、抵抗分割によって電源電圧よりも低い値の電圧が与えられ、一方の半導体領域が前記ノードに接続され他方の半導体領域が前記データバスに接続される第１のＮＭＯＳトランジスタと、前記ノードからの信号をインバータにより反転論理した信号がゲートに入力され、一方の半導体領域が前記ノードと接続され他方の半導体領域が電源電圧に接続される第２のＰＭＯＳトランジスタと、前記ノードと前記インバータを介して接続された出力部と、を備えたことを特徴とする。
【００１５】
この発明は、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ第２のＰＭＯＳトランジスタという簡単な構成のバスセンスアンプを付加することで高速かつ消費電力の少ないバスドライバ回路を実現させることができる。
【００１６】
さらに、この発明は、前記データバスと第１のＮＭＯＳトランジスタの間に、ゲート及びドレイン領域が接続されるとともにソース領域に抵抗分割によって電源電圧よりも低い電位が与えられる第２のＮＭＯＳトランジスタを配置するように構成するとよい。
【００１７】
ディスチャージにおいて動作速度を遅くする要因として、隣接する配線とのクロストークが原因でデータバスの電位がチャージアップすることが考えられる。そこで、上記した構成によれば、第２のＮＭＯＳトランジスタがリミッタとして機能し、データバスのチャージアップを防止することができる。
【００１８】
又、この発明の半導体集積回路装置は、上記に記載のデータ転送回路のデータバスの出力がインバータの入力に接続され、そのインバータの出力は第３のＮＭＯＳトランジスタを介してさらに上位の信号線と接続され、上位の信号線はＯＲゲートの一方のゲートに入力され、このＯＲゲートの出力は、入力用信号線に接続され、この入力信号線は前記データバスにデータを出力しているレジスタに入力する経路を有し、上記ＯＲゲートの他方のゲートには、前記データバスがプリチャージされる期間にはプリチャージ信号と同じレベルの信号を入力し、ディスチャージされる期間にはプリチャージ信号と同じレベルの信号を入力するようにしたことを特徴とする。
【００１９】
上記の構成によれば、出力制御回路を付加することで、低消費電力化とプリチャージ期間においてもデータ転送を行うことで転送効率を上げることができる。
【００２１】
また、前記インバータには高電位を検出し、上位の信号線の電位が電源電圧よりも低い一定レベルの値を越えないようにリミッタを接続するように構成すると良い。
【００２２】
上記の構成によれば、上位バスは所定の電位で振幅制御され、消費電力を少なくすることができる。
【００２３】
また、前記入力用信号線はデータ転送回路の出力側のデータバスに隣接して配置するように構成すると良い。
【００２４】
上記の構成によれば、入力側の信号線を出力側のデータバスに隣接して配置することによって、データバスのチャージロスを防止することが可能となり、チップ面積を削減することができる。
【００２５】
また、この発明は、データが入出力されるデータ保持部と、このデータ保持部からのデータを演算し、データ保持部に出力する演算部とを備えた機能ブロックを、複数個備え、前記データ保持部と演算部間がバスによって接続され、前記バスに予め所定レベルにプリチャージするプリチャージ回路が接続され、上記データ転送に上記に記載の半導体集積回路装置を用いたことを特徴とする。
【００２６】
また、この発明は、プログラムを解読しプロセッサ全体を制御するグローバルプロセッサと、データを処理するプロセッサエレメントを複数個備えて構成されるプロセッサエレメントブロックと、を有する並列プロセッサを構成する半導体集積回路装置において、各プロセッサエレメントは、演算部と、複数のレジスタを有するレジスタファイルと、演算部とレジスタファイル間を接続するバスと、を備え、前記バスに予め所定レベルにプリチャージするプリチャージ回路が接続され、上記データ転送に上記に記載の半導体集積回路装置を用いたことを特徴とする。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。なお、従来例と同一部分には同一符号を付す。
【００２８】
図１は、この発明の第１の実施形態にかかるデータ転送回路の構成を示す回路図である。
【００２９】
図１に示すように、この実施形態の構成は、大別して、バス１、データ保持部２（２’）及びバスセンスアンプ４とからなる。バス１にはデータ保持部２のバスドライバ２３及びバスセンスアンプ４が接続されている。
【００３０】
バスセンスアンプ４には、プリチャージ信号（ＰＣＫ）、電源電圧Ｖｃｃよりも低い所定の電圧ＶＤＤ１のバイアスが与えられる。プリチャージ信号（ＰＣＫ）は、第１期間内ではＬｏｗレベル（Ｌ）であり、それに引き継ぐ第２期間内ではＨｉｇｈレベル（Ｈ）にある信号であり、”Ｌ”，”Ｈ”を繰り返す信号である。この実施形態では、ＰＣＫ信号が”Ｌ”の時である第１期間をプリチャージ期間、ＰＣＫ信号が”Ｈ”の時である第２期間をディスチャージ期間と呼ぶことにする。また、電圧ＶＤＤ１は、例えば抵抗分割によって作成されるためＤＣ電流が流れることになるが、同一の構成を持つ回路（データ保持部２…が３２ビット幅だとすると同一回路が３２個ある）でこのバイアスを共用することで総消費電力として増加分を少なくすることが可能である。
【００３１】
ノード（信号線）１５には、ＰＭＯＳトランジスタ１０，１１のソース領域が接続されている。ノード（信号線）１５は、データバス１にＮＭＯＳトランジスタ１２を介して接続されている。このＮＭＯＳトランジスタ１２はソース領域がノード１５に接続され、ドレイン領域がデータバス１と接続される。ＰＭＯＳトランジスタ１０のゲート電極には、プリチャージ信号線からＰＣＫ信号が入力され、ＰＭＯＳトランジスタ１１のゲート電極には、データバス１の論理がインバータ１４により反転された値が与えられる。これらＰＭＯＳトランジスタ１０，１１のドレイン領域には電源電位Ｖｃｃが与えられる。
【００３２】
データ保持部２は直列に接続されたＮＭＯＳトランジスタ２０，２１とデコーダ２２とからなるバスドライバ２３及びデータ元となるレジスタ２４から構成されている。そして、デコーダ２２にはデコード信号ＢＳ０＃とプリチャージ信号ＰＣＫの反転信号ＰＣＫ＃が与えられる。
【００３３】
図２は、この発明の第１の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。図２を参照して第１の実施形態にかかるデータ転送回路の動作について説明する。
【００３４】
第１期間ではＰＭＯＳトランジスタ１０のゲート電圧が”Ｌ”であるためノード（信号線）１５は電源電圧Ｖｃｃまでプリチャージされる。ＰＭＯＳトランジスタ１１はインバータ１４によりノード（信号線）１５の逆位相の信号をゲート電極に入力されているので、プリチャージ期間が終わってＰＭＯＳトランジスタ１０がＯＦＦしてもノード（信号線）１５の電位を電源電圧Ｖｃｃに保持することが出来る。ただし、後述する第２期間においてディスチャージの妨げにならないよう十分に小さくする必要がある。
【００３５】
データバス１はゲート電圧がＶＤＤ１であるＮＭＯＳトランジスタ１２を介してノード（信号線）１５と接続されているため、電位が（ＶＤＤ１−Ｖｔｈ）までしか上昇しない。ここで、ＶｔｈはＮＭＯＳトランジスタ１２の閾値電圧である。ＶＤＤ１として、例えば（ＶＤＤ−Ｖｔｈ）のバイアスに設定した場合では、プリチャージされる電位が（ＶＤＤ−２＊Ｖｔｈ）までに抑制できるため充放電による消費電力成分を少なくすることができる。
【００３６】
第２期間では、ＰＭＯＳトランジスタ１０はゲート電圧が”Ｈ”となるためＯＦＦし、ノード（信号線）１５の電位はＰＭＯＳトランジスタ１１のみによって保持されている。例えばレジスタ０（Ｒｅｇ０）の値を読み出す場合について考えてみる。レジスタ０の値を読み出す時にはデコード信号ＢＳ０＃、ＢＳ１＃、．．．の内でＢＳ０＃だけが”Ｌ”となる。プリチャージ信号ＰＣＫの反転信号ＰＣＫ＃は”Ｌ”であるのでＮＭＯＳトランジスタ２０がＯＮする。レジスタ０のデータが”Ｌ”の場合はＮＭＯＳトランジスタ２１もＯＮし、データバス１の電位はディスチャージされ”Ｌ”に落ちる。するとＮＭＯＳトランジスタ１２がＯＮするのでノード（信号線）１５の電位も”Ｌ”に落ち、”Ｌ”データがバスセンスアンプ４より出力される（第２期間（Ｂ））。
【００３７】
また、レジスタ０のデータが”Ｈ”の場合にはＮＭＯＳトランジスタ２１はＯＮしないのでデータバス１及びノード（信号線）１５はプリチャージされたままの状態を保持し”Ｈ”データがセンスアンプ４から出力されることになる（第２期間（Ｄ））。
【００３８】
ところで、上記ディスチャージにおいて動作速度を遅くする要因として、隣接する配線とのクロストークが原因でデータバス１の電位がチャージアップすることが考えられる。クロストークの効果については隣接する配線間でドライブ力に差がある場合に顕著になることがわかっており、プリチャージ完了後にはデータバス１はハイインピーダンスになるため特に影響を受けやすくなることになる。図３に示すこの発明の第２の実施形態はかかるクロストークからの影響を防止したデータ転送回路である。図３に従い第２の実施形態につき説明する。なお、第１の実施形態と同一部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【００３９】
バスセンスアンプ４にはプリチャージ信号ＰＣＫ及び電源電圧Ｖｃｃよりも低い所定の電圧ＶＤＤ１、ＶＤＤ２のバイアスが入力されている。両バイアスは例えば抵抗分割によって作成されるためＤＣ電流が流れることになるが、同一の構成を持つ回路（データ保持部が３２ビット幅だとすると同一回路が３２個ある）で両バイアスを共用することで総消費電力として増加分を少なくすることが可能である。
【００４０】
さて、この第２の実施形態においては、クロストークの影響を防止するため、ＮＭＯＳトランジスタ１２とデータバス１との間にＮＭＯＳトランジスタ１３を挿入している。このＮＭＯＳトランジスタ１３は、データバス１とゲート及びドレイン領域とが接続され、ＮＭＯＳトランジスタ１３のソース領域には抵抗分割によって電源電圧よりも低い電位ＶＤＤ２が与えられている。
【００４１】
ＮＭＯＳトランジスタ１３はデータバスの電位が（ＶＤＤ２＋Ｖｔｈ）以上になるとＯＮするためリミッタとして機能し、データバス１のチャージアップを防止している。ここで、Ｖｔｈは、ＮＭＯＳトランジスタ１３の閾値である。
【００４２】
図４は、この発明の第２の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。図４を参照して第２の実施形態にかかるデータ転送回路の動作について説明する。
【００４３】
第１期間ではＰＭＯＳトランジスタ１０のゲート電圧が”Ｌ”であるためノード（信号線）１５は電源電圧Ｖｃｃまでプリチャージされる。ＰＭＯＳトランジスタ１１はノード（信号線）１５の逆位相の信号をゲート電極に入力されているので、プリチャージ期間が終わってＰＭＯＳトランジスタ１０がＯＦＦしてもノード（信号線）１５の電位を電源電圧Ｖｃｃに保持することが出来る。
【００４４】
前述したように、データバス１はゲート電圧がＶＤＤ１であるＮＭＯＳトランジスタ１２を介して信号線１５と接続されているため、電位が（ＶＤＤ１−Ｖｔｈ）までしか上昇しない。
【００４５】
第２期間では、ＰＭＯＳトランジスタ１０はゲート電圧が”Ｈ”となるためＯＦＦし、ノード（信号線１５）の電位はＰＭＯＳトランジスタ１１のみによって保持されている。
【００４６】
上記したように、例えば、レジスタ０の値を読み出す時にはデコード信号ＢＳ０＃、ＢＳ１＃、．．．の内でＢＳ０＃だけが”Ｌ”となる。プリチャージ信号ＰＣＫの反転信号ＰＣＫ＃は”Ｌ”であるのでＮＭＯＳトランジスタ２０がＯＮする。レジスタ０のデータが”Ｌ”の場合はＮＭＯＳトランジスタ２１もＯＮしデータバス２の電位はディスチャージされ”Ｌ”に落ちる。するとＮＭＯＳトランジスタ１２がＯＮするので信号線１５の電位も”Ｌ”に落ち、”Ｌ”データがバスセンスアンプより出力される（第２期間（Ｂ））。また、レジスタ０のデータが”Ｈ”の場合にはＮＭＯＳトランジスタ２１はＯＮしないのでデータバス２及び信号線１５はプリチャージされたままの状態を保持し”Ｈ”データが出力されることになる（第２期間（Ｄ））。
【００４７】
上記ディスチャージにおいて動作速度を遅くする要因として、隣接する配線とのクロストークが原因でデータバス１の電位がチャージアップすることが考えられる。そこで、この第２の実施形態ではこれを防止するため、ＮＭＯＳトランジスタ１３を挿入している。ＮＭＯＳトランジスタ１３はデータバス１の電位が（ＶＤＤ２＋Ｖｔｈ）以上になるとＯＮするためリミッタとして機能し、データバスのチャージアップを防止している。
【００４８】
ＶＤＤ２として例えば（Ｖｃｃ−３＊Ｖｔｈ）＜ＶＤＤ２＜（Ｖｃｃ−２＊Ｖｔｈ）になるような値を設定すると、上記で例示したデータバス１のプリチャージ電圧（Ｖｃｃ−２＊Ｖｔｈ）よりも差分である（ＶＤＤ２−Ｖｃｃ＋３＊Ｖｔｈ）以上のチャージアップがあった場合にＮＭＯＳトランジスタ１３がリミッタとして機能する。
【００４９】
次に、この発明の第３の実施形態につき説明する。図５は、この発明の第３の実施形態にかかるデータ転送回路の構成を示す回路図である。
【００５０】
この第３の実施形態は、図示しているとおり、上述した図１又は図３に示すデータ転送回路の回路構成に更に上位のバスとのデータ転送部を付加したものである。この図５に示すものは、図３に示すデータ転送回路を用いているが、図１に示すものも用いても良い。但し、図１に用いたものでは、上述したように、ディスチャージにおいて動作速度を遅くする要因として、隣接する配線とのクロストークが原因でデータバス１の電位がチャージアップすることが考えられるが、データバスの振幅抑制による消費電力の低減等の効果は得られる。なお、図３と同一構成には同一符号を付している。
【００５１】
第３の実施形態の構成は大別するとデータ保持部２、出力側のデータバス１、バスセンスアンプ４に付加されたものとして入力側のデータバス６及び入出力制御部５とからなる。入力側のデータバス６は上位のデータバス５５を経由してデータ保持部２内部のレジスタにデータを書き込むために使用される。
【００５２】
入出力制御部５はバスセンスアンプ４の出力信号を反転するインバータ（５０と５１）、インバータ（５０と５１）の出力をＮＭＯＳトランジスタ５４を介して上位のデータバス５５に接続しているバスドライバと上位のデータバス５５のデータを入力側のデータバス６に出力するためのＯＲゲート部５６とからなり、上位のデータバス５５との間でのデータの入出力の制御を行っている。
【００５３】
ＮＭＯＳトランジスタ５４のゲート電極に接続されている信号線ＢＳはデータバス１にぶら下がっているデータ保持部２…の内どれかがソースとなった場合に第２期間のみ”Ｈ”となる信号であり、バスセンスアンプ４の出力を上位のデータバス５５に出力するものである。
【００５４】
また、ＯＲゲート部５６は、ＮＯＲゲート５６ａとインバータ５６ｂとで構成されており、ＮＯＲゲート５６ａの一方が上位データバス５５と接続され、上記ＮＯＲゲート５６ａの他方にはレジスタ０，１，．．．のどれかがディスティネーションで、かつ第１期間内のみ”Ｌ”になる信号ＢＤ＃が入力されており、第１期間において上位のデータバス５５の値をレジスタ２４…に書き込みができることにあわせて、データ保持部２への書き込みが起こった場合を除いてデータバス６の電位を”Ｈ”に保つようにしている。
【００５５】
また上記データ保持部２…内部のレジスタ２４…にはデータの書込みイネーブル信号ＢＤ０，ＢＤ１，．．．が入力されており、該当するレジスタ２４がディスティネーションになった時に”Ｈ”となり、データバス６のデータを書き込むことができる。
【００５６】
このように、この第３の実施形態においては、第１期間において出力側のデータバス１のプリチャージと上位のデータバス３５からデータ保持部２へのデータの書込みを同時に行い、第２期間において出力側のデータバス１のディスチャージ、すなわち上位のデータバス５５へのデータ出力を行うことによって２倍の転送能力を持ったバスシステムを構築している。
【００５７】
また、出力側のデータバス１はプリチャージラインなので、隣接した配線がディスチャージ期間に”Ｈ”から”Ｌ”に遷移するような信号の場合にはクロストークによってチャージロスが発生することが考えられるのでＧＮＤラインあるいはＶＣＣラインなどの高速動作しない配線によってシールドする必要がある。ただし、本発明の構成を取れば入力側のデータバス６を出力側のデータバス１に隣接して配置することによってチャージロスを防止することが可能であるため、チップ面積を削減することができる。
【００５８】
図６は、この発明の第３の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。図６を参照して第３の実施形態にかかるデータ転送回路の動作について説明する。
【００５９】
図ではレジスタ０（Ｒｅｇ０）に対して、第１期間（Ｃ）においては”Ｌ”データの書き込み、第１期間（Ｅ）においては”Ｈ”データの書込みを行っている。また、第２期間（Ｂ）及び第２期間（Ｄ）においてはレジスタ０（Ｒｅｇ０）の値を上位のバスに読み出している。データバス１は第１期間（Ｃ）においてデータバス６の遷移に伴いクロストークによって一瞬電位が落ちているが、この期間はプリチャージ期間であるためＮＭＯＳトランジスタ１２を介して電流が流れ込み電位を回復することができる。同様に第２期間（Ｄ）の頭でクロストークによって一瞬チャージアップするが、（ＶＤＤ２＋Ｖｔｈ）よりも高い電位までチャージアップすると、チャージアップ防止用のＮＭＯＳトランジスタ１３がＯＮするためディスチャージ時間が遅れることを防止している。
【００６０】
次に、この発明の第４の実施形態につき説明する。図７は、この発明の第４の実施形態にかかるデータ転送回路の構成を示す回路図である。この第４の実施形態は、第３の実施形態において、さらに、上位のデータバス５５の振幅を抑制したものである。
【００６１】
図７に示すように、入出力制御部５はバスセンスアンプ４の出力信号を反転するインバータ（５０と５１）の間にＮＭＯＳトランジスタ５２を挿入し、該インバータ（５０と５１）の出力をＮＭＯＳトランジスタ５４を介して上位のデータバス５５に接続しているバスドライバと上位のデータバス５５のデータを入力側のデータバス６に出力するためのＯＲゲート部５６とからなり、上位のデータバス５５との間でのデータの入出力の制御を行っている。
【００６２】
ＮＭＯＳトランジスタ５４のゲート電極に接続されている信号線ＢＳはデータバス１にぶら下がっているデータ保持部２…の内どれかがソースとなった場合に、第２期間のみ”Ｈ”となる信号であり、バスセンスアンプ４の出力を上位のデータバス５５に出力できる。
【００６３】
ＮＭＯＳトランジスタ５２のゲート電極にはバス駆動検出器５３の出力信号が接続されており、ノード（信号線）５５の電位が所定の電位以上になるとＯＦＦするようになっているため、上位のデータバス５５の振幅を抑制することが可能となる。また、上記データ保持部２…内部のレジスタ２４にはデータの書き込みイネーブル信号ＢＤ０，ＢＤ１，．．．が入力されており、該当するレジスタがディスティネーションになった時に”Ｈ”となり、データバス６のデータを書き込むことができる。上記ＯＲ回路の片側にはレジスタ０，１，．．．のどれかがディスティネーションで、かつ第１期間内のみ”Ｌ”になる信号ＢＤ＃が入力されており、第１期間において上位のデータバス５５の値をレジスタ２４に書き込みができることにあわせて、データ保持部への書き込みが起こった場合を除いてデータバス６の電位を”Ｈ”に保つようにしている。
【００６４】
このように、この第４の実施形態は第１期間において出力側のデータバスのプリチャージと上位のデータバスからデータ保持部へのデータの書込みを同時に行い、第２期間において出力側のデータバスのディスチャージ、すなわち上位のデータバスへのデータ出力を行うことによって２倍の転送能力を持ったバスシステムを構築している。
【００６５】
また、出力側のデータバス１はプリチャージラインなので、隣接した配線がディスチャージ期間に”Ｈ”から”Ｌ”に遷移するような信号の場合にはクロストークによってチャージロスが発生することが考えられるのでＧＮＤラインあるいはＶＣＣラインなどの高速動作しない配線によってシールドする必要がある。ただし、本発明の構成を取れば入力側のデータバス６を出力側のデータバス１に隣接して配置することによってデータバスのチャージロスを防止することが可能であるため、チップ面積を削減することができる。
【００６６】
図８にこの発明回路の各信号線の時間遷移について記す。以降の説明は図８に基づいて行うことにする。図８ではレジスタ０（Ｒｅｇ０）に対して、第１期間（Ｃ）においては”Ｌ”データの書き込み、第１期間（Ｅ）においては”Ｈ”データの書き込みを行っている。また、第２期間（Ｂ）及び第２期間（Ｄ）においてはレジスタ０（Ｒｅｇ０）の値を上位のバスに読み出している。データバス１は第１期間（Ｃ）においてデータバス６の遷移に伴いクロストークによって一瞬電位が落ちているが、この期間はプリチャージ期間であるためＮＭＯＳトランジスタ１２を介して電流が流れ込み電位を回復することができる。同様に第２期間（Ｄ）の頭でクロストークによって一瞬チャージアップするが、（ＶＤＤ２＋Ｖｔｈ）よりも高い電位までチャージアップすると、チャージアップ防止用のＮＭＯＳトランジスタ１３がＯＮするためディスチャージ時間が遅れることを防止している。また、上位バスはＶＴ＋の電位で振幅制御される。
【００６７】
バス本数が多くなるほど消費電流は多くなるが、本発明によれば、振幅抑制されているので、消費電流を少なくすることができる。このため、バスの本数が多いプロセッサに本発明を用いれば特に効果が得られる。次に、プロセッサの中でもバス数が多いＳＩＭＤプロセッサに本発明を適用した例につき、図９を参照して説明する。
【００６８】
このＳＩＭＤ型プロセッサは、グローバルプロセッサ１０２、本実施形態では２５６組の後述するプロセッサエレメント１０３ａからなるプロセッサエレメントブロック１０３と、インタフェース１０４から構成される。インタフェース１０４はグローバルプロセッサ１０２の命令に基づき、イメージスキャナなどの外部入力部から演算対象となるデータをプロセッサ内部の入出力用のレジスタフィル１３１に与えるとともに、演算処理されたデータをレジスタファイル１３１からプリンタなどの外部出力部へ転送するものである。
【００６９】
この外部入出力装置は、ディジタル画像データなどの演算データを入出力するものである。外部入力装置としては、イメージスキャナや画像が格納された画像メモリがあり、外部出力装置としては画像データを印字するプリンタ、データを格納する画像メモリなどがある。
【００７０】
グローバルプロセッサ１０２は、いわゆるＳＩＳＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＳｔｒｅａｍＳｉｎｇｌｅＤａｔａＳｔｒｅａｍ）タイプのプロセッサであり、プログラムＲＡＭとデータＲＡＭを内蔵し、プログラムを解読し、各種制御信号を生成する。この制御信号は内蔵する各種ブロックの制御以外にもレジスタファイル１３１、演算アレイ１３６に供給される。また、ＧＰ（グローバルプロセッサ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術論理演算器）等を使用して各種演算処理、プログラム制御処理を行う。
【００７１】
レジスタファイル１３１はＰＥ（プロセッサエレメント）命令で処理されるデータを保持している。このＰＥ命令はＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＳｔｒｅａｍＭｕｌｔｉｐｌｅＤａｔａＳｔｒｅａｍ）タイプの命令であり、レジスタファイル１３１に保持されている複数のデータを同時に同じ処理を行う。このレジスタファイル１３１からのデータの読み出し／書き込みの制御はグローバルプロセッサ１０２からの制御によって行われる。読み出されたデータは演算アレイ１３６に送られ、演算アレイ１３６での演算処理後にレジスタファイル１３１に書き込まれる。
【００７２】
また、レジスタファイル１３１はプロセッサ外部からのアクセスが可能であり、グローバルプロセッサ１０２の制御とは別に外部から特定のレジスタを読み出し／書き込みが行われる。
【００７３】
演算アレイ１３６にてＰＥ命令の演算処理が行われる。この処理の制御はすべてグローバルプロセッサ１０２から行われる。
【００７４】
次に、ＳＩＭＤ型プロセッサ１００のレジスタファイル１３１へのデータの読み出し／書き込みの一例につき説明する。
【００７５】
グローバルプロセッサ１０２にはこのプロセッサのプログラム格納用のプログラムＲＡＭ１２１と演算データ格納用のデータＲＡＭ１２４が内蔵されている。さらに、プログラムのアドレスを保持するプログラムカウンタ（ＰＣ）、演算処理のデータ格納のための汎用レジスタであるＧ０〜Ｇ３レジスタ、レジスタ退避、復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタ（ＳＰ）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ（ＬＳ）、同じくＩＲＱ時とＮＭＩ時の分岐元アドレスを保持するＬＩ、ＬＮレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ（Ｐ）のレジスタ群１２５が内蔵されている。さらに、グローバルプロセッサ１０２は、プログラムＲＡＭ１２１に基づきグローバルプロセッサ１０２、プロセッサエレメントブロック１０３、インタフェース１０４を制御するシーケンスユニット１２２を備える。
【００７６】
また、グローバルプロセッサ１０２は、これらのレジスタ群１２５と図示していない命令デコーダ、算術論理演算器（ＡＬＵ）１２３、図示していないメモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ制御回路、ＧＰ演算制御回路を使用してＧＰ命令の実行が行われる。
【００７７】
また、ＰＥ命令実行時は命令デコーダ、図示していないレジスタファイル制御回路、ＰＥ演算制御回路を使用して、レジスタファイル１３１の制御と演算アレイ１３６の制御を行う。
【００７８】
上記したように、シーケンスユニット１２２は、プロセッサエレメントブロック１０３を構成するレジスタファイル１３１、及び演算アレイ１３６を制御する。
【００７９】
この演算アレイ１３６は、入出力制御回路１３２、マルチプレクサとシフト拡張回路からなる選択回路１３３、算術論理演算器（ＡＬＵ）１３４、及びＡレジスタ１３５ａ及びＦレジスタ１３５ｂを備える。なお、この図９には記載していないが、この実施形態においては、後述するように、比較手段としての、条件レジスタ及び条件選択レジスタを備える。
【００８０】
さらに、このシーケンスユニット１２２は、インタフェース１０４に対してデータ転送のための動作設定用データ及びコマンド等を送る。インタフェース１０４は、シーケンスユニット１２２の動作設定用データ及びコマンドに基づき、プロセッサエレメント１０３ａのアドレス指定のためのアドレス制御信号、プロセッサエレメント１０３ａを構成するレジスタ１３１ｂにデータのリード／ライトを指示するためのリード／ライト制御信号、クロック信号を与えるためのクロック制御信号を生成する。
【００８１】
ここで、リード／ライト制御信号のうちライト制御信号とは、演算処理されるデータをデータバス１４１ｄより取得して、プロセッサエレメント１０３ａのレジスタ１３１ｂに保持させるための信号をいう。一方、リード／ライト制御信号のうちリード制御信号とは、プロセッサエレメント１０３ａのレジスタ１３１ｂが保持している演算処理されたデータを、データバス１４１ｄへ与えるようレジスタ１３１ｂに指示するための信号をいう。
【００８２】
インタフェース１０４は、グローバルプロセッサ１０２からのコマンドを受けて、プロセッサエレメントブロック１０３を構成するプロセッサエレメント１０３ａのアドレスを指定する信号（以下、「アドレス指定信号」という。）を作成し、アドレスバス１４１ａを介してプロセッサエレメント１０３ａのレジスタコントローラ１３１ａヘ送る。また、インタフェース１０４は、後述するように、プロセッサエレメント１０３ａを構成するレジスタ１３１ｂに対して、データのリード／ライトを指示するための信号（以下、「リード／ライト指示信号」という。）を、リード／ライト信号線１４１ｂを介してプロセッサエレメント１０３ａの後述するレジスタコントローラ１３１ａヘリード／ライト信号が与えられる。
【００８３】
また、インタフェース１０４は、クロック信号線１４１ｃを介してプロセッサエレメント１０３ａの後述するレジスタコントローラ１３１ａへクロック信号を与える。
【００８４】
さらに、外部入出力データバスからは、上述したように、ＳＩＭＤ型プロセッサの外部に設けられたイメージスキャナ等で読み込んだデータを、本実施形態では８ビットのパラレルデータとして、インタフェース１０４に与える。この８ビットのデータは、データバス１４１ｄに与えられる。この８ビットのパラレルデータについては、データに応じて適宜変更しても問題ない。このデータバス１４１ｄは、レジスタ１３１ｂに保持されている演算処理されたデータが、ＳＩＭＤ型プロセッサの外部に転送される時にも使用される。
【００８５】
また、レジスタ群１２５は、プロセッサエレメントブロック１０３の後述するレジスタ１３５に接続されており、このレジスタ１３５との間でシーケンスユニット１２２の制御によりデータの交換が行われる。
【００８６】
プロセッサエレメントブロック１０３は、図９に示すように、レジスタファイル１３１、この発明の図７に示す入出力制御部５と同様に構成された入出力制御回路１３２、マルチプレクサとシフト拡張回路からなる選択回路３、ＡＬＵ１３４、Ａレジスタ１３５ａ、Ｆレジスタ１３５ｂを一単位とする複数のプロセッサエレメント３ａを備える。レジスタファイル１３１には、１つのプロセッサエレメント３ａ単位に８ビットのレジスタが３２本内蔵されており、本実施形態では２５６のプロセッサエレメント分の組がアレイ構成になっている。レジスタファイル１３１は１つのプロセッサエレメント（ＰＥ）３ａごとにＲ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれているレジスタが内蔵されている。それぞれのレジスタファイル１３１は演算アレイ１３６に対して１つの読み出しポートと１つの書き込みポートを備えており、８ビットの出力用内部バス１３７と８ビットの入力用内部バス１３８で演算アレイ１３６からアクセスされる。
【００８７】
これら内部バス１３７、１３８は演算アレイ１３４にデータを送る出力用内部バス１３７（図７に示すデータバス１に相当する）と、演算アレイ１３４からレジスタ１３１にデータを書き込むための入力用内部データバス１３８（図７に示す入力データバス６に相当する。）からなる。
【００８８】
出力用内部バス１３７は、バスセンスアンプ４によりプリチャージされる。また、入出力制御回路１３２内に図７に示すデータ転送部５が設けられている。
【００８９】
３２本のレジスタの内、２４本はプロセッサ外部からアクセス可能であり、外部からクロックとアドレス、リード／ライト制御を入力することで任意のレジスタを読み書きできる。
【００９０】
レジスタの外部からのアクセスは１つの外部ポートで各プロセッサエレメント１０３ａの１つのレジスタがアクセス可能であり、外部から入力されたアドレスでプロセッサエレメントの番号（０〜２５５）を指定する。したがって、レジスタアクセスの外部ポートは全部で２４組搭載されている。
【００９１】
本実施形態では、プロセッサエレメント１０３ａの数を２５６個として説明するが、これに限定されるものでなく適宜変更して使用してもよい。このプロセッサエレメント１０３ａには、グローバルプロセッサ１０２のシーケンスユニット１２２により、インタフェース１０４に近い順に０から２５５までのアドレスが割り付けられる。
【００９２】
プロセッサエレメント１０３ａのレジスタファイル１３１は、レジスタコントローラ１３１ａ、２種類のレジスタ１３１ｂ、１３１ｃを備える。本実施形態では、図９に示すように、一単位のプロセッサエレメント１０３ａ毎に、レジスタコントローラ１３１ａとレジスタ１３１ｂとを２４組備え、さらにレジスタ１３１ｃを８個備えている。図９中の１プロセッサエレメントとは１つのプロセッサエレメント１０３ａを表している。ここで、本実施形態では、レジスタ１３１ｂ、１３１ｃを８ビットのものとして扱うが、これに限定されるものでなく適宜変更して使用してもよい。
【００９３】
レジスタコントローラ１３１ａは、図９に示すように、インタフェース４と、上述したアドレスバス１４１ａ、リード／ライト信号線１４１ｂ、クロック信号線１４１ｃを介して接続されている。
【００９４】
インタフェース１０４は、グローバルプロセッサ１０２からデータ転送指示を受け取ると、アドレス指定信号をアドレスバス１４１ａを介してプロセッサエレメントブロック１０３ヘ送る。これにより、プロセッサエレメント１０３ａがアドレス指定される。レジスタコントローラ１３１ａは、送られてきたアドレス指定信号をデコードし、デコードしたアドレスと、自己に割り付けられたアドレスとが一致する場合には、クロック信号１４１ｃを介して送られてきたクロック信号に同期して、リード／ライト信号１４１ｂから送られてきたリード／ライト指示信号を得る。具体的には、レジスタコントローラ１３１ａは、リード／ライト信号１４１ｂを介してリード／ライト指示信号を得る。そして、このリード／ライト指示信号はレジスタ１３１ｂに与えられる。
【００９５】
インタフェース１０４からプロセッサエレメント１０３ａに対し、ライト指示信号が送られてきた場合には、プロセッサエレメント１０３ａのレジスタ１３１ｂは、演算処理されるデータ（８ビット）をデータバス１４１ｄより取得して保持する。また、インタフェース１０４からプロセッサエレメント１０３ａに対し、リード指示信号が送られてきた場合には、プロセッサエレメント１０３ａのレジスタ１３１ｂは、演算処理されたデータ（８ビット）をデータバス４１ｄへ送る。
【００９６】
レジスタ１３１ｂは、後述するＡＬＵ１３４でこれから演算される外部から入力されたデータを保持したり、或いはＡＬＵ１３４で演算処理されたデータを外部へ出力するために保持するものであり、いわゆる入力レジスタとしても、或いは出力レジスタとしても機能する。また、演算処理されるデータ、或いは演算されたデータを一時的に保持するといった、後述するレジスタ１３１ｃとしての機能も有する。なお、本実施形態では、レジスタ１３１ｂは８ビットのデータを保持できるものとして扱うが、データに応じて適宜変更しても問題ない。上述したレジスタコントローラ１３１ａからライト指示信号が与えられると、レジスタ１３１ｂは演算処理されるデータをデータバス１４１ｄより取得して保持する。一方、レジスタコントローラ１３１ａからリード指示信号が送られてくると、レジスタ１３１ｂは保持している演算処理されたデータをデータバス１４１ｄへ与える。このデータはインタフェース１０４から外部データバスを介して外部のプリンタなどへ転送される。
【００９７】
また、レジスタ１３１ｂは、本実施形態においては８ビットデータをパラレルで転送するこの発明に基づきバスセンスアンプ４によりプリチャージされる出力用内部データバス１３７を介して入出力制御回路１３２に接続されている。ＡＬＵ１３４で演算処理されるデータは、出力用内部データバス１３７から与えられる。また、ＡＬＵ１３４で演算処理されたデータは、この入力用内部データバス１３８を介して、レジスタ１３１ｂに転送される。この転送は、グローバルプロセッサ１０２のシーケンスユニット１２２からの指示によって、グローバルプロセッサ１０２に接続されたリード信号線１２６ａ、ライト信号線１２６ｂを介して行われる。具体的には、グローバルプロセッサ１０２のシーケンスユニット１２２から、リード信号線１２６ａを介してリード指示信号が送られてくると、レジスタ１３１ｂは保持している演算処理されるデータを出力用内部データバス１３７へ置く。このデータはＡＬＵ１３４へ送られ演算処理される。一方、グローバルプロセッサ１０２のシーケンスユニット１２２から、ライト信号線１２６ｂを介してライト指示信号が送られてくると、レジスタ１３１ｂは入力用内部データバス１３８を介して送られてきたＡＬＵ１３４で演算処理されたデータを保持する。
【００９８】
レジスタ１３１ｃは、レジスタ１３１ｂより与えられた演算処理されるデータ、或いは演算されたデータがレジスタ１３１ｂに与えられる前に、そのデータを一時的に保持するものである。
【００９９】
プロセッサエレメント１０３ａの命令による演算は、基本的にレジスタファイル１３１から読み出されたデータをＡＬＵ１３４の片側の入力としてもう片側にはＡレジスタ１３５ａの内容を入力として結果をＡレジスタ１３５ａに格納する。したがって、Ａレジスタ１３５ａとレジスタファイル１３１のＲ０〜Ｒ３１レジスタとの演算が行われることとなる。レジスタファイル１３１と演算アレイ１３６との接続に（８ｔｏ１）のマルチプレクサとシフト拡張回路１３３からなる選択回路１３３を置いており、プロセッサエレメント方向で左に１、２、３つ離れたデータと右に１、２、３つ離れたデータ、中央のデータを演算対象として選択している。また、レジスタファイル３１の８ビットのデータは入出力制御回路１３３により任意ビットの左シフトしてＡＬＵ１３４に入力される。なお、上記（８ｔｏ１）のマルチプレクサの１つの入力は、グローバルプロセッサ１０２からのデータが与えられるように構成されている。
【０１００】
上記したように、選択回路１３３は、自己のプロセッサエレメント１０３ａに備えられた上記データバス１３７、１３８に接続されるとともに、両隣３つのプロセッサエレメント１０３ａに備えられたデータバス１３７、１３８にも接続されている。この選択回路１３３は７つのプロセッサエレメント１０３ａから１つを選択し、その選択したプロセッサエレメント１０３ａにおけるレジスタ１３１ｂ、１３１ｃで保持されているデータをＡＬＵ１３４へ送る。或いはＡＬＵ１３４で演算処理されたデータを、選択したプロセッサエレメント１０３ａにおけるレジスタ１３１ｂ、１３１ｃへ送る。これによって、隣のプロセッサエレメント１０３ａにおけるレジスタ１３１ｂ、１３１ｃで保持されているデータを利用した演算処理が可能になり、ＳＩＭＤ型プロセッサの演算処理能力を高めることができる。
【０１０１】
さらに、この選択回路１３３は、選択回路１３３内のマルチプレクサから送られてきたデータを所定ビットシフトしてＡＬＵ１３４へ送る。或いはＡＬＵ１３４から送られてきた演算処理されたデータを所定ビットシフトして選択回路１３３内のマルチプレクサへ送る。
【０１０２】
ＡＬＵ１３４は、入出力制御回路１３２から送られてきたデータと、Ａレジスタ１３５ａに保持されているデータとに基づき算術論理演算を行う。なお、本実施形態では、ＡＬＵ１３４は１６ビットのデータに対応できるものとして扱うが、データに応じて適宜変更しても問題ない。演算処理されたデータは、Ａレジスタ１３５ａに保持され、入出力制御回路１３２へ転送されたり、或いはグローバルプロセッサ１０２の汎用レジスタ１２５へ転送される。
【０１０３】
グローバルプロセッサ１０２からインタフェース１０４へはＩ／Ｏ用のアドレス、データ、コントロール信号がバスを介して与えられる。
【０１０４】
さらに、図示していない条件レジスタ（Ｔ）により、プロセッサエレメント（ＰＥ）１０３ａ毎に演算実行の有効／無効の制御をしており特定のプロセッサエレメント（ＰＥ）１０３ａだけを演算対象として選択できるように構成している。
【０１０５】
上記したように、この実施形態においては、レジスタファイル１３１には１つのＰＥ１０３ａ単位に８ビットのレジスタが３２本内蔵されており、２５６ＰＥ分の組みがアレイ構成になっている。レジスタはＰＥごとにＲ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれている。それぞれのレジスタは演算アレイ１３６に対して１つの読み出しポートと１つの書き込みポートを備えており、８ビットのバス１３７、１３８で演算アレイ１３６からアクセスされる。３２本のレジスタの内、２４本（Ｒ０〜Ｒ２３）のレジスタ３１ｂは、プロセッサ外部からアクセス可能であり、外部からクロックとアドレス、リード／ライト制御を入力することで任意のレジスタを読み書きできる。
【０１０６】
残りの８本（Ｒ２４〜Ｒ３１）のレジスタ１３１ｃはＰＥ演算の一時的な演算データ保存用として使用される。
【０１０７】
上述したように、演算アレイ１３６は１６ビットＡＬＵ１３４と１６ビットＡレジスタ１３５ａ、Ｆレジスタ１３５ｂを内蔵している。ＰＥ命令による演算はレジスタファイル１３１から読み出されたデータもしくはグローバルプロセッサ１０２から与えられたデータをＡＬＵ１３４の片側の入力としてもう片側にはＡレジスタ１３５ａの内容を入力として結果をＡレジスタに格納する。したがって、Ａレジスタ１３５ａとＲ０〜Ｒ３１レジスタ３１ｂ、３１ｃもしくはグローバルプロセッサ１０２から与えられたデータとの演算が行われることとなる。
【０１０８】
この発明のデータ転送回路を用いれば、振幅抑制されているので、消費電流を少なくすることができる。このため、バスの本数が多いＳＩＭＤ型プロセッサに特に効果が得られる。また、上記したように、入力用内部データバス１３７と出力用内部データバス１３８とを、隣接して配置することが可能となり、データバスのチャージロスを防止することができる。この結果、チップ面積を削減することができる。
【０１０９】
上述した実施形態においては、レジスタファイル１３１の外部入出力する方式としてアドレッシング方式を採用し、レジスタファイル１３１をプロセッサ外部からアクセスし、外部からクロックとアドレス、リード／ライト制御を入力することで任意のレジスタを読み書きできるように構成した場合につき説明したが、この発明は他の方式、例えば、外部入出力にシフトレジスタ方式を用いたプロセッサにも適用できる。図１０にシフトレジスタ方式を用いた場合の基本構成を示す。
【０１１０】
図１０に示すように、入力画像データを一時的に蓄積する入力シフトレジスタ１６０と、演算アレイ１３６で画像処理された画像データが並列入力される外部出力シフトレジスタ１６１とを備える。入力シフトレジスタ１６０には、イメージスキャナなどから送られる外部画像データが外部データバスから入力シフトレジスタ１６０に順次与えられる。入力シフトレジスタ１６０には並列ｎビットデータがビット毎に順次シフトされる。この入力シフトレジスタ１６０の段数は、プロセッサエレメントの組数の段数を有し、この実施形態では２５６段の段数を有する。入力シフトレジスタ１６０に蓄積されたデータはレジスタファイル１３１へ移される。レジスタファイル１３１への書き込み動作は入力シフトレジスタ１６０の各段において同時に行われる。このように、レジスタファイル１３１にデータが格納されると、この発明に基づくデータ転送回路及びデータ転送部によりデータ転送が行われ、上述した処理が演算アレイ１３６で行われる。
【０１１１】
演算処理が行われ、この発明に基づくデータ転送回路及びデータ転送部から入力バスによりレジスタファイル１３１に格納されたデータは出力シフトレジスタ１６１の各段に転送される。この出力シフトレジスタ１６１のレジスタ段数はプロセッサエレメントの組数分だけであり、レジスタファイル１３１からデータが出力シフトレジスタ１６１の各段に同時に転送される。この出力シフトレジスタ１６１に与えられるクロックでデータがシリアルに出力される。そして、出力されたデータは外部出力データバスからバッファメモリなどに一時格納され、プリンタなどの外部出力装置に与えられる。
【０１１２】
このように、上記したシフトレジスタ方式においても、この発明を適用すれば、データバスの振幅を抑制でき、消費電力を少なくできる。
【０１１３】
【発明の効果】
上記したように本発明においては、比較的小さなゲート規模のバスセンスアンプをプリチャージラインに接続することで誤動作が少なく、高速で消費電力の少ないデータ転送回路が実現できる。
【０１１４】
さらに、データ転送部を設けることで、上位のデータバスの振幅も抑制したデータ転送回路が実現できる。またプリチャージ期間にデータ書込みを行っているためデータの転送能力が２倍になる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかるデータ転送回路の構成を示す回路図である。
【図２】この発明の第１の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。
【図３】この発明の第２の実施形態にかかるデータ転送回路の構成を示す回路図である。
【図４】この発明の第２の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。
【図５】この発明の第３の実施形態にかかるデータ転送回路の構成を示す回路図である。
【図６】この発明の第３の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。
【図７】この発明の第４の実施形態にかかるデータ転送回路の構成を示す回路図である。
【図８】この発明の第４の実施形態にかかるデータ転送回路の各信号線の時間遷移を示すタイミングチャートである。
【図９】この発明をＳＩＭＤ型プロセッサに用いた例を示すブロック図である。
【図１０】この発明が適用される他のＳＩＭＤ型プロセッサを示すブロック図である。
【図１１】最も基本的なプリチャージバスの構成を示す回路図である。
【符号の説明】
１データバス
２データ保持部
４バスセンスアンプ
１０ＰＭＯＳトランジスタ
１１ＰＭＯＳトランジスタ
１２ＮＭＯＳトランジスタ
１３ＮＭＯＳトランジスタ
１５ノード（信号線）[0001]
[Industrial application fields]
The present invention relates to a data transfer circuit for outputting data to a precharge / discharge type bus signal line and a semiconductor integrated circuit device using the circuit.
[0002]
[Prior art]
Conventionally, as a method of outputting data from a plurality of circuits (for example, registers) to a data bus, a bus system having a precharge circuit configuration is often used.
[0003]
FIG. 11 is a circuit diagram showing the configuration of the most basic precharge bus. As shown in the figure, this bus system is roughly divided into a bus 1, a data holding unit 2 (2 ′)... Connected to the bus 1, and a charge holding unit 3.
[0004]
The charge holding unit 3 is supplied with a precharge signal (PCK). The precharge signal (PCK) is at a low level (L) in the first period and is at a high level (H) in the second period to be taken over, and repeats “L” and “H”. Signal.
[0005]
The data bus 1 is connected to PMOS transistors 10 and 11 connected by a node (signal line) 15. A PCK signal is input to the gate electrode of the PMOS transistor 10, and a value obtained by inverting the logic of the data bus 1 by the inverter 14 is given to the gate electrode of the PMOS transistor 11. A power supply potential Vcc is applied to the drain regions of the PMOS transistors 10 and 11.
[0006]
The data holding unit 2 is composed of a bus driver 23 and a register 24 which are composed of NMOS transistors 20 and 21 and a decoder 22 connected in series.
[0007]
In the above bus system, for example, a case where data is transferred from the data holding unit 2 to the data holding unit 2 ′ will be described. In the first period (L), the data bus 1 is precharged to the “H” potential by the PMOS transistor 10. In the second period (H), the precharge PMOS transistor 10 is turned off, but the PMOS transistor 11 is turned on, so the potential of the data bus 1 is kept at “H”. At this time, when the output of the decoder 22 is “H” and the data stored in the register 24 is “L” in the source data holding unit 2, the PMOS transistor 11 is sufficiently small in size. The data bus 1 is discharged, the potential changes to “L”, and “L” data is written to the register 24 ′ in the data holding unit 2 ′ that is the destination. Conversely, when the data stored in the source register 24 is “H”, the NMOS transistor 21 is not turned on, so the value of the data bus is kept “H”, and the destination register 24 ′ is “H”. Data is written.
[0008]
However, in recent years, there has been a problem in that the load capacity of the data bus increases as the circuit scale increases and the discharge time increases. In addition, the need to reduce power consumption has increased.
[0009]
Therefore, conventionally, a method using a bus sense amplifier, a method using a bus drive detection circuit for speeding up discharge, and using a low amplitude precharge for speeding up data transfer and reducing power consumption, etc. There was a way.
[0010]
For example, Japanese Patent Laid-Open No. 3-108515 discloses a data transfer device that uses a differential amplifier to reduce the bus amplitude. Japanese Laid-Open Patent Publication No. 8-171438 discloses that the discharge speed is increased by a bus sense amplifier by using different NMOS transistors for precharging and discharging the data bus.
[0011]
[Problems to be solved by the invention]
However, in the conventional method using the bus drive detection circuit, it is necessary to provide a discharge circuit separately from the bus driver, and there is a disadvantage that the control becomes difficult when the length of the data bus is increased. Further, the method using the differential amplifier has a problem that the circuit scale increases because two data buses are required.
[0012]
The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to realize a bus driver circuit having a simple configuration and high speed and low power consumption.
[0013]
Another object of the present invention is to reduce the power consumption by suppressing the amplitude of the upper data bus and to increase the transfer efficiency by performing the data transfer even in the precharge period.
[0014]
[Means for Solving the Problems]
This invention In a data transfer circuit in which a data holding unit and a bus amplifier are connected to a data bus and a data transfer is performed by giving a precharge signal, the bus amplifier precharges the potential of the data bus to a predetermined level. A precharge signal is applied to the gate, a first PMOS transistor in which one semiconductor region is connected to the power supply voltage and the other semiconductor region is connected to the node, and a voltage lower than the power supply voltage is applied by resistance division. A first NMOS transistor in which one semiconductor region is connected to the node and the other semiconductor region is connected to the data bus, and a signal obtained by inverting the signal from the node by an inverter is input to the gate, A second PMOS transistor having a semiconductor region connected to the node and the other semiconductor region connected to a power supply voltage. A register, and an output unit connected via the said nodes inverter, It is provided with.
[0015]
According to the present invention, a bus driver circuit having a simple configuration including a first PMOS transistor, a first NMOS transistor, and a second PMOS transistor can be added to realize a high speed and low power consumption bus driver circuit.
[0016]
Furthermore, the present invention provides a circuit between the data bus and the first NMOS transistor. A second NMOS transistor is arranged in which the gate and drain regions are connected and a potential lower than the power supply voltage is applied to the source region by resistance division. It may be configured to do so.
[0017]
As a factor that slows down the operation speed in discharging, it is conceivable that the potential of the data bus is charged up due to crosstalk with adjacent wiring. Therefore, according to the above-described configuration, the second NMOS transistor functions as a limiter and can prevent the data bus from being charged up.
[0018]
Also, the semiconductor integrated circuit of the present invention An apparatus is provided for the data transfer circuit described above. The output of the data bus is connected to the input of the inverter, the output of the inverter is connected to a higher signal line through a third NMOS transistor, and the higher signal line is input to one gate of the OR gate. An output of the OR gate is connected to an input signal line, and this input signal line has a path for inputting data to a register outputting data to the data bus, and the other gate of the OR gate has the data A signal having the same level as the precharge signal is input during a period when the bus is precharged, and a signal having the same level as the precharge signal is input during a period during which the bus is discharged.
[0019]
According to the above configuration, by adding the output control circuit, it is possible to increase the transfer efficiency by performing the data transfer even in the low power consumption and precharge period.
[0021]
The inverter may be configured to detect a high potential and connect a limiter so that the potential of the upper signal line does not exceed a certain level lower than the power supply voltage.
[0022]
According to the above configuration, the amplitude of the upper bus is controlled at a predetermined potential, so that power consumption can be reduced.
[0023]
The input signal line may be arranged adjacent to the data bus on the output side of the data transfer circuit.
[0024]
According to the above configuration, by arranging the input-side signal line adjacent to the output-side data bus, it becomes possible to prevent a charge loss of the data bus and reduce the chip area.
[0025]
In addition, the present invention includes a plurality of functional blocks each including a data holding unit to which data is input and output, and a calculation unit that calculates data from the data holding unit and outputs the data to the data holding unit. The holding unit and the arithmetic unit are connected by a bus, a precharge circuit for precharging to a predetermined level in advance is connected to the bus, and the semiconductor integrated circuit device described above is used for the data transfer.
[0026]
The present invention also relates to a semiconductor integrated circuit device constituting a parallel processor having a global processor for decoding a program and controlling the entire processor, and a processor element block comprising a plurality of processor elements for processing data. Each processor element includes an arithmetic unit, a register file having a plurality of registers, and a bus that connects between the arithmetic unit and the register file, and a precharge circuit that precharges to a predetermined level is connected to the bus in advance. The semiconductor integrated circuit device described above is used for the data transfer.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same part as a prior art example.
[0028]
FIG. 1 is a circuit diagram showing a configuration of a data transfer circuit according to a first embodiment of the present invention.
[0029]
As shown in FIG. 1, the configuration of this embodiment is roughly composed of a bus 1, a data holding unit 2 (2 ′), and a bus sense amplifier 4. A bus driver 23 and a bus sense amplifier 4 of the data holding unit 2 are connected to the bus 1.
[0030]
The bus sense amplifier 4 is supplied with a precharge signal (PCK) and a bias of a predetermined voltage VDD1 lower than the power supply voltage Vcc. The precharge signal (PCK) is a signal that is at the low level (L) within the first period and is at the high level (H) within the second period that is taken over, and repeats “L” and “H”. is there. In this embodiment, the first period when the PCK signal is “L” is called a precharge period, and the second period when the PCK signal is “H” is called a discharge period. Further, since the voltage VDD1 is generated by, for example, resistance division, a DC current flows, but this bias is applied to a circuit having the same configuration (if the data holding unit 2... Is 32 bits wide, there are 32 identical circuits). It is possible to reduce the increase in the total power consumption by sharing.
[0031]
The source regions of the PMOS transistors 10 and 11 are connected to the node (signal line) 15. The node (signal line) 15 is connected to the data bus 1 via the NMOS transistor 12. The NMOS transistor 12 has a source region connected to the node 15 and a drain region connected to the data bus 1. A PCK signal is input from the precharge signal line to the gate electrode of the PMOS transistor 10, and a value obtained by inverting the logic of the data bus 1 by the inverter 14 is applied to the gate electrode of the PMOS transistor 11. A power supply potential Vcc is applied to the drain regions of the PMOS transistors 10 and 11.
[0032]
The data holding unit 2 includes a bus driver 23 including NMOS transistors 20 and 21 and a decoder 22 connected in series, and a register 24 serving as a data source. The decoder 22 is supplied with the decode signal BS0 # and the inverted signal PCK # of the precharge signal PCK.
[0033]
FIG. 2 is a timing chart showing time transition of each signal line of the data transfer circuit according to the first embodiment of the present invention. The operation of the data transfer circuit according to the first embodiment will be described with reference to FIG.
[0034]
In the first period, since the gate voltage of the PMOS transistor 10 is “L”, the node (signal line) 15 is precharged up to the power supply voltage Vcc. Since the PMOS transistor 11 receives a signal having the opposite phase of the node (signal line) 15 from the inverter 14 to the gate electrode, the potential of the node (signal line) 15 even if the precharge period ends and the PMOS transistor 10 is turned off. Can be held at the power supply voltage Vcc. However, it is necessary to make it sufficiently small so as not to disturb discharge in the second period to be described later.
[0035]
Since the data bus 1 is connected to the node (signal line) 15 via the NMOS transistor 12 whose gate voltage is VDD1, the potential rises only to (VDD1-Vth). Here, Vth is a threshold voltage of the NMOS transistor 12. When the bias is set to (VDD−Vth) as VDD1, for example, the precharged potential can be suppressed to (VDD−2 * Vth), so that the power consumption component due to charging / discharging can be reduced.
[0036]
In the second period, the PMOS transistor 10 is turned OFF because the gate voltage becomes “H”, and the potential of the node (signal line) 15 is held only by the PMOS transistor 11. For example, consider the case of reading the value of register 0 (Reg0). When reading the value of register 0, decode signals BS0 #, BS1 #,. . . Of these, only BS0 # becomes "L". Since the inverted signal PCK # of the precharge signal PCK is “L”, the NMOS transistor 20 is turned ON. When the data in the register 0 is “L”, the NMOS transistor 21 is also turned on, and the potential of the data bus 1 is discharged and falls to “L”. Then, since the NMOS transistor 12 is turned on, the potential of the node (signal line) 15 also falls to “L”, and “L” data is output from the bus sense amplifier 4 (second period (B)).
[0037]
When the data in the register 0 is “H”, the NMOS transistor 21 is not turned on, so that the data bus 1 and the node (signal line) 15 are kept precharged, and the “H” data is stored in the sense amplifier 4. (Second period (D)).
[0038]
By the way, it is conceivable that the potential of the data bus 1 is charged up due to crosstalk with an adjacent wiring as a factor of slowing down the operation speed in the discharge. It has been found that the effect of the crosstalk becomes prominent when there is a difference in driving force between adjacent wirings, and the data bus 1 becomes high impedance after completion of precharging, so that it is particularly susceptible to influence. Become. The second embodiment of the present invention shown in FIG. 3 is a data transfer circuit that prevents the influence from such crosstalk. A second embodiment will be described with reference to FIG. The same parts as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted here in order to avoid duplication of explanation.
[0039]
The bus sense amplifier 4 is supplied with a precharge signal PCK and biases of predetermined voltages VDD1 and VDD2 lower than the power supply voltage Vcc. Since both biases are created by resistance division, for example, a DC current flows, but both biases are shared by circuits having the same configuration (if the data holding unit is 32 bits wide, there are 32 identical circuits). It is possible to reduce the increase in the total power consumption.
[0040]
In the second embodiment, the NMOS transistor 13 is inserted between the NMOS transistor 12 and the data bus 1 in order to prevent the influence of crosstalk. In the NMOS transistor 13, the data bus 1 is connected to the gate and drain regions, and a potential VDD2 lower than the power supply voltage is applied to the source region of the NMOS transistor 13 by resistance division.
[0041]
Since the NMOS transistor 13 is turned on when the potential of the data bus becomes (VDD2 + Vth) or higher, it functions as a limiter and prevents the data bus 1 from being charged up. Here, Vth is a threshold value of the NMOS transistor 13.
[0042]
FIG. 4 is a timing chart showing time transition of each signal line of the data transfer circuit according to the second embodiment of the present invention. The operation of the data transfer circuit according to the second embodiment will be described with reference to FIG.
[0043]
In the first period, since the gate voltage of the PMOS transistor 10 is “L”, the node (signal line) 15 is precharged up to the power supply voltage Vcc. Since the PMOS transistor 11 has a signal of the opposite phase of the node (signal line) 15 inputted to the gate electrode, even if the precharge period ends and the PMOS transistor 10 is turned off, the potential of the node (signal line) 15 is set to the power supply voltage. It can be held at Vcc.
[0044]
As described above, since the data bus 1 is connected to the signal line 15 via the NMOS transistor 12 whose gate voltage is VDD1, the potential rises only to (VDD1-Vth).
[0045]
In the second period, the PMOS transistor 10 is turned OFF because the gate voltage becomes “H”, and the potential of the node (signal line 15) is held only by the PMOS transistor 11.
[0046]
As described above, for example, when reading the value of the register 0, the decode signals BS0 #, BS1 #,. . . Of these, only BS0 # becomes "L". Since the inverted signal PCK # of the precharge signal PCK is “L”, the NMOS transistor 20 is turned ON. When the data in the register 0 is “L”, the NMOS transistor 21 is also turned on, and the potential of the data bus 2 is discharged and falls to “L”. Then, since the NMOS transistor 12 is turned on, the potential of the signal line 15 also falls to “L”, and “L” data is output from the bus sense amplifier (second period (B)). When the data in the register 0 is “H”, the NMOS transistor 21 is not turned on, so that the data bus 2 and the signal line 15 are kept precharged and “H” data is output. (Second period (D)).
[0047]
As a factor for slowing down the operation speed in the above discharge, it is conceivable that the potential of the data bus 1 is charged up due to crosstalk with adjacent wiring. Therefore, in the second embodiment, the NMOS transistor 13 is inserted to prevent this. Since the NMOS transistor 13 is turned on when the potential of the data bus 1 becomes (VDD2 + Vth) or higher, it functions as a limiter to prevent the data bus from being charged up.
[0048]
For example, when a value that satisfies (Vcc−3 * Vth) <VDD2 <(Vcc−2 * Vth) is set as VDD2, the difference is greater than the precharge voltage (Vcc−2 * Vth) of the data bus 1 exemplified above. The NMOS transistor 13 functions as a limiter when there is a charge-up exceeding (VDD2-Vcc + 3 * Vth).
[0049]
Next explained is the third embodiment of the invention. FIG. 5 is a circuit diagram showing a configuration of a data transfer circuit according to the third embodiment of the present invention.
[0050]
In the third embodiment, as shown in the figure, a data transfer unit with a higher-order bus is added to the circuit configuration of the data transfer circuit shown in FIG. 1 or 3 described above. 5 uses the data transfer circuit shown in FIG. 3, but the one shown in FIG. 1 may also be used. However, in the case of the one used in FIG. 1, as described above, the potential of the data bus 1 may be charged up due to crosstalk with the adjacent wiring as a factor that slows down the operation speed in the discharge. Effects such as reduction of power consumption by suppressing the amplitude of the data bus can be obtained. The same components as those in FIG. 3 are denoted by the same reference numerals.
[0051]
The configuration of the third embodiment is roughly divided into a data holding unit 2, an output side data bus 1, an input side data bus 6 and an input / output control unit 5 added to the bus sense amplifier 4. The data bus 6 on the input side is used for writing data to a register in the data holding unit 2 via the upper data bus 55.
[0052]
The input / output control unit 5 is an inverter (50 and 51) that inverts the output signal of the bus sense amplifier 4, and a bus driver that connects the output of the inverter (50 and 51) to the upper data bus 55 via the NMOS transistor 54. And an OR gate section 56 for outputting the data of the upper data bus 55 to the data bus 6 on the input side, and controls the input / output of data to / from the upper data bus 55.
[0053]
The signal line BS connected to the gate electrode of the NMOS transistor 54 is a signal that becomes “H” only in the second period when any one of the data holding units 2... Hanging from the data bus 1 becomes a source. The output of the bus sense amplifier 4 is output to the upper data bus 55.
[0054]
The OR gate 56 is composed of a NOR gate 56a and an inverter 56b. One of the NOR gates 56a is connected to the upper data bus 55, and the other of the NOR gates 56a has registers 0, 1,. . . A signal BD # that is a destination and is “L” only during the first period is input, and the value of the upper data bus 55 can be written to the registers 24... In the first period. The potential of the data bus 6 is kept at “H” except when writing to the data holding unit 2 occurs.
[0055]
The data holding units 2... Internal registers 24... Have data write enable signals BD0, BD1,. . . Is input and becomes “H” when the corresponding register 24 becomes the destination, and data on the data bus 6 can be written.
[0056]
Thus, in the third embodiment, precharging of the output-side data bus 1 and writing of data from the upper data bus 35 to the data holding unit 2 are performed simultaneously in the first period, and in the second period. By discharging the data bus 1 on the output side, that is, outputting data to the upper data bus 55, a bus system having a double transfer capability is constructed.
[0057]
Further, since the data bus 1 on the output side is a precharge line, a charge loss may occur due to crosstalk in the case of a signal in which the adjacent wiring changes from “H” to “L” during the discharge period. Therefore, it is necessary to shield with a wiring that does not operate at high speed, such as a GND line or a VCC line. However, if the configuration of the present invention is adopted, the charge loss can be prevented by arranging the input-side data bus 6 adjacent to the output-side data bus 1, so that the chip area can be reduced. .
[0058]
FIG. 6 is a timing chart showing time transition of each signal line of the data transfer circuit according to the third embodiment of the present invention. The operation of the data transfer circuit according to the third embodiment will be described with reference to FIG.
[0059]
In the figure, “L” data is written to the register 0 (Reg0) in the first period (C), and “H” data is written in the first period (E). In the second period (B) and the second period (D), the value of the register 0 (Reg0) is read to the upper bus. In the data bus 1, the potential drops momentarily due to crosstalk in accordance with the transition of the data bus 6 in the first period (C), but since this period is a precharge period, a current flows through the NMOS transistor 12 to restore the potential. can do. Similarly, at the beginning of the second period (D), the battery is charged up for a moment due to crosstalk. However, when the charge is increased to a potential higher than (VDD2 + Vth), the discharge time is delayed because the NMOS transistor 13 for charge-up prevention is turned on. It is preventing.
[0060]
Next explained is the fourth embodiment of the invention. FIG. 7 is a circuit diagram showing a configuration of a data transfer circuit according to the fourth embodiment of the present invention. In the fourth embodiment, the amplitude of the upper data bus 55 is further suppressed in the third embodiment.
[0061]
As shown in FIG. 7, the input / output control unit 5 inserts an NMOS transistor 52 between inverters (50 and 51) for inverting the output signal of the bus sense amplifier 4, and outputs the output of the inverter (50 and 51) to the NMOS. A bus driver connected to the upper data bus 55 via the transistor 54 and an OR gate unit 56 for outputting the data of the upper data bus 55 to the data bus 6 on the input side. Data input / output is controlled between them.
[0062]
The signal line BS connected to the gate electrode of the NMOS transistor 54 is a signal that becomes “H” only in the second period when any one of the data holding units 2... Hanging from the data bus 1 becomes a source. Yes, the output of the bus sense amplifier 4 can be output to the upper data bus 55.
[0063]
Since the output signal of the bus drive detector 53 is connected to the gate electrode of the NMOS transistor 52 and is turned off when the potential of the node (signal line) 55 becomes a predetermined potential or higher, the upper data bus The amplitude of 55 can be suppressed. Further, the data holding enable signals BD0, BD1,. . . Is input and becomes “H” when the corresponding register becomes the destination, and data on the data bus 6 can be written. One side of the OR circuit has registers 0, 1,. . . A signal BD # that is a destination and is “L” only in the first period is input, and the value of the upper data bus 55 can be written to the register 24 in the first period. The potential of the data bus 6 is kept at “H” except when writing to the data holding unit occurs.
[0064]
Thus, the fourth embodiment simultaneously performs precharging of the output side data bus and writing of data from the upper data bus to the data holding unit in the first period, and outputs the data bus in the second period. In this way, a bus system having a double transfer capability is constructed by discharging data, that is, outputting data to the upper data bus.
[0065]
Further, since the data bus 1 on the output side is a precharge line, a charge loss may occur due to crosstalk in the case of a signal in which the adjacent wiring changes from “H” to “L” during the discharge period. Therefore, it is necessary to shield with a wiring that does not operate at high speed, such as a GND line or a VCC line. However, if the configuration of the present invention is employed, the charge loss of the data bus can be prevented by arranging the data bus 6 on the input side adjacent to the data bus 1 on the output side, thereby reducing the chip area. be able to.
[0066]
FIG. 8 shows the time transition of each signal line of the circuit of the present invention. The following description will be made based on FIG. In FIG. 8, “L” data is written to the register 0 (Reg0) in the first period (C) and “H” data is written in the first period (E). In the second period (B) and the second period (D), the value of the register 0 (Reg0) is read to the upper bus. In the data bus 1, the potential drops momentarily due to crosstalk in accordance with the transition of the data bus 6 in the first period (C), but since this period is a precharge period, a current flows through the NMOS transistor 12 to restore the potential. can do. Similarly, at the beginning of the second period (D), the battery is charged up for a moment due to crosstalk. However, when the charge is increased to a potential higher than (VDD2 + Vth), the discharge time is delayed because the NMOS transistor 13 for charge-up prevention is turned on. It is preventing. The amplitude of the upper bus is controlled by the potential of VT +.
[0067]
Although the current consumption increases as the number of buses increases, according to the present invention, since the amplitude is suppressed, the current consumption can be reduced. For this reason, if the present invention is applied to a processor having a large number of buses, a particular effect can be obtained. Next, an example in which the present invention is applied to a SIMD processor having a large number of buses among processors will be described with reference to FIG.
[0068]
This SIMD type processor includes a global processor 102, in this embodiment, a processor element block 103 including 256 sets of processor elements 103a described later, and an interface 104. The interface 104 supplies data to be operated from an external input unit such as an image scanner to the register file 131 for input / output inside the processor based on a command from the global processor 102 and outputs the processed data from the register file 131 to the printer. Or the like to the external output unit.
[0069]
This external input / output device inputs and outputs arithmetic data such as digital image data. The external input device includes an image scanner and an image memory storing an image, and the external output device includes a printer that prints image data, an image memory that stores data, and the like.
[0070]
The global processor 102 is a so-called SISD (Single Instruction Stream Single Data Stream) type processor, which includes a program RAM and a data RAM, decodes the program, and generates various control signals. This control signal is supplied to the register file 131 and the arithmetic array 136 in addition to the control of various built-in blocks. When a GP (global processor) instruction is executed, various arithmetic processes and program control processes are performed using a built-in general-purpose register, an ALU (arithmetic logic unit), and the like.
[0071]
The register file 131 holds data processed by a PE (processor element) instruction. This PE instruction is a single instruction stream multiple data stream (SIMD) type instruction, and simultaneously performs the same processing on a plurality of data held in the register file 131. Control of reading / writing of data from the register file 131 is performed by control from the global processor 102. The read data is sent to the arithmetic array 136, and is written in the register file 131 after the arithmetic processing in the arithmetic array 136.
[0072]
Further, the register file 131 can be accessed from outside the processor, and a specific register is read / written from the outside separately from the control of the global processor 102.
[0073]
The arithmetic array 136 performs PE instruction arithmetic processing. All control of this processing is performed from the global processor 102.
[0074]
Next, an example of data reading / writing to the register file 131 of the SIMD type processor 100 will be described.
[0075]
The global processor 102 includes a program RAM 121 for storing the processor program and a data RAM 124 for storing operation data. Furthermore, a program counter (PC) that holds the address of the program, G0 to G3 registers that are general-purpose registers for storing data for arithmetic processing, and a stack pointer that holds the address of the save destination data RAM at the time of register saving and restoration SP), a link register (LS) that holds the address of the caller at the time of a subroutine call, LI and LN registers that hold branch source addresses at the time of IRQ and NMI, and a processor status register (P) that holds the state of the processor ) Register group 125 is incorporated. The global processor 102 further includes a sequence unit 122 that controls the global processor 102, the processor element block 103, and the interface 104 based on the program RAM 121.
[0076]
The global processor 102 also includes a register group 125, an instruction decoder (not shown), an arithmetic logic unit (ALU) 123, a memory control circuit (not shown), an interrupt control circuit, an external I / O control circuit, a GP operation. The GP instruction is executed using the control circuit.
[0077]
When executing the PE instruction, the instruction decoder, the register file control circuit (not shown), and the PE operation control circuit are used to control the register file 131 and the operation array 136.
[0078]
As described above, the sequence unit 122 controls the register file 131 and the arithmetic array 136 constituting the processor element block 103.
[0079]
The arithmetic array 136 includes an input / output control circuit 132, a selection circuit 133 including a multiplexer and a shift extension circuit, an arithmetic logic unit (ALU) 134, and an A register 135a and an F register 135b. Although not shown in FIG. 9, this embodiment includes a condition register and a condition selection register as comparison means, as will be described later.
[0080]
Further, the sequence unit 122 sends operation setting data and commands for data transfer to the interface 104. The interface 104 is based on the operation setting data and command of the sequence unit 122, an address control signal for addressing the processor element 103a, and a read for instructing the register 131b constituting the processor element 103a to read / write data. / Generates a clock control signal for supplying a write control signal and a clock signal.
[0081]
Here, the write control signal among the read / write control signals refers to a signal for acquiring data to be processed from the data bus 141d and holding it in the register 131b of the processor element 103a. On the other hand, the read control signal among the read / write control signals is a signal for instructing the register 131b to supply the processed data held in the register 131b of the processor element 103a to the data bus 141d.
[0082]
In response to a command from the global processor 102, the interface 104 generates a signal (hereinafter referred to as an “address specification signal”) that specifies an address of the processor element 103a constituting the processor element block 103, and transmits the signal via the address bus 141a. To the register controller 131a of the processor element 103a. As will be described later, the interface 104 reads a signal (hereinafter referred to as a “read / write instruction signal”) for instructing the register 131b constituting the processor element 103a to read / write data. A read / write signal is applied to a register controller 131a (to be described later) of the processor element 103a via the / write signal line 141b.
[0083]
Further, the interface 104 supplies a clock signal to a register controller 131a (to be described later) of the processor element 103a via the clock signal line 141c.
[0084]
Further, as described above, the data read by the image scanner or the like provided outside the SIMD type processor is supplied from the external input / output data bus to the interface 104 as 8-bit parallel data in this embodiment. This 8-bit data is applied to the data bus 141d. The 8-bit parallel data can be appropriately changed according to the data. The data bus 141d is also used when the processed data held in the register 131b is transferred to the outside of the SIMD type processor.
[0085]
The register group 125 is connected to a later-described register 135 of the processor element block 103, and data is exchanged with the register 135 under the control of the sequence unit 122.
[0086]
As shown in FIG. 9, the processor element block 103 includes a register file 131, an input / output control circuit 132 configured similarly to the input / output control unit 5 shown in FIG. 7 of the present invention, and a selection circuit comprising a multiplexer and a shift extension circuit. 3, ALU 134, A register 135a, and F register 135b are provided as a unit. The register file 131 contains 32 8-bit registers for each processor element 3a. In this embodiment, a set of 256 processor elements has an array configuration. The register file 131 stores R0, R1, R2,... For each processor element (PE) 3a. . . A register called R31 is incorporated. Each register file 131 has one read port and one write port for the operation array 136, and is accessed from the operation array 136 by an 8-bit output internal bus 137 and an 8-bit input internal bus 138. The
[0087]
These internal buses 137 and 138 are an output internal bus 137 for sending data to the arithmetic array 134 (corresponding to the data bus 1 shown in FIG. 7), and an input internal data bus for writing data from the arithmetic array 134 to the register 131. 138 (corresponding to the input data bus 6 shown in FIG. 7).
[0088]
The output internal bus 137 is precharged by the bus sense amplifier 4. In addition, the data transfer unit 5 shown in FIG. 7 is provided in the input / output control circuit 132.
[0089]
Of the 32 registers, 24 are accessible from outside the processor, and any register can be read and written by inputting a clock, an address, and read / write control from the outside.
[0090]
Access from the outside of the register allows one register of each processor element 103a to be accessed by one external port, and the processor element number (0 to 255) is designated by an address inputted from the outside. Therefore, a total of 24 external ports for register access are installed.
[0091]
In the present embodiment, the number of processor elements 103a is assumed to be 256. However, the number of processor elements 103a is not limited to this and may be changed as appropriate. Addresses from 0 to 255 are assigned to the processor element 103a in order from the interface 104 by the sequence unit 122 of the global processor 102.
[0092]
The register file 131 of the processor element 103a includes a register controller 131a and two types of registers 131b and 131c. In the present embodiment, as shown in FIG. 9, for each processor element 103a, 24 sets of register controller 131a and register 131b are provided, and 8 registers 131c are further provided. One processor element in FIG. 9 represents one processor element 103a. Here, in the present embodiment, the registers 131b and 131c are handled as 8-bit registers, but the present invention is not limited to this and may be used with appropriate modifications.
[0093]
As shown in FIG. 9, the register controller 131a is connected to the interface 4 via the address bus 141a, the read / write signal line 141b, and the clock signal line 141c described above.
[0094]
When the interface 104 receives a data transfer instruction from the global processor 102, the interface 104 sends an address designation signal to the processor element block 103 via the address bus 141a. This addresses the processor element 103a. The register controller 131a decodes the address designation signal sent, and if the decoded address matches the address assigned to itself, it synchronizes with the clock signal sent via the clock signal 141c. Thus, the read / write instruction signal sent from the read / write signal 141b is obtained. Specifically, the register controller 131a obtains a read / write instruction signal via the read / write signal 141b. The read / write instruction signal is given to the register 131b.
[0095]
When a write instruction signal is sent from the interface 104 to the processor element 103a, the register 131b of the processor element 103a acquires and holds data (8 bits) to be processed from the data bus 141d. When a read instruction signal is sent from the interface 104 to the processor element 103a, the register 131b of the processor element 103a sends the processed data (8 bits) to the data bus 41d.
[0096]
The register 131b holds data input from the outside that will be calculated by the ALU 134, which will be described later, or holds the data processed by the ALU 134 for output to the outside. Alternatively, it functions as an output register. Further, it also has a function as a register 131c described later, such as temporarily holding data to be processed or calculated data. In the present embodiment, the register 131b is handled as one that can hold 8-bit data, but there is no problem even if it is appropriately changed according to the data. When the write instruction signal is given from the register controller 131a described above, the register 131b acquires the data to be processed from the data bus 141d and holds it. On the other hand, when a read instruction signal is sent from the register controller 131a, the register 131b gives the data processed and held to the data bus 141d. This data is transferred from the interface 104 to an external printer via an external data bus.
[0097]
The register 131b is connected to the input / output control circuit 132 via the output internal data bus 137 precharged by the bus sense amplifier 4 according to the present invention for transferring 8-bit data in parallel in this embodiment. Yes. Data to be processed by the ALU 134 is given from the output internal data bus 137. Further, the data processed by the ALU 134 is transferred to the register 131b via the input internal data bus 138. This transfer is performed via a read signal line 126a and a write signal line 126b connected to the global processor 102 according to an instruction from the sequence unit 122 of the global processor 102. Specifically, when a read instruction signal is sent from the sequence unit 122 of the global processor 102 via the read signal line 126a, the register 131b stores the data to be processed and is output to the internal data bus 137 for output. Put on. This data is sent to the ALU 134 and processed. On the other hand, when a write instruction signal is sent from the sequence unit 122 of the global processor 102 via the write signal line 126b, the register 131b is processed by the ALU 134 sent via the internal data bus 138 for input. Retain data.
[0098]
The register 131c temporarily holds the data to be processed by the register 131b or before the calculated data is supplied to the register 131b.
[0099]
In the calculation by the instruction of the processor element 103a, basically, the data read from the register file 131 is input to one side of the ALU 134 and the content of the A register 135a is input to the other side, and the result is stored in the A register 135a. Therefore, an operation is performed on the A register 135a and the R0 to R31 registers of the register file 131. A selection circuit 133 including a (8 to 1) multiplexer and a shift expansion circuit 133 is placed on the connection between the register file 131 and the operation array 136. The data is 1, 2, or 3 on the left in the processor element direction and 1 on the right. Two, three separate data, and central data are selected as calculation targets. The 8-bit data in the register file 31 is shifted to the left by an arbitrary bit by the input / output control circuit 133 and input to the ALU 134. Note that one input of the (8 to 1) multiplexer is configured to be supplied with data from the global processor 102.
[0100]
As described above, the selection circuit 133 is connected to the data buses 137 and 138 provided in its own processor element 103a, and is also connected to the data buses 137 and 138 provided in the three adjacent processor elements 103a. ing. The selection circuit 133 selects one of the seven processor elements 103a and sends the data held in the registers 131b and 131c in the selected processor element 103a to the ALU 134. Alternatively, the data processed by the ALU 134 is sent to the registers 131b and 131c in the selected processor element 103a. As a result, arithmetic processing using data held in the registers 131b and 131c in the adjacent processor element 103a is possible, and the arithmetic processing capability of the SIMD type processor can be increased.
[0101]
Further, the selection circuit 133 shifts the data sent from the multiplexer in the selection circuit 133 by a predetermined bit and sends it to the ALU 134. Alternatively, the arithmetically processed data sent from the ALU 134 is shifted by a predetermined bit and sent to the multiplexer in the selection circuit 133.
[0102]
The ALU 134 performs arithmetic logic operations based on the data sent from the input / output control circuit 132 and the data held in the A register 135a. In this embodiment, the ALU 134 is handled as being capable of handling 16-bit data, but there is no problem even if it is appropriately changed according to the data. The processed data is held in the A register 135 a and transferred to the input / output control circuit 132 or transferred to the general-purpose register 125 of the global processor 102.
[0103]
An I / O address, data, and control signal are supplied from the global processor 102 to the interface 104 via a bus.
[0104]
Further, the execution / invalidation control of the operation execution is controlled for each processor element (PE) 103a by a condition register (T) (not shown) so that only a specific processor element (PE) 103a can be selected as an operation target. It is composed.
[0105]
As described above, in this embodiment, the register file 131 contains 32 8-bit registers for each PE 103a, and a set of 256 PEs has an array configuration. The registers are R0, R1, R2,. . . It is called R31. Each register has one read port and one write port for the arithmetic array 136 and is accessed from the arithmetic array 136 by 8-bit buses 137 and 138. Of the 32 registers, 24 (R0 to R23) registers 31b can be accessed from outside the processor, and any register can be read and written by inputting a clock, an address, and read / write control from the outside.
[0106]
The remaining eight (R24 to R31) registers 131c are used for temporarily storing PE data.
[0107]
As described above, the arithmetic array 136 includes the 16-bit ALU 134, the 16-bit A register 135a, and the F register 135b. In the calculation by the PE instruction, the data read from the register file 131 or the data given from the global processor 102 is input to one side of the ALU 134 and the contents of the A register 135a are input to the other side, and the result is stored in the A register. Therefore, an operation is performed on the A register 135a and the data supplied from the R0 to R31 registers 31b and 31c or the global processor 102.
[0108]
If the data transfer circuit of the present invention is used, the current consumption can be reduced because the amplitude is suppressed. For this reason, the effect is particularly obtained in the SIMD type processor having a large number of buses. Further, as described above, the input internal data bus 137 and the output internal data bus 138 can be disposed adjacent to each other, and the charge loss of the data bus can be prevented. As a result, the chip area can be reduced.
[0109]
In the embodiment described above, an addressing method is employed as a method for externally inputting / outputting the register file 131, the register file 131 is accessed from outside the processor, and an arbitrary clock / address / read / write control is input from the outside. Although the case where the register is configured to be readable and writable has been described, the present invention can be applied to other systems, for example, a processor using a shift register system for external input / output. FIG. 10 shows a basic configuration when the shift register system is used.
[0110]
As shown in FIG. 10, an input shift register 160 for temporarily storing input image data and an external output shift register 161 to which image data processed by the arithmetic array 136 are input in parallel are provided. External image data sent from an image scanner or the like is sequentially supplied to the input shift register 160 from the external data bus to the input shift register 160. In the input shift register 160, parallel n-bit data is sequentially shifted bit by bit. The number of stages of the input shift register 160 is equal to the number of sets of processor elements. In this embodiment, the number of stages is 256. Data stored in the input shift register 160 is transferred to the register file 131. The write operation to the register file 131 is performed simultaneously in each stage of the input shift register 160. As described above, when data is stored in the register file 131, data transfer is performed by the data transfer circuit and the data transfer unit according to the present invention, and the above-described processing is performed by the arithmetic array 136.
[0111]
Arithmetic processing is performed, and data stored in the register file 131 is transferred to each stage of the output shift register 161 from the data transfer circuit and data transfer unit according to the present invention by the input bus. The number of register stages of the output shift register 161 is only the number of sets of processor elements, and data is transferred from the register file 131 to each stage of the output shift register 161 at the same time. Data is serially output with the clock applied to the output shift register 161. The output data is temporarily stored in the buffer memory or the like from the external output data bus and given to an external output device such as a printer.
[0112]
Thus, also in the above-described shift register system, if the present invention is applied, the amplitude of the data bus can be suppressed and the power consumption can be reduced.
[0113]
【The invention's effect】
As described above, in the present invention, by connecting a bus sense amplifier having a relatively small gate scale to the precharge line, a data transfer circuit with few malfunctions, high speed and low power consumption can be realized.
[0114]
Furthermore, by providing the data transfer unit, a data transfer circuit that suppresses the amplitude of the upper data bus can be realized. Further, since data writing is performed during the precharge period, the data transfer capability is doubled.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a data transfer circuit according to a first embodiment of the present invention;
FIG. 2 is a timing chart showing time transition of each signal line of the data transfer circuit according to the first embodiment of the present invention;
FIG. 3 is a circuit diagram showing a configuration of a data transfer circuit according to a second embodiment of the present invention;
FIG. 4 is a timing chart showing time transitions of signal lines of a data transfer circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a data transfer circuit according to a third embodiment of the present invention;
FIG. 6 is a timing chart showing time transition of signal lines of a data transfer circuit according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram showing a configuration of a data transfer circuit according to a fourth embodiment of the present invention;
FIG. 8 is a timing chart showing time transition of each signal line of the data transfer circuit according to the fourth embodiment of the present invention;
FIG. 9 is a block diagram showing an example in which the present invention is applied to a SIMD type processor.
FIG. 10 is a block diagram showing another SIMD type processor to which the present invention is applied;
FIG. 11 is a circuit diagram showing the configuration of the most basic precharge bus.
[Explanation of symbols]
1 Data bus
2 Data holding part
4 Bus sense amplifier
10 PMOS transistor
11 PMOS transistor
12 NMOS transistor
13 NMOS transistor
15 nodes (signal lines)

Claims

データバスにデータ保持部とバスアンプが接続され、プリチャージ信号を与えてデータ転送を行っているデータ転送回路において、前記バスアンプは、前記データバスの電位を所定のレベルにプリチャージするためにゲートにプリチャージ信号が与えられ、一方の半導体領域が電源電圧と接続され他方の半導体領域がノードに接続される第１のＰＭＯＳトランジスタと、抵抗分割によって電源電圧よりも低い値の電圧が与えられ、一方の半導体領域が前記ノードに接続され他方の半導体領域が前記データバスに接続される第１のＮＭＯＳトランジスタと、前記ノードからの信号をインバータにより反転論理した信号がゲートに入力され、一方の半導体領域が前記ノードと接続され他方の半導体領域が電源電圧に接続される第２のＰＭＯＳトランジスタと、前記ノードと前記インバータを介して接続された出力部と、を備えたことを特徴とするデータ転送回路。 In a data transfer circuit in which a data holding unit and a bus amplifier are connected to a data bus and a data transfer is performed by giving a precharge signal, the bus amplifier precharges the potential of the data bus to a predetermined level. A precharge signal is applied to the gate, a first PMOS transistor in which one semiconductor region is connected to the power supply voltage and the other semiconductor region is connected to the node, and a voltage lower than the power supply voltage is applied by resistance division. A first NMOS transistor in which one semiconductor region is connected to the node and the other semiconductor region is connected to the data bus, and a signal obtained by inverting the signal from the node by an inverter is input to the gate, A second PMOS transistor having a semiconductor region connected to the node and the other semiconductor region connected to a power supply voltage. And register, the data transfer circuit, characterized in that and an output connected via the said nodes inverter.

前記データバスと第１のＮＭＯＳトランジスタの間に、ゲート及びドレイン領域が接続されるとともにソース領域に抵抗分割によって電源電圧よりも低い電位が与えられる第２のＮＭＯＳトランジスタを配置したことを特徴としている請求項１に記載のデータ転送回路。A gate NMOS and a drain region are connected between the data bus and the first NMOS transistor, and a second NMOS transistor to which a potential lower than a power supply voltage is applied by resistance division is arranged in the source region . The data transfer circuit according to claim 1.

請求項１に記載のデータ転送回路のデータバスの出力がインバータの入力に接続され、そのインバータの出力は第３のＮＭＯＳトランジスタを介してさらに上位の信号線と接続され、上位の信号線はＯＲゲートの一方のゲートに入力され、このＯＲゲートの出力は、入力用信号線に接続され、この入力信号線は前記データバスにデータを出力しているレジスタに入力する経路を有し、上記ＯＲゲートの他方のゲートには、前記データバスがプリチャージされる期間にはプリチャージ信号と同じレベルの信号を入力し、ディスチャージされる期間にはプリチャージ信号と同じレベルの信号を入力するようにしたことを特徴とする半導体集積回路装置。An output of a data bus of the data transfer circuit according to claim 1 is connected to an input of an inverter, and an output of the inverter is connected to a higher signal line through a third NMOS transistor, and the upper signal line is ORed One of the gates is input, the output of the OR gate is connected to an input signal line, and the input signal line has a path for inputting to a register outputting data to the data bus, and the OR A signal having the same level as the precharge signal is input to the other gate of the gate while the data bus is precharged, and a signal having the same level as the precharge signal is input during the discharge period. A semiconductor integrated circuit device.

請求項２に記載のデータ転送回路のデータバスの出力がインバータの入力に接続され、そのインバータの出力は第３のＮＭＯＳトランジスタを介してさらに上位の信号線と接続され、上位の信号線はＯＲゲートの一方のゲートに入力され、このＯＲゲートの出力は、入力用信号線に接続され、この入力信号線は前記データバスにデータを出力しているレジスタに入力する経路を有し、上記ＯＲゲートの他方のゲートには、前記データバスがプリチャージされる期間にはプリチャージ信号と同じレベルの信号を入力し、ディスチャージされる期間にはプリチャージ信号と同じレベルの信号を入力するようにしたことを特徴とする半導体集積回路装置。 An output of a data bus of the data transfer circuit according to claim 2 is connected to an input of an inverter, and an output of the inverter is connected to a higher signal line through a third NMOS transistor, and the upper signal line is ORed One of the gates is input, the output of the OR gate is connected to an input signal line, and the input signal line has a path for inputting to a register outputting data to the data bus, and the OR A signal having the same level as the precharge signal is input to the other gate of the gate while the data bus is precharged, and a signal having the same level as the precharge signal is input during the discharge period. A semiconductor integrated circuit device.

前記インバータには高電位を検出し、上位の信号線の電位が電源電圧よりも低い一定レベルの値を越えないようにリミッタを接続したことを特徴とする請求項３ないし４のいずれかに記載の半導体集積回路。 5. The inverter according to claim 3, wherein a high potential is detected in the inverter, and a limiter is connected so that the potential of the upper signal line does not exceed a constant level lower than the power supply voltage. Semiconductor integrated circuit.

前記入力用信号線はデータ転送回路の出力側のデータバスに隣接して配置することを特徴とする請求項３ないし５のいずれかに記載の半導体集積回路。 6. The semiconductor integrated circuit according to claim 3, wherein the input signal line is arranged adjacent to a data bus on the output side of the data transfer circuit.

データが入出力されるデータ保持部と、このデータ保持部からのデータを演算し、データ保持部に出力する演算部とを備えた機能ブロックを、複数個備え、前記データ保持部と演算部間がバスによって接続され、前記バスに予め所定レベルにプリチャージするプリチャージ回路が接続され、上記データ転送に請求項３ないし６に記載の半導体集積回路装置を用いたことを特徴とする半導体集積回路装置。 A plurality of functional blocks each including a data holding unit for inputting / outputting data and a calculation unit for calculating data from the data holding unit and outputting the data to the data holding unit are provided between the data holding unit and the calculation unit. 7. A semiconductor integrated circuit, wherein a semiconductor integrated circuit device according to claim 3 is used for the data transfer, wherein the semiconductor integrated circuit device is connected to the bus by a precharge circuit for precharging to a predetermined level in advance. apparatus.

プログラムを解読しプロセッサ全体を制御するグローバルプロセッサと、データを処理するプロセッサエレメントを複数個備えて構成されるプロセッサエレメントブロックと、を有する並列プロセッサを構成する半導体集積回路装置において、各プロセッサエレメントは、演算部と、複数のレジスタを有するレジスタファイルと、演算部とレジスタファイル間を接続するバスと、を備え、前記バスに予め所定レベルにプリチャージするプリチャージ回路が接続され、上記データ転送に請求項３ないし６に記載の半導体集積回路装置を用いたことを特徴とする半導体集積回路装置。 In a semiconductor integrated circuit device that constitutes a parallel processor having a global processor that decodes a program and controls the entire processor, and a processor element block that includes a plurality of processor elements that process data, each processor element includes: An arithmetic unit, a register file having a plurality of registers, and a bus that connects between the arithmetic unit and the register file, a precharge circuit that precharges to a predetermined level in advance is connected to the bus, and the data transfer is requested. A semiconductor integrated circuit device using the semiconductor integrated circuit device according to any one of Items 3 to 6.