JPH06504396A - マクロセルとして半導体素子に配置されたメモリを自己検査方式で検査するための方法およびこの方法を実施するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マクロセルとして半導体素子に配置されたメモリを自己検査方式で検査するため の方法およびこの方法を実施するための装置 メモリの検査方法および回路装置は公知である。Ｎ１の公知例での検査方法は、 決定論的検査パターンを備えた検査アルゴリズムに基づくものである（ＷＯ８６ １０１０３６ＡＬ）、このような方法はしばしば、ビットベースのスタテックリ ード／ライトメモリにのみ適用されるものであり、他のエラーモデルへのアルゴ リズムの適合にはコストがかかる。アドレスの減算計数と増分計数との切り換え が必要であり、また検査フェーズ毎に書き込みアクセスおよび続出しアクセスの 数が異なるため、このメモリ検査アルゴリズムに対するシーケンスの制御は非常 に複雑である。ワードベースのリード／ライトメモリに対しては、データ入力側 毎に検査パターンを形成することはしばしば非常に面倒である。

ダイナミックＲＡＭでの隣接エラーにも対応する決定論的パターンを備えたメモ リ検査アルゴリズムは通常、検査時間を指数的に上昇させ、また通常は特定のメ モリフィールドアーキテクチャにおいてのみ使用可能である。

決定論的検査パターンを備えたメモリ検査アルゴリズムの他に、擬似ランダムな 検査データおよびアドレス形成を備えた検査アルゴリズム並びに擬似ランダムな 書き込みおよび読出しアクセスを備えた検査アルゴリズムがある（ＧＢ２１７２ １２８Ａ）。このアルゴリズムには汎用的なエラーモデルが基礎となっている。

推計学を用いて、考え得る限りの各エラー形式に対してセット確率および観測確 率を計算することができる。

ダイナミックＲＡＭの典型的なエラーモデルに対しては約２００Ｘｎ回の書き込 み／読出しアクセスが９９゜９％のエラー識別率を達成するために必要である。

ここでれはメモリセルの数である。このようなアルゴリズムは特にワードベース のリード／ライトメモリに適するものである。自己検査アーキテクチャに対する 回路コストは決定論的検査パターンを備えた自己検査方法に対する回路コストよ りも低い。自己検査アーキテクチャはパラメータ化することができ、従ってすべ てのメモリ構成に対して発生することができる。しかし欠点は検査時間が比較的 長いことである。

本発明の課題は、簡単で効率のよいメモリ検査アルゴリズムを提供することであ る。このアルゴリズムはメモリを含むマクロセルの安価な自己検査アーキテクチ ャを可能にし、その際マクロセルは良好にパラメータ化される。

この課題は請求の範囲第１項に記載された方法ステップにより解決される。この 方法を実施するための回路装置は、メモリに前置接続されたデータレジスタと、 メモリのデータ出力側に接続された検査応答評価器と、メモリに配属されたマク ロセルコントローラとを有し、前記データレジスタは、メモリの動作モードでは 記憶すべきデータ語をバッファし、自己検査モード中に検査パターンを発生する ものであり、前記検査応答評価器は、自己検査モードの際に読み出された検査応 答のシダナチュアを形成するものであり、前記マクロセルコントローラは、自己 検査を監視し、そのための制御信号およびクロック信号を形成するものであるよ うに構成される。

自己検査方法に適した本発明のメモリ検査アルゴリズムを使用することにより、 検査時間の短縮が達成される。メモリ検査アルゴリズムは種々異なる形式のエラ ーモデルに対して汎用的に使用でき、アーキテクチャの簡単なパラメータ化を可 能にする。さらに本発明の方法は自動化することができ、階層的自己検査構造に 組み込むことができる。

ダイナミックメモリを検査する場合、Ｎ１のフェーズと第２のフェーズとの間に リフレッシュフェーズを挿入すると有利である。

別のフェーズでの検査サイクルの数はエラー識別率に依存する。エラー識別率は 例えば２つのメモリ素子間の結合エラーに基づいて計算することができる。

擬似ランダム検査パターンを別のフェーズで簡単に生成するには、ＬＦＳＲシフ トレジスタ（Ｌｉｎｅａｒ　Ｆｅｅｄｂａｃｋ　５ｈｉｆｔ　Ｒｅｇｉｓｔｅｒ ）を用いて行うことができる。検査サイクルの数からＬＦＳＲレジスタの幅が算 出される。

メモリの検査用回路装置は有利には、この回路装置が構成素子の他の回路への標 準インターフェースを有するように構成する。この標準インターフェースを介し てマクロセルに含まれるコントローラが次のように調整される。すなわち、コン トローラが自己検査に必要な制御信号とクロック信号を形成するように調整され る。

その際有利には、回路装置を次のように構成する。

すなわち、この回路装置が動作状態では機能的仕様に従い動作し、内部自己検査 モードではメモリの自己検査を実施するように構成するのである。さらに有利に は、メモリに外部で形成された検査パターンも供給されるか、ないし回路装置が 半導体素子上の別の回路にもその検査のために検査パターンを供給するように構 成する。

本発明のその他の有利な構成は従属請求項に記載されている。

以下本発明を図面に基づき説明する。

図１は、使用されるメモリ検査アルゴリズム、図２は、検査アルゴリズムを実施 するための回路装置。

図３は、コントローラの構成、 図４は、メモリを有するマクロセルの動作状態、図５は、自己検査に対するタイ ムダイヤグラムである。

メモリを含むマクロセルＭＺは図２に示されている。

マクロセルは他の回路ブロックと共に半導体素子に配置されている。

メモリＳＰを自己検査方式に従い、いずれにしろ備えられているレジスタと別に 付加した自己検査回路を用いて検査するものである。別の自己検査回路をできる だけ筒単にするため、しかしメモリＳＰに発生するエラーをできるだけ広範囲に 検出することができるようにするため、図１のメモリ検査アルゴリズムが使用さ れる。ここで時間ｔについてアドレスＡＤＲが示され、どの検査パターンがメモ リのメモリセルに書き込まれ、これがどのように読み出され、再び書き込まれる のかが図示されている。

メモリＳＰはその際、メモリセル（これはさらにメモリ素子を有する）からなる メモリフィールドを含むだけでなく、メモリ動作のために必要なデコーダおよび リード／ライト回路を含む。

第１のフェーズＰＨ１では、メモリのメモリセルのすべてのメモリ素子に決定論 的検査パターンが書き込まれる。検査すべきメモリ技術に応じて、ｎ個のメモリ セルのメモリ素子のすべてのビットに０”　（ＷＯ）または１″　（Ｗｌ）をロ ードすると有利である０図１の実施例ではこれは０″である。これによりすべて のメモリセルに電子がロードされ、電荷量の保持が検査される。そのためにフェ ーズＰＡがフェーズＰＨ１内に押入される。

検査すべきメモリがダイナミックメモリである場合、フェーズＰＨ１には別のフ ェーズＰＨ２が続く、このフェーズＰＨ２ではメモリセルのリフレッシュが行わ れる。このリフレッシュが検査経過に影響を与えないようにするため、リフレッ シュ論理回路は別のフェーズＰＨ２でのみ作動される。従って、フェーズＰＨ１ で書き込まれたデータが正しくリフレッシュされたか否かが検査される。引き続 きリフレッシュ論理回路は再び非作動状態におかれる。スタテックメモリの場合 、フェーズＰＨ２は省略することができる。

最後のフェーズＰＨ３では、メモリＳＰのすべてのメモリセルが巡回アドレスシ ーケンス（Ｒにより省略して示されている）で読み出され、擬似ランダム検査パ ターン（Ｗｐにより省略して示されている）が書き込まれる。すべてのアドレス への交互の書き込み／読み出しは、所望のエラー識別率Ｆに達するまでｍ回のサ イクルで繰り返される。

従ってメモリを検査するために第１のフェーズＰＨ１で決定論的検査パターンが 使用され、最後のフェーズＰＨ３で擬似ランダム検査パターンが使用される。

その際各メモリセルはまず読み出され、引き続きすぐに擬似ランダム検査パター ンにより書き込まれる。この擬似ランダム検査パターンはそれぞれの検査サイク ルで異なる。

必要な検査サイクルの数ｍは個別のエラーモデルおよび所要のエラー識別率に依 存する。エラー識別は２つの部分課題に分けられる。一方では検査すべきエラー はセットされねばならず、これは他方では検査すべきエラーを観測することがで きるようにするためである゛。メモリ検査アルゴリズムシーケンスはセットされ たエラーすべての観測を保証する。従って、エラー識別のためにはエラーセット の確率だけを計算すればよい、以下では確率は、エラーが擬似ランダム検査パタ ーンを月いてセットされる検査の長さに依存して計算される。メモリ入力側での 検査パターンの擬似ランダム特性により、以下があてはまる。

ＰＷＩ（ｐ、ｉ）譚ＰＷＯ（ｐ、ｉ）冨０．５：ＰＷＩはメモリセルのメモリ素 子（ｐ、ｉ）に“ｌ“ないし“０″を書き込む確率である。

ＰＬＯ（ｐ、ｔ）冨ＰＬＩ　（ｐ、１）−０，５：メモリ素子（ｐ、ｉ）が′Ｏ ｎまたは“ｌ“を含む確率。

２口（ｉ）＝２／２“ｋ−１／２“（ｋ−１）：ワードｉのにビットが一致する （すべてがＯＮまたはすべでか“１”）確率。

ここで （ｐ、ｉ）＋ｉ番目のワードのｐ番目のビット、Ｗ：ワードのビット幅、 ｎ：メモリ内のセル数、 Ｗｌ：“ｌ”がメモリ素子に書き込まれる、ＷＯ：’Ｏ″がメモリ素子に書き込 まれるである。

まずｒｓｔｕｃｋ　ａｔ　ｅｒｒｏｒｓＪが取り扱われる。ここでは、１つまた は複数のメモリ素子が常時“０″ないし“１″である。これはアースまたは供給 電圧との短絡に相応する。

ｒＳｔｕｃｋ−ａｔ　−’Ｏ″−ｅｒｒｏｒｓＪ　を検知できるようにするため 、１″をメモリ素子に書き込み、メモリ素子を読み出さなければならない、検査 シーケンスにより、各メモリ素子が１つの検査サイクル内で捕捉されることが保 証される０ｍ回の書き込みアクセスでセルに１″が書き込まれない確率、従いエ ラーを検知しない確率は： Ｐｓ　＝（１−ＰＷＩ（ｐ、ｉ））“ｌ１ｌｌ（０，５）“ｒｉ　（１）である 、ｒｓｔｕｃｋ−ａｔ−１−ｅｒｒｏｒｓ」に対しても式（１）が同様にあては まる。

遷移エラーは、１つまたは複数のメモリ素子が所定の値によりロードされた後、 相補的内容によりロードされない場合に生じる。その際２つの遷移エラーの形式 がある０例えばメモリ素子（ｐ、ｉ）が状態″０″を有していれば、′０”から ｌ“への遷移は作用しないままである。

このエラーをセットするためには、メモリ素子（ｐ。

ｉ）にＭＯ″が立っており、引き続くアクションでこのメモリ素子に“１″が書 ぎ込まれなければならない。

ｍ回の書き込みアクセスでこのメモリ素子（ｐ、ｆ）に前記のエラーがセットさ れない確率は：Ｐ？　１ｌ（１−ＰＬＯ（（ｐ、　＋）嘲ＰＷＩ　（ｐ、　ｉ） ）“ｍ　＝　（０，７５）”＋ｘ　（２）である、同じ結果が遷移エラーの別の 形式に対しても得られる。

結合エラーの概念には、２つの任意のメモリ素子ｉと１間の短絡および容量性結 合も含まれる。メモリ素子ｉへの書き込みアクセスがメモリ素子ｊの内容を変化 させる。２つのメモリ素子が相互に影響し合っているならば、その場合結合は双 方向性のものとされる。

メモリ素子ｉの書き込みがメモリ素子ｊの内容を変化させ、その反対も生じる。

従って２つのメモリ素子間には４つのタイプの結合エラーが存在する０例えばメ モリ素子（ｐ、ｉ）への“１′の書ぎ込みがメモリ素子（ｑ、ｊ）が“Ｏ″を含 んでいる場合に、０″から“ｌ＃への遷移の原因となる。その他の場合では何の 作用の生じない、このエラーをセットするために、メモリ素子（ｐ、ｉ）には１ ″が書き込まれ、セル（ｑ、ｊ）は“０″を含まなければならない、ワードｊの 読み出しの際にエラーが検知される。このエラーがｍ回のメモリアクセスでメモ リ素子（ｐ、ｉ）にセットされない確率は： ＰＫ　＝（１−ＰＬＯ（ｑ、ｊｃＰＷｌ（ｐ、ｉ））”ｍ　＝　（０，７５）’ ｍ　（３）である、他の３つの組合せに対しては同じ結果が生じる。

相応にして隣接エラーに対する確率を計算することができる。ここでは複数のメ モリ素子が共通にベースメモリ素子を制御する。その際２つのタイプが分類され る。ベースメモリ素子の内容は隣接メモリ素子の内容に依存してはもはや変化す ることができない、これはパッシブ隣接エラーと称される。隣接メモリ素子の内 容の変化が同時に、ベースメモリ素子の内容の変化も惹起すれば、これはアクテ ィブ隣接エラーである。

以下の計算では、アルゴリズムに対するサイクルの数ｍに関して隣接エラーが除 外される。従って最小のセット確率は結合エラーに対して生じる。ここではその ようなエラーがセットされない確率は、Ｐ　ｍｌ　＊　寓Ｐ　Ｅ＝０．７５°ｍ である。従って所要のエラー識別率に対して実行すべきサイクルの数ｍは容易に 計算されるＦ＝１−Ｐｍｉｎ＝１　（０，７５）”ｍ　（４）ｍ＝Ｉｎ　（１− Ｆ）／（Ｉｎ０．７５）９９．９％のエラー識別率Ｆ、すなわちＦ−０，９９９ のためには、ｎ個のアドレスのそれぞれに対してｍ−２５の書き込み／読み出し サイクル数が必要である。隣接エラーを考慮すれば４、この場合のエラー識別率 はＦ＝８０％である。この場合でもＦ＝９９．９％のエラー識別率を達成するた めにはサイクル数ｍは７１に上昇する。

確率計算は、メモリの状態がｍサイクルの間繰り返されないことを前提としてい る。従って、周期期間、延いてはメモリ入力側の検査データ発生器（例えばＬＦ ＳＲとして実現することができる）の最小幅Ｗに対する要求が適用される１例え ４ｌ基本的な特性の多項式を備えた幅ＷのＬＰＳＲが検査パターンを形成する。

この検査パターンは（２”ｗ　−１）サイクル毎に繰り返される。（２″ｗ−１ ）ｘ−サイクル後に、メモリは再びその出発状態になる。（これはＬＳＦＨのサ イクル長がｎの倍数でない場合のみあてはまる。）メモリにおける状態が繰り返 されないようにするため、この値は書き込みアクセスの数よりも大きくなければ ならない： （２”ｗ−１）ｎ≧（ｍ＋１）ｎ ｌｄ（２−ｗ）≧１　ｄ　（ｍ＋２）　（５）Ｗ≧Ｉｄ（ｍ＋２） ９９．９％の所望のエラー識別率のためには２５×ｎ回の書き込み／読み出しア クセスが必要である０ｍ−２５によりｗ＝５が上の関係を満たす、ＬＦＳＲの幅 はこの場合、少なくとも５ビツトである。メモリのデータ幅が比較的に短ければ 、レジスタのうちの一部個所だけが走査される。

上記に記載した自己検査アルゴリズムによるメモリＳＰの検査用回路装置の構成 は、図２から明らかである。メモリＳＰにはデータレジスタＤＲが前置接続され ている。このデータレジスタには外部から到来するデータＤＩを記憶することが でき、そこからメモリＳＰに供給することができる。従ってデータレジスタＤＲ は動作中に到来するデータ語のバッファに使用される。データレジスタＤＲが、 自己検査中にメモリＳＰに対して検査パターンを生成するためＬＦＳＲとして接 続可能ならばそのように使用される。さらにデータレジスタは外部検査モードで データを引き渡し、例えばレジスタＴＤＲにさらに伝送することができる。最後 に入力側ＴＤＩを介してデータをデータレジスタに入力することができ、内部フ ァイルモードでメモリにファイルすることができる。

データレジスタＤＲは線形帰還結合されたシフトレジスタに波長することができ る。このシフトレジスタは２°Ｗ−１ランダム検査パターンを生成することがで き、ここでＷはデータワード幅である。

アドレスカウンタＡＣを用いて、アドレスをメモリＳＰに対して形成し、マルチ プレクサＭＵＸＩを介してメモリに供給することができる。マルチプレクサＭＵ ＸＩを介して外部からアドレスを供給することもできる。

検査応答評価器ＴＲＥによって、メモリＳＰからの検査応答を評価することがで きる。メモリＳＰから読み出されたデータはマルチプレクサＭＵＸ２を介してデ ータ出力側ＤＯに出力される。データ出力側Ｄｏには付加的に検査応答評価器Ｔ ＨＥが接続されている。

検査応答評価器はレジスタとして実現することができる。ＴＲＥは２つのタスク を行う。自己検査中、読み出されたすべてのワード、検査応答を介してシグナチ ュアが形成される。シダナチュアは検査過程の終了時に出力側ＴＤＯを介してシ リアル出力することができる。

付加的にデータレジスタＤＲへのシリアル入力側ＴＤＩを介してデータ語が書き 込まれる。このデータ語によりデータ出力側Ｄｏに後続の回路はマルチプレクサ ＭＵＸ２を介してシミュレートすることができる。

さらに検査データレジスタＴＤＲを設けることができる１通常動作でのシーケン ス制御はマクロセルの外で実行される。マクロセルは制御信号、例えばリード／ ライト信号（Ｗ／Ｒ）　、メモリの作動ないし遮断のための信号およびレジスタ に対するクロック信号を形成する。この外部制御信号ＥＸはマルチプレクサＭＵ Ｘ３を介して内部制御信号ＣＯＩとして供給される。

これに対して自己検査のためにすべての制御信号とクロック信号は内部マクロセ ルコントローラＭＣＣにより形成される。観測度を向上するために外部制御信号 ＥＸをシフトレジスタに入力し、出力側ＴＤＯを介してシリアル出力することが できる。

マクロセルコントローラＭＣＣは自己検査の実行中のみ作動し、半導体素子の上 位コントローラから制御信号ＴＭＳ　１．７ＭＳ２およびＴＲ５Ｔ並びにクロッ ク信号ＴＣＫを受け取る。マクロセルコントローラは図３によれば自己検査コン トローラＳＴＣ、クロック発生器ＴＧおよびデコーダＣＤからなる。

自己検査のシーケンスは自己検査コントローラＳＴＣにより監視される。リード ／ライトアクセスの数およびコントローラの状態の数が固定されているならば、 自己検査コントローラＳＴＣは帰還結合されたシフトレジスタから構成される。

付加的に設けられたクロック発生器ＴＧは自己検査に必要なすべてのクロック信 号を送出する。このクロック信号は外部検査クロックＴＣＫから導出される。

デコーダＣＤは第６の動作モードのために図４に従い３つの制御信号、ＴＭＳ　 １，７ＭＳ２およびＴＲ５Ｔをデコードし、メモリＳＰの個々の機能ブロックの 配列変換を監視する。

図４から、制御信号ＴＭＳ１．ＴＭＳ２およびＴＲ３Ｔの所定の組み合わせが存 在する際に、どの配列が個々の機能ブロックまたはマクロセルの一部をとるかが わかる。動作モードＢ−ＭではデータレジスタＤＲはパラレルにロードおよび読 み出し可能なレジスタとして動作する。これに対してレジスタＴＨＥとＴＤＲは 作動しない。

シフト／スキャンモード、５５−Ｍでは入力側ＴＤ１を介して新たな検査パター ンが入力される。同時に瞬時のアドレスカウンタＡＣのアドレス、レジスタＴＨ Ｅの読み出されたデータ語およびレジスタＴＤＲの制御ビットが出方側ＴＤＯを 介して出力される６内部検査モードＴ−Ｍでは、１回だけの書き込み／読み出し アクセスがマクロセルコントローラＭＣＣにより実行される。従って、データレ ジスタＤＲ，アドレスカウンタＡＣおよびレジスタＴＨＥが作動され、これに対 して検査データレジスタＴＤが非作動状態である。

外部検査モードＥ−Ｍでは、データ（！前置接続された回路の検査応答）がデー タレジスタＤＲに書き込まれ、アドレスビットがアドレスカウンタＡＣにパラレ ルにロードされ、同時にデータ出力側に後置された回路がレジスタＴＨＥの内容 によりシミュレートされる。従って、データレジスタＤＲ，アドレスカウンタＡ Ｄ、レジスタＴＨＥおよびＴＤＲは作動している。

リセットモードＲ−Ｍでは、すべてのレジスタが自己検査のために所定の出発位 置にもたらされる。

自己検査モードＳ−Ｍの間、個々のレジスタは配列変換され、上記のように動作 する。すなわち、データレジスタＤＲはＬＦＳＲレジスタとして接続され、アド レスカウンタはカウンタとして動作し、レジスタＴＲＥは検査応答評価器として 動作する。検査データレジスタＴＤＲは非作動である。すべての制御信号とクロ ックはマクロセルコントローラＭＭＣから送出される０図１により３つのフェー ズが処理される。終了時にはシダナチュアが検査応答評価器ＴＨＥで形成され、 次いでシフト−スキャンモードで引き出される。動作モードを設定する制御信号 は制御信号ＣＯ２としてレジスタに供給される。外部制御信号ＥＸを置換する制 御信号はマルチプレクサＭＵＸ３を介して制御信号Ｃｏｌとして供給される。

自己検査モードのタイムチャートを図５は示す０時間ｔに関して、リードライト 信号Ｗ／Ｒ、カウンタＡＣに対するクロック信号、データレジスタＤＲに対する クロック信号、書き込むべきデータ、読み出すべきデータおよびレジスタＴＨＥ に対するクロック信号が示されている。

シグナチュアを評価するためにはもちろん、良好な場合に対する目標シダナチュ アが存在する必要がある。

メモリのすべての動作モードの制御はインターフェースＴＭＳ１．ＴＭＳ２、Ｔ Ｒ３Ｔ、ＴＣＫを介して進行される。これら４ビット幅の基準インターフェース は所属のマクロセルコントローラＭＣＣと共に、他のマクロセル、例えばマルチ プレクサまたはＡＩＵ等の自己検査のために使用される。従って統一的かつ階層 的な検査環境が発生する。マクロセルはまず、相互に分離して並列に自己検査に 使用される。引き続きマクロセル間の回路が外部検査モードで検査される。全体 は上位の構成素子コントローラにより制御することができる。

メモリ検査アルゴリズムに対しては、データ幅、アドレス幅および検査長さに応 じて簡単にパラメータ化された自己検査アーキテクチャが実現される。従ってメ モリは自己検査回路も含めて自動的に形成可能である。

自己検査コントローラＭＣＣは所望の検査品質（サイクルの実行数）によっての み設定される。クロック発生［ＩＴＧとデコーダＣＤはマクロセル、すなわちメ モリにより設定される。検査データレジスタＴＤＲの幅は外部制御信号の数によ り決められる。その他のレジスタはすべてデータ幅およびアドレス幅にのみ依存 している。

国際調査報告 国際調査報告 ｎｍ　５ｅｅｎ　−ｄｌｌｇ−−ｙ−一＋ｙ１ｍ＋ｉｑ　Ｉｓ　Ｉ＋＋ｅ　ｙ暉 ｄ−一一噛−−閥一一一一一□　Ｐ＠Ｆ帆ｎｗ　昨１−ロ」ｉＭ　ｄ卯−−−＋ ＋＋ｔｈｅＦｘ呻１−ＰｍｗＯＩＲｗ　ｕｔ＆ｅ＋＋′ｎＩＩＥｗ−−０１１ｍ ｂ＝ｗｓｑ−ｈｒ−−−１−ｇｈｙａｍ−−ａｉｓｌ−一、０６／Ｑ４／９２フ ロントページの続き （７２）発明者　マイ、　ヴエルナー ドイツ連邦共和国　８０００　ミュンヘン　９０バランシユトラーセ　６９ （７２）発明者　マイアーホーファー、　ヨハンドイツ連邦共和国　８０００　 ミュンヘン　９０ゴツベルトシユトラーセ　７

Claims (12)

【特許請求の範囲】
1. １．第１のフェーズ（ＰＨＩ）では、メモリ（ＳＰ）のメモリセルのすべてのメ モリ素子にビットベースで１種（“０”または“１”）の論理値を記憶し、引き 続き休止し、 後続のフェーズ（ＰＨ３）では、それぞれの検査サイクルにおいて巡回アドレス シーケンスで各メモリセルを読み出し、引き続き擬似ランダム検査パターンをメ モリセルに書き込み、 当該検査サイクルを、所望のエラー識別率（Ｆ）に達するまで繰り返し、 メモリから出力された検査応答パターンに基づき、エラーのあるメモリセルを検 出することを特徴とする、マクロセルとして半導体素子に配置されたメモリを自 己検査方式で検査するための方法。
2. ２．ダイナミックメモリを検査するために、第１のフェーズ（ＰＨ１）と前記後 続のフェーズ（ＰＨ３）との関に、メモリをリフレッシュするフェーズ（ＰＨ２ ）を挿入する請求の範囲第１項記載の方法。
3. ３．前記別のフェーズ（ＰＨ３）での検査サイクルの数ｍはエラー識別率（Ｆ） により、次式に従い算出し： ｍ＝１ｎ（１−Ｆ）／（Ｉｎ・Ｐｍｉｎ）ここでＰｍｉｎはエラーがセットされ ない確率（０≦Ｐｍｉｎ＜１）である請求の範囲第１項または第２項記載の方法 。
4. ４．擬似ランダム検査パターンを形成するために、ＬＦＳＲを使用し、当該ＬＦ ＳＲは、ｍ回の検査サイクルの間、検査パターンが異なるような幅を有している 請求の範囲第３項記載の方法。
5. ５．ＬＦＳＲの幅ｗを次式に従い算出し：ｗ≧１ｄ（ｍ＋２）ビット ここで１ｄは２進対数である請求範囲第４項記載の方法。
6. ６．メモリのメモリセルに検査パターンが書き込まれ、メモリセルが読み出され 、読み出された検査パターンに基づきエラーのあるメモリセルが検出される、マ クロセルとして半導体素子に配置されたメモリを自己検査方式で検査するための 装置において、メモリ（ＳＰ）に前置接続されたデータレジスタ（ＤＲ）と、 メモリ（ＳＰ）のデータ出力側に接続された検査応答評価器（ＴＲＥ）と、 メモリ（ＳＰ）に配属されたマクロセルコントローラ（ＭＣＣ）とを有し、 前記データレジスタ（ＤＲ）は、メモリの動作モードでは記憶すべきデータ語を バッファし、自己検査モード中に検査パターンを発生するものであり、前記検査 応答評価器（ＴＲＥ）は、自己検査モードの際に読み出された検査応答のシグナ チュアを形成するものであり、 前記マクロセルコントローラ（ＭＣＣ）は、自己検査を監視し、そのための制御 信号およびクロック信号を形成するものであることを特徴とする、マクロセルと して半導体素子に配置されたメモリを自己検査方式で検査するための装置。
7. ７．前記マクロセルコントローラ（ＭＣＣ）は、自己検査コントローラ（ＳＴＣ ）と、クロック発生器（ＴＧ）と、デコーダ（ＣＤ）とを有し、前記自己検査コ ントローラ（ＳＴＣ）は、メモリ（ＳＰ）への書き込み／読み出しアクセスの数 を設定するものであり、 前記クロック発生器（ＴＧ）は、レジスタ（ＤＲ，ＴＲＥ）に対するクロック信 号を形成するものであり、 前記デコーダ（ＣＤ）は、外部から供給された制御信号（ＴＭＳ１，ＴＭＳ２， ＴＲＳＴ）からメモリ（ＳＰ）の種々異なる動作モードを形成するものである請 求の範囲第６項記載の装置。
8. ８．ＬＦＳＲレジスタとして構成された検査応答評価器（ＴＲＥ）を有している 請求の範囲第６項または第７項記載の装置。
9. ９．ＬＦＳＲとして自己検査モードで接続されるデータレジスタ（ＤＲ）を有し ている請求の範囲第６項から第８項までのいずれか１項記載の装置。
10. １０．メモリ（ＳＰ）のアドレスに対するアドレスレジスタと、外部検査モード （Ｅ−Ｍ）において外部制御信号を引き渡すための検査データレジスタ（ＴＤＲ ）とを有している請求の範囲第６項から第９項までのいずれか１項記載の装置。
11. １１．データレジスタ（ＤＲ）、アドレスレジスタ（ＡＣ）、検査応答レジスタ （ＴＲＥ）および検査データレジスタ（ＴＤＲ）の直列回路を有している請求の 範囲第６項から第１０項までのいずれか１項記載の装置。
12. １２．マクロセルコントローラ（ＭＣＣ）により形成された制御信号によってマ クロセルは、動作モード（Ｂ−Ｍ）、シフト／スキャンモード（ＳＳ−Ｍ）、内 部検査モード（Ｔ−Ｍ）、外部検査モード（Ｅ−Ｍ）、リセットモード（Ｒ−Ｍ ）および自己検査モード（Ｓ−Ｍ）をとり、 前記動作モード（Ｂ−Ｍ）では、マクロセルは通常のメモリとして動作し、当該 メモリではデータレジスタは（ＤＲ）はパラレルロード可能なレジスタとして動 作し、検査応答レジスタ（ＴＲＥ）および検査データレジスタ（ＴＤＲ）は非作 動状態であり、前記シフト／スキャンモード（ＳＳ−Ｍ）では、入力側（ＴＤＩ ）を介して新たな検査パターンがデータレジスタ（ＤＲ）に入力され、かつアド レスがアドレスレジスタ（ＡＣ）に入力され、メモリから読み出された検査応答 レジスタ（ＴＲＥ）のデータ語および検査データレジスタ（ＴＤＲ）の検査デー タが出力側（ＴＤＯ）を介して出力され、前記内部検査モード（Ｔ−Ｍ）では、 唯１回の書き込み／読み出しアクセスがマクロセルコントローラ（ＭＣＣ）によ り実行され、 前記外部検査モード（Ｅ−Ｍ）では、データがデータレジスタ（ＤＲ）に、かつ アドレスピットがアドレスレジスタ（ＡＣ）にパラレルにロードされ、同時にマ クロセルのデータ出力側で回路が検査応答レジスタ（ＴＲＥ）の内容によりシミ ュレートされ、前記リセットモード（Ｒ−Ｍ）では、すべてのレジスタ（ＤＲ， ＴＲＥ，ＴＤＲ，ＡＣ）が自己検査のために、所定の出発状態にもたらされ、前 記自己検査モード（（Ｓ−Ｍ）では、データレジスタ（ＤＲ）はＬＦＳＲレジス タとして接続され、アドレスレジスタ（ＡＣ）はカウンタとして駆動され、検査 応答レジスタ（ＴＲＥ）はシグナチュアレジスタとして駆動され、検査データレ ジスタ（ＴＤＲ）は非作動状態におかれる請求の範囲第６項から第１１項までの いずれか１項記載の装置。