JPH06500223A

JPH06500223A - 通信網に計算機を接続するための装置ならびにこの装置内でのビットレート適応のための方法

Info

Publication number: JPH06500223A
Application number: JP4508420A
Authority: JP
Inventors: ブルカルト、ハンス; フリツシユクネヒト、ウルス; スカルスキー、ペーター
Original assignee: シーメンスアクチエンゲゼルシヤフト
Priority date: 1991-05-13
Filing date: 1992-05-07
Publication date: 1994-01-06
Also published as: US5644570A; WO1992021216A3; DE59208645D1; EP0539540A1; US5432792A; ATE154865T1; EP0765102A2; WO1992021216A2; EP0539540B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】通信網に計′！［ｌ！Ｉを接続するための装置ならびにこの装置内でのピントレート適応のための方法未発明は請求の範囲ｌの前文による装置、請求の範囲１１の前文による方法および上記装置内での本方法の応用に関する。

ディジタル総合サービスＩＩ（ＩＳＤＮ）では基本的に２種類の加入者接続が予定されている二ベース接続および一層レート接続。−次レート接続はさらにいわゆるチャネル構造に分割され得る。Ｈｌチャネル構造、ＨＯチャネル構造、Ｂチャネル構造および混合構造の区別がされ、その際に混合構造ではＢチャネルとＨＯチャネルとの間の組み合わせが選ばれ得る。＠々のＢ５１（０およびＨｌチャネルの伝送されるデータは通信網を介しての交換のために意義を有していないが（ビ・７トトランスバレントな伝送）、シグナリングチャネル（Ｄチャネル）が通信網のなかの接続の形成および解除のために必要とされる。計夏籍システ入への■ＳＤＮ加入者の接続の際にこれまでベース接続からまたはせいぜいＨ１チャネル構造を有する一層レート接続から出発された。１４４ｋＢｉｔ／ｓの最大伝送ｉ／−トを許すベース接続を介しての接続形式は接続ユニットあたり比較的わずかな回路技術的費用で実現され得る。しかし欠点は、ベース接続には単に２つのＢチャネルおよび１つのＤチャネルが予定されているので、接続ユニットあたりの加入者接続が少数であることにある。たとえば同時に３０の加入者接続が必要とされるならば、１５の接続ユニットが利用されなければならない、この大きな回路技術的費用は一方ではコストおよび保守菅用を高め、また他方ではシステム全体の信頼性を減する。Ｈ１チャネル＊ａでの一層レート接続を介しての接続形式は確かに２ＭＢｉｔ／ｓの予定される伝送レートを許すが、車に２つのｌ５ＤＮ加入者の間の通信のために使用可能である。すなわち伝送は通信網のなかで一層レート接続の全チャネル帯域幅でビットトランスバレントに行われる。ＣＣＩＴＴｌ−４３１に従ってユーザーに３０のＢチャネル（ベースチャネル）および６４ｋＢｉｔ／ｓの１つのＤチャネル（補助チャネル）を利用させ、またこうして同時に３０の異なる加入者に計算機へのアクセスを可能にするＢチャネル構造での一層レート接続を処理するだめのインタフェースモジエールに対しては、Ｈ１チャネル構造での一層レート接続を処理するためのインタフェースモジュールは使用され得ない。

従って本発明の課題は、公衆または私設のディジタル通信網に計Ｘｌｌを接続するための装置を、−と接続されている多数の加入者機器が同時に計ｙＩＩにアクセスし得るように提供すること、また異なる伝送レートで作動する２つのユニットないし綱の間のデータ交換を可能にする、末装置で応用可能なピントレート適応のための方法を提供することである。

この課題は請求の範囲１および１１の特徴部分にあげられている措置により解決される。本発明の有利な実施形は他の請求の範囲にあげられている。

本発明は下記の利点を有する：多数のコスト的に望ましい終端機器が同時に既存の私設または公衆通信網を介して中央の計ＸＩｌ設備に接続され得る。このことはたとえば企業内の私設網のより小さい加入者交換設備において有利であるだけＣなく、公衆通信網を介しても特別な費用なしに実現され得る。高価な企業内のＬＡＮ配＆Ｉ（ローカルエリアネットワーク）の設備が省略され、その代わりに私設または公衆網の既存の導線が個々の終端機器と計算機との通信のために使用され得る。さらにコンパクトに１成されたインタフェースモジエールが使用され、それによりシステム全体の信頼性が著しく改善されるだけでな（、費用も低減される。ビットレート適応のソフトウェアによる実現によりインタフェースモジュールのハードウェアが一般的なフレキシブルな機能に減ぜられ得る。新しいピッ）レート適応アルゴリズムまたは他の進行するアルゴリズムが、ハードウェアのマツチングを必要とせずに、既存のハードウェアに対して開発され得る。最後にこのインタフェースモジエールは同時に一層レート接続のすべての３０のＢチャネルを処理することを許す。

以下、図ｆにより例示的に本発明を一層詳細に説明する。

１４１図：公衆通信網を介して多くの終端機器を１つの計ＸＩｌと接続するための本発明による装置の使用第２図：公衆通信網および私設通信網を介して多（の終端機器を１つの計ｉ機と接続するための本発明による装置の使用第３図、インタフェースモジエールの庵理的構成および可能な実現第４図１１つの計Ｗ機接続システムのなかでの複数のインタフェースモジュールのイ吏用第５図：装置内で応用されるピントレートａｔ、のための方法の２つの段への可能な分割第６図：本発明方法により処理される、加入者チャネルあたりの予め定められたデータフロー鷹７図：データフローが連続して交互にファイルされる２つのデータセント第８図・第２の段で進行するビットレート適応の種々の処理段階でのデータセット第９図−計頁ユニットの処理段階とデータフローを同期させるための２つの探索窓を有するデータユニットのデータ語第１０図：複数の処理クロックの間のビットレート適応の第１の段の前のデータフローを示す図第１１図：データ抽出のための準備の際の処理クロックの種々の段階でのデータユニット第４２図：データ抽出の間の処理クロックの種々の段階での抽出語と一緒にデータユニットを示す図第１図は公衆ディジタル通信ｌｌ０Ｆのなかの計算１１Ｒと共にインタフェースモジュールＳＢを使用する例を示す０通信網ＯＦの動作の仕方およびインタフェースは国際的に広く標準化されており、また総称“ディジタル総合サービス網” 、方の側では直接に一層レート接続を介して通信網ＯＦのＳ／Ｔ参照点５Ｔ（３２とも呼ばれる）に、また他方の側ではバスシステムＢを介して計算機Ｒに接続されている。純粋にディジタルの終端機器ＥＤを利用し、もしくはディジタルおよびアナログ部分もしくは純粋にアナログの部分から成りＲ参照点ＲＲを介してターミナルアダプタＴＡと接続されている終端機器ＥＡを利用する通信１ｆＯＦの加入者は、Ｓ参照点ＳＲを介して、好ましくはベース接続を介して、通信網ＯＦと接続に入り、またさらにたとえばＳ／Ｔ参Ｉ！！？点ＳＴおよびインタフェースモジエールＳＢを介して計）［ＪＪ！Ｒと接触する。通信網ＯＦのなかの相応の接続は図面中に破線により示されている。

計ＷＩｉ！Ｒがより多くの加入者または終＃ｉ機器ＥＡおよびＥＤと同時に通信すべきであれば、相応の数のＢチャネルが同時に利用されなければならない。必要とされるＢチャネルの数の増大と共に一層レート接続の経済的利点が、等価な伝送容量に対して必要とされるヘース接続にくらべてますます明白になる。−次レート接続がＳ／Ｔ参照点ＳＴで直接に接続され得るインタフェースモジエールＳＢのおかげで、３０の加入者が同時に各任意の場所からそれらの通信機能を実行し得る。こうして計）［ＩＩＲは終＃Ｊ機器Ｅｌ）および（または）ＥＡと計算ＩＩＲとの間のデータ交換のためにたとえば以下のＶＡＮＳ　（Ｖａｌｕｅｄ　Ａｄｄｅｄ　Ｎｅｔｗｏｒｋ　５ｅｒｖｉｃｅ）で使用され得る：Ｘ、４００メッセッジハンドリング、０ＤＡ１０ＤＩ　Ｆ応用、ＥＤＴ（英、　Ｅｌｅｃｔｒｏｎｉｃ　Ｄａｔａ　Ｉｎｔｅｒｃｈａｎｇｅ）、公衆データバンク、公衆ゲートウェイまたは（たとえばデパート内の販売提供の問い合わせの暇の）公衆情報捷報。

これらのサービスに参加するためには、ｌ５ＤＮ加入者にとって、ターミナルアダプタＴＡと結合されておりディジタルおよびアナログまたは純粋なアナログ部分から成る終＃４ＩＲ器ＥＡもしくは一体化ｌ５ＤＮ接続を有する純粋なディジタル終端機器ＥＤを利用すれば十分である。

第２図では計ＸＩＩＲはインタフェースモジエールＳＢを介して少なくとも１つの加入者交換設備を有する私設ディジタル通信１１ＰＦと接続されている。加入者交換設備はしばしば企業または政府で使用され、その際に、第２図に示されているように、ディジタルまたはアナログ公衆通信１１０Ｆへの接続が可能である。私設範囲ＦＢ内に位置しまたインタフェースモジュールＳＢを設けられている計算１１ＲはＳ／Ｔ参暉点ＳＴにおいて一層レート接続を介して私設通信１１ＰＦと接続されている。ターミナルアダプタＴＡを設けられているディジタルおよびアナログもしくは純粋なアナログ部分から成る終端機器ＥＡを介して、または純粋にディジタルの終端機器ＥＤを介して、公衆通信ｗ４ＯＦの加入者も私設通信網ＰＦの加入者も計ｘＷＲにアクセスし得る。こうして計算１１Ｒ内に設けられている応用プログラムが、公衆通信Ｉ！ＩＯＦまたは私設通信網ＰＦと接続されている終端機器ＥＤおよびＥＡから通常の通信線を介してアクセス可能である。私設範囲ＰＢ内のこのようなサービスはたとえば私設電子郵便、私設データバンク、（たとえば加入者ＴＰへのＴｅ１ｅｐａｃ接続ＴＰＡを介しての）私設ゲートウェイ、（プログラム、バックアップなどに対する）中央サーバーおよび倉庫管理（ミエーテーシｄンの登録、問い合わせ）である。

第３図はインタフェースモジエールＳＢの可能な実現を示す、原理的構成はチャネル割当ユニットＫＺＥ、並列頁術演ｙ装貢ＰＲＷおよびバスマツチングユニットＢＡＥから成っている。Ｓ／Ｔ参照点ＳＴを介して通信ｍＯＦまたはＰＦに接続されているチャネル割当ユニットＫＺＥはなかんずく、特に通信技術的機能を行う電子的構成要素から構成されている。そのために、一方の側でＳ／Ｔ参照点ＳＴと接続されており、また他方の側でフレームシンクロナイザ−Ｒ３（英。

フレームアライナ−）と接続されている直列の送信−受信ユニットＳＥが設けられている。フレームシンクロナイザーＲ３は、通過接続ユニットＤＳに接続されており、これは種々の結合ユニットに１ないしに６にまた内部インタフェース■ Ｓを介して必要な場合には相応の結合ユニットををする第３図中に示されていない別の通過接続ユニットに接続され得る。送信−受信ユニットＳＥ、フレームシンクロナイザ−Ｒ３および通過接続ユニットＤＳはバスＴＢを介して中央の計算機ＺＲと接続されている０通信網ＯＦまたはＰＦから計算機Ｒへの伝送方向（第１図）では送信−受信ユニットＳＥはＳ／Ｔ参照点ＳＴを介して直列に伝送されるデータフローを受信し、またこれらをさらにフレームシンクロナイザ−Ｒ３に与える。データ受信と同時に逆方向のデータの送信も開始する。たとえば予め定められたＣＣＩＴＴ勧告Ｃ，７０３、Ｇ、８２３．１．４３１、Ｇ−１３２およびＧ、７３５ないしＧ、７３９に従って実行される伝送機能とならんで、送信− 受信ユニットＳＨのなかでエラー認識も行われる。すなわち、たとえば通信網ＯＦまたはＰＦまたはインタフェースモジュールＳＢの故障の際には中央の計算機ＺＲがバスＴＢを介してアラームされる。さらに、通信ｍＯＦまたはＰＦのなかでデータ伝送のために使用されるクロックが受信された直列のデータフローから抽出され、またインタフェースモジエールＳＢを通信ｍＯＦまたはＰＦと同期化するために使用される。その際に得られたクロックは好ましくは、通信ｗＲＯＦまたはＰＦに同期して作動されなければならないインタフェースモジエールＳＢの構成要素に割当てられる。フレームシンクロナイザ−Ｒ３はたとえばＣＣ［ＴＴ勧告Ｇ、７３２に従ってコード化されているフレーム境界、すなわちフレーム開始および終了を認識する。追加的にフレームシンクロナイザ−Ｒ３は中央の計算機ＺＲにより監視され、また初期化され得る。ここでも誤った機能進行が計算機ＺＲに報知される。フレームシンクロナイザ−Ｒ５のなかに生ずる同期化信号はこの段に対してビットトランスバレントなデータと一緒に通過接続ユニットＤＳに伝達される。通過接続経路を中央の計算＠ＺＲのなかのプログラムによりバスＴＢを介して初期化段階の間に固定的に、しかし任意に予め定められ得る通通接碕ユニットＤＳは、個々の６４　ｋ　Ｂ　ｉ　ｔ　／　ｓチャネル（ＤおよびＢチャネル）のデータを構成ユニットに１ないしに６に送る。Ｂチャネルあたりの各データフローと同時にバイト同期化信号が相応の結合ユニットに１ないしに６に与えられ、それによってＢチャネルデータフローのなかで各バイト開始が定められている。

第３図による実施例では基本的に結合ユニットＫｌないしに６あたり２つの６４ｋＢｉｔ／ｓチヤネル、すなわち全体として１２の６４ｋＢｉｔ／ｓチヤネルが処理され得る。このことは−次レート接続のすべての３０のＢチャネルおよびＤチャネルの処理の際に別の結合ユニットに対する追加的な接続可能性を条件付ける。そのために、前記のように、内部インタフェースｌＳに別の通過接続ユニットＤＥがカスケードに、またこれらに追加的な結合ユニットが必要とされる６４ｋＢｉｔ／ｓチヤネルの数に相応して接続され得る。

結合ユニットに１ないしに６はチャネル割当ユニットＫＺＥとインタフェースモジエールＳＢの並列な算術演Ｘ装置ＰＲＷとの間の本来のインタフェースを形成する。チャネル割当ユニットＫＺＥのなかで、前記のように、特に通信技術的な機能が進行するが、並列な實術演實装置ＰＲＷのなかで個々のチャネルの生ずるデータが処理される。そのために１つの中央の計算１１ＺＲおよび複数の計算ユニットＲＥＩないしＲＥ３が設けられている。各計算ユニットＲＥＩないしＲＥ３はローカルなメモリとアドレスのデコーディングのために必要とされるデコーダとにより構成されており、また好ましくは２つの結合ユニットに１、Ｋ２またはに３、Ｋ４またはに５、Ｋ６と接続されている。計算ユニットＲＥＩ、ＲＥ２またはＲＥ３は相応の結合ユニットＫｌ、Ｋ２またはに３、Ｋ４またはに５、Ｋ６と一諸にデータ処理ブロックを形成する。さらに計算ユニットＲＥＩないしＲＥ３は互いにまた各個に由来の計算機ＺＲと接続さ机ている。中央の計算機ＺＲはチャネル割当ユニットＫＺＥとバスマツチングユニットＢＡＥとの間で情報を交換し得るように前記のバスＴＢを制御する。すべての計算ユニットＲＥＩないしＲＥ３を特別な接続により互いにも中央の計算機ＺＲとも網接続することにより、少なくとも１２の６４ｋＢｉｔ／ｓチヤネルの処理のために十分な計算能力が達成される。これらのチャネルのそれぞれ４つは１つのデータ処理プロ・ツクのなかで処理され、その際にこの実施例では結合ユニットに１ないしに６ごとに２つのチャスルが処理される。計算ユニットＲＥ１ないしＲＥ３ごとに設けられている４つのチャネルのデータは最後に中央の計算機ＺＲに伝達される。終端機器ＥＤおよび（または）ＥＡはＶ、２４／Ｖ、２８終端装置であり、従って結合ユニットに１ないしに６はピントトランスバレントなモードで動作し、また計算ユニットＲＥＩないしＲＥ３は好ましくはＣＣＩＴＴ規格！、４６０および１．　４６３（Ｖ、＋１０）によるビットレート適応を行う、このことは第５図ないし第１２図で説明される方法により説明されている。しかしＨＤＬＣ−ＬＡＰ− Ｂ　（Ｈ４ｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ　−Ｌｉｎｋ　Ａｃｃｅｓｓ　Ｐｒｏｃｅｄｕｒｅ　−Ｂａ１ａｎｃｅｄ）　Pｌｆｌ、　ＳＤ　Ｌ　Ｃ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ）標準により動作する終端機器ＥＤおよび（または）ＥＡも使用され得る。このことは、インタフェースモードＳＢもこの標準により動作しなければならないことを意味する。これらの標準の１つへの迅速なマツチングは計算ユニットＲＥＩないしＲＥ３に中央の計ＸＩ！ＺＲを介して計ＴＩＩＲから新しいソフトウェアバージランをロードすることにより可能である。この実施例ではＨＤＬＣ−ＬＡＰ −Ｂ欅準とビットトランスバレントなモードとの間の切換が可能であり、その際にＨＤＬＣ−ＬＡＰ−Ｂ標準が特に良好に遺している。なぜならば、結合ユニットに１ないしに６がこれらを／Ｘ−ドウエア的にサポートするからである。

これらの標準に加えて特に下記のプロトコルが使用され得る：Ｘ、２５．　Ｔ。

９０、Ｔ、７０．Ｖ、１２０など。

インタフェースモジエールＳＢのバスマツチングユニットＢＡＥのなかでたとえばマルチパス■のような標準化されたバスＢへのマツチングが行われる０回路装置のモジエラーな構成は、本コンセプトを他のバスシステムに対しても使用することを許す。この目的には、インタフェースモジュールＳＢのバスマツチングユニットＢＡＥを相応の計算機−ハスシステムにマツチングすれば十分である。

特に前記のマルチパスｌの代わりに、標準化されていないバスシステムもたとえばマルチパス■、Ｖ　Ｍ　Ｅバス、Ｆ　１１　ｔ　ｕ　ｒ　ｅバス、ＥＩＳＡバスまたはＰＣ・ＡＴババスようなｉｌｌ準化されたハスシステムも使用され得る０選ばれたバスシステムＢへのマツチングのためにインタフェースモジエールＳＢ上に、一方の側でバスＴＢを介して中央の計算機ＺＲと、また他方の側でバスシステムＢと接続されている双方向メモリユニットＳＥが設けられている。メモリユニットＳＥは状態情報の受け渡しとならんで主として到来または出発するデータをバッファリングする役割をする。さらに、インタフェースモジエールＳＢ上で直接に中央の計算＠ＺＲに接続されており、また計算機Ｒの側で同じくバスシステムＢにアクセスするバス制ｍユニットＢＳが存在している。バス制御ユニットＢＳは、アービトレーシヨン、続出しおよび書込み制御のような通常のバス機能とならんでインタフェースモジュールＳＢを初期化するための特別な初期化制御をも許す、プログラム部分は初期化段階で好ましくは計算機Ｒからロードされ、それによってインタフェースモジエールＳＢのなかにいわゆるＲＯＭ　（読出し専用メモリ）が初期化プログラムの固定的な記憶のために存在している必要はない。

第３図の回路のユニバーサルな配置はＢチャネルの任意の割当を許すだけでなく、Ｄチャネルの処理が任意の計算ユニットＲＥＩ、ＲＥ２またはＲＥ３に委ねられることをも可能にする。１つの可能な構成はたとえば、計算ユニットＲＥＩが結合ユニットに１と一緒にＤチャネルの処理のためにプログラムされており、また残りの示されている計算ユニットＲＥ２およびＲＥ３が８つのＢチャネルを処理することにあろう。

既に簡単に示されているように、１２よりも多いＢチャネルを処理するためには、チャネル容量を高めるために、別の通過接続ユニットＤＥが内部インタフェースＩｓに接続され得る。たとえば−次レート接続のすべての３０のＢチャネルおよび相応のＤチャネルが同時に処理されるべきであれば、第３図に示されている回路とならんで、送信−受信ユニットＳＥなしかつフレームシンクロナイザーＲ３なしで、２つの別の回路が挿入されなければならない。こうしてモジエール内で最大１２の６４ｋＢｉｔ／ｓチヤネルに段階的に構成可能なインタフェースモジエールＳＢがこの仕方で適切に、同時に計１１［１１Ｒにアクセスすべき利用者の数にマツチングされ得る。しかし、−次レート接続のすべてのチャネルが、たとえば相応の結合ユニットを有する３つよりも多い計算ユニｙ　ｔ・が等しいモジエールのなかに位置しているように１つのモジュールのなかで実現されていること、または種々の結合ユニットへの他のチセネル割当が選ばれることも考えられよう６前記のように、インタフェースモジエールＳＢのなかのデータフローの進行制御のために、計算ユニノＩ−ＲＥ　１ないしＲＥ３および中央の計算機ＺＲのなかに位置している進行プロゲラＬが設けられている。この進行プログラムは同じくモジュラ−に構成されており、また創ＴＩＩＲからまたは通信網ＯＦまたはＰＦを介して終端機器ＥＤまたはＥＡからインタフェースモジュールＳＢのなかにロード可能である。こうして存在するファームウェアの保守、更新およびマツチングならびにインタフェースモジュールＳＢの診断が簡単に達成され得る。

計算ユニットＲＥＩないしＲＥ３および中央の計１［ｊｌｌＺＲに対してはトランスピユータがいわゆる“リンク７を介してのそれらのｉｕｉな相互結合のゆえに特に良好に遺している。計算能力に関してこれらに劣らないディジタル信号プロセッサまたは他のプロセッサによる実現は同じく可能である。

フレームシンクロナイザ−Ｒ３および通過接続ユニットＤＥに対してはたとえばモジ５．−ルＡｄｖａｎｃｅｄ　ＣＭＯＳ　Ｆｒａｍｅ　Ａｌｉｇｒ＋＠ｒ　（Ｐ　ＥＢ　２０３５　）またはシーメンス社のメモリタイムスイッチ（ＭＴＳＣ）が使用され得る。

第４図は通信網ＯＦまたはＰＦに計３１［１１Ｒを接続するための第１図および第２図に示された装置の１つの可能な実施例を示す、その際にシステム全体は計Ｘａ接続の意味で拡張された。第４図には示されていないが既に示された（ＬＡＮ応用）第１の変形例は第１図および第２図に示された解決策に基づく１つの拡張に関する。：＊数の計１［ｍＲが通信網ＯＦまたはＰＦに接続されており、その際に計算機Ｒは網ＯＦまたはＰＦを介しても直接に互いに通信し得る、第４図に示されている第２の変形例では種々の計ＸＩＩＲ，Ｒ２およびＲ３がバスシステムＢＳを介して、Ｓ／Ｔ参照点ＳＴを介して通信網ＯＦまたはＰＦに結合されているインタフ、ヱースモジュールＳＢに接続されている。計算機Ｒ，Ｒ２およびＲ３の別の接続可能性は、たとえばＥｔｈｅｒｎｅｔとして実現されている回路網ＮＷへの参Ｔ＠点ＲＰを介しての接続の際に生ずる。この網接続により拡張可能性および能力がほぼ気制限に拡張可能である。多数の終端機器が同時に増々のコンビエータシステムと通信し得る。また、データを記憶せずにデータを直接にたとえば計算機Ｒのような主計算機に伝達する計算機Ｒ３が回路網ＮＷのなかに結び入れらズ１得る。

二の計算機Ｒ３には高い能力要求が課せられない。すなわち経済的な解決策がたとえばパーソナルコンピュータの使用により達成さ机得る。

最後に第４図には、回路網ＮＷと接続されている計算ＩＪｉＲ４が設けられており、それにより、インタフェースモジュールＳＢが前記のＶＡＮ応用および計算機接続システムとならんでｌ５ＤＮを介してのＬＡＮ／ＬＡＮ結合（ローカルエリアネットワーク）のためにも遺していることが示される。個々の離された加入者が１つのＩ、ＡＮのなかに結び入れられ、またＩ　Ｓ　Ｄ　Ｎ通信１１１０ＦまたはＰＦを介して別のｌ５ＤＮ加入者と接続し得る。

ｌ５ＤＮｉｌ信網ＯＦおよび（または）ＰＦに連結された２つのＬＡＮの間の膨大なデータブロックの伝送のためには、個別のＢチャネルにより利用可能な伝送帯域幅より大きい伝送帯域幅が望まれている。なぜならば、伝送帯域幅の増大と共に等しい大きさのデータブロックの際の伝送時間が相応に短縮されるからである。より大きい伝送帯域幅は、より多くのＢチャネルが広帯域のチャネルに統合されることにより達成される。しかし、通信ｗ４ＯＦおよび（または）ＰＦの２つの点の間の増々のＢチャネルのこの統合の際に、種々のＢチャネルが通常は通信網ＯＦおよび（または）ＰＦのなかの等しい接続経路に従わないこと、またこの理由から種々のＢチャネルに分配されるデータブロックのデータが相い異なって遅らされ得ることに顎慮する必要がある。従って、種々のＢチャネルを介して伝送されるデータブロックのデータを関与するＬＡＮの１つのなかで遅延時間に相応して補正する必要がある。＊方法は、Ｂチャネルの間に存在する遅延時間がただ一回、すなわち接続の成就の後に決定されなければならないように簡単化される。このＮ単化は、いったん割当てられたＢチャネルが接続時間全体の間に通信ｍＯＦおよび（または）ＰＦのなかの接続経路に間して変化しないという事実の結果である。

インタフェースモジュールＳＢはいま特に利用可能な計算能力に関して、広帯域のチャネルに対して統合されたＢ千ヤネルの間のＬ記の遅延が決定され得るように設計されている。広帯域のチャネルはその際に任意の組み合わせおよび任意の数のＢチャネルから合成され得丸第５図ないし第１２図の以下の実施例ではビ、トレー　ト適応のための方法が説明される。ビットレート適応の課題は、追加およびフィリング情報の挿入による通信網ＯＦまたはＰＦのビットｖ−）への終＃ｉ機器ＥＡおよびＥＤ（第１図および第２図）の正味ビットレートの本来の速度マツチングにある。同時にピントレート適応は反対方向にも行われるべきである。この課題は、いまの実施例ではＣＣＩＴＴ勧告１．４６０および１．　４６３　（Ｖ、１１０）により予め定められた指定に基づくビットレート適応アルゴリズムにより解決される。アルゴリズムのソフトウェア的なインプリメントはそのメインテナンスの容易さの点で特に有利である。なぜならば、アルゴリズムへの新しい要求がそれにより一１迅速に実現されるからである。さらに本方法はたとえばインタフ、−スモジプ、−ルＳＢ（第１図ないし第４図）または計算ユニットＲＥＩないしＲＥ３　（第３図）に使用され得る。

第５図は２つのビットレート適応段ＲＡＩおよびＲＡ２でのビットレート適応のための本発明による方法の１つの可能な実現を示す。第１のピノトレー）Ｊ応段ＲＡＩは、終＠機器ＥＡおよび（または）　ＥＤ　（第１図および第２図）の側で生ずるデータレートＤＲを、第２のビットレート適応段ＲＡ２により通信網ＯＦまたはＰＦに相応する網レートＮＲに同化させられる中間伝送レートＺＵＲに適応させる。同時に反対方向のビットレート適応、すなわち網レートＮＲから第２のど、トレード適応段ＲＡ２を介して中間伝送レートＺＵＲへの、また最後に第１のビットレート適応段ＲＡＩを介してデータレートＤＲへのビットレート適応も行われる。いまの実施例ではｌ５ＤＮ標準に基づくＢチャネルがＶ、２４／Ｖ。

２８インタフエースを設けられた下記のパラメータを存する終端機器ＥＡまたはＥＤ（第１図および第２図）に接続される：ｌ停止ビット、７データビノト、９゜６ｋＢｉｔ／ｓ（Ｄ伝送レート、非同期動作、ＸＯＮ／Ｘ０ＦＦ７０−制２’ Ｈ，コのビットレート１１！応の実現のためにＣＣＩＴＴ勧告に従えば、両ビットレート連応段ＲＡＩおよびＲＡ２のなかの速度適応は、好ましくはＣＣＩＴＴ勧告Ｉ、４６０′５たは１．４６３　（Ｖ、１１０）に従って行われる。このことは、データレートＤＲが９．　６　ｋＢ　ｉ　ｔ／ｓ＋ｓレー）ＮＲが６４ｋＢｉｔ／ｓ、また中間伝送レートＺ　Ｕ　Ｒが１６ｋＢｉｔ／ｓであることを意味する。

第６図ないし第１２図には全体のビットレート適応が両ビ、トレード適応段ＲＡ１およびＲＡ２を介しての通信網ＯＦまたはＰＦの準レートＮＲから終端機器ＥＡまたはＥＤのデータレートＤＲへの移行により示されている。

第６図は、通過接続ユニットＤＳ（第３図）から結合ユニットに１ないしに６に割当てられるような、その長さが理論的に制限されていないＢチャネルのデータフローＤＡＳを示す０重要なデータはバイトＢＹあたり２つのビットに制限されており、また第６図のデータフローＤＡＳ中に相い異なるハツチングおよび第１のバイトの連続した番号付けにより示されている。計蒐ユニン）ＲＥｌないしＲＥ３　（第３図）は相応のデータフローＤＡＳからデータをバイトごとに指定された順序で結合ユニットに１ないしに６（第３図）を介して取り出し、またこれらをメモリ場所ＢＹＯないしＢＹ＋５またはＢＹ１６ないしＢＹ３１に計算ユニットＲＥＩないしＲＥ３　（第３図）のローカルメモリ内に等しい順序でおく、すなわちデータフローＤＡＳのバイトＢＹ　（Ｎ）はメモリ場所ＢＹＯに、バイトＢＹ（Ｎ＋１）はメモリ場所ＢＹＩに割当てられる（以下同様）。

第７図には計算ユニットＲＥＩないしＲＥ３　（第３図）のローカルメモリセル内に位置する２つのデータセントＤＳＯおよびＤＳＬが示されており、その際にこの実施例の各データセントＤｓｏおよびＤＳＩは４つのワードＷＯないしＷ３またはＷ４ないしＷ７から、また各ワードＷＯないしＷ７は４つのバイトから成っている。こうして３２ビツトのワード長さＷＬが生ずる。生ずるデータはバイトごとにデータフローＤＡＳ　（第６図）から取り出され、また連続的にデータセットＤＳＯまたはＤＳＩのなかに保管される。データセットＤＳＯまたはＤＳＩの１つが完全に新しいデータで書かれているならば、他のデータセットＤＳＩまたはＤＳＯ中のデータ保管が継続される。データセフ）ＤＳＯまたはＤＳＩが書かれない段階では、このデータセットＤＳＯまたはＤＳＩのデータの処理が進行する、、：うして常に１つのデータセットＤＳＯまたはＤＳＩが処理されており、その間に他のデータセットが新しいデータで書かれる。前提は、データセットＤＳＯまたはＯ５１が、第２のデータセットが再び満たされている以前に、続いて処理され得ることである。このことを達成するため、たとえば第３図により説明した相応の能力を有する並列の計算装置ＰＲＷが使用される。データセットＤＳＯまたはＤＳＩのなかの個々のハイ１−ＢＹ　（第６図）の保管順序はバイトＢＹＯないしＢＹ１５またはＢＹ１６ないしＢＹ３１の番号付けに相応して行われる。

すなわちバイトＢＹ　（第６図）は列のなかに上から下へ、また列ごとに右から左へデータセットＤＳＯまたはＤＳＩのなかに保管される。明確化のために、第６図中で特にハツチングされた重要なビットは第７図にも引き継がれている。

第８図は第２のビットレート適応段ＲＡ２で行われるような完全に新しいデータで満たされたデータセラ）ＤＳＯの３つの別の処理ステップを示す、第１のステップでワードＷｌないしＷ３の内容が下記のように左方にシフトされる：ワードＷ１は２つのビット位置だけ、ワードＷ２は４つのビット位置だけ、またワードＷ３は６つのビット位置だけ左方にシフトされる。ワードＷＯは不変にとどまる。第８ｂ図は第８ａ図中の出発位置からのシフトにより生ずるデータセットＤＳＯ中の重要なデータの階段状の配置を示す６重要なデータが垂直方向に重なっていないことが示されており、このことは第２のステップに対する前提である。

このなかで４つのワードＷＯないしＷ３のすべての重要なデータがワードＷＯのなかにまとめられる（第８ｃ図）、データワードＴｍｐＡへのワードＷＱの引き渡し、本来の第３のステップ、により第２のビットレート適応段ＲＡ２のなかの適応が終了され、また新しいデータがデータセラ）ＤＳＯのなかに記憶され得る。

続いてデータセットＤＳＬの処理が等しい仕方で行われ、その間にデータセットＤＳＯのなかに再び新しいデータがおかれる。この処理ステップの後に伝送レートはファクタ４だけ小さくされている。６４ｋＢｉｔ／ｓの綱し−１−ＮＲは１６ｋＢｉｔ／ｓの中間伝送レートＺＵＲに減ぜられている。

この実施例では３２Ｂｉｔのワード長さＷＬから出発された。いまの場合のように４つのワードＷＱないしＷ３がデータセットＤＳＯまたはＤＳＩに対して選ばれると、説明される方法により重要な関連したデータを育するまさにワードＷ０が得られる。しかし、たどえば１Ｇまたは６ｄＢｉｔのような他のワード長さＷＬも考えられる。いまの実施例のように重要なデータを関連して１つのワードのなかにおきたいならば、データセットＤＳＯまたはＤＳＩあたりのワードの数が１つのワードのなかのハイドの数に等しくなければならないという一般的な規則が生ずる。

データフロー１）Ａｓ　（第６図）を第１のピントレート適応ＲＡＩの処理ステップと同期化させるため、データフロー〇ＡＳのなかで特定の同期化ビットパターンＮｂを探索する必要がある。いまのＶ、２４インプリメンテーシジンではこれは、開始時およびデータ転送の間に規則的な間隔で送られる零バイトである。

この零バイトは同期化のためにデータワードＴｍｐＡのなかで特定の位置を占めなければならない。いまの実施例では、同期化ビットパターンＮｂの最下位ビットがデータワードＴｍｐＡの最下位ビットと位置が合致するとき、すなわち同期化ビットパターンＮｂがデータワードＴｍｐＡ中で右に位！するとき、同期化が達成されている。第９図には同期化のために必要なステップが示されている。第２のビットレート適応第ＲＡ２のなかで減ぜられたデータフローＤＡＳ　（第６図）のデータワードＴｍｐＡ中に位置する部分は３２Ｂｉｔのワード長さＷＬおよび９Ｂｉｔの同期化ビットパターン長さの際に好ましくはそれぞれ探索されるビットパターンを備えている２つの定常的な探索窓ＳＦＯおよびＳＦＩと比較される。

両探索窓ＳＦＯおよびＳＦＩとの比較が否定的な結果になれば、データワードＴｍｐＡは１位置だけ右方にシフトされる。つづいて再び、データワードＴｍｐＡのなかに存在するデータと両探索窓ＳＦＯおよびＳＦＩのなかに存在するデータとの比較が行われる。探索窓ＳＦＯの内容がデータワードＴｍｐＡの現在の位置でデータワードＴｍｐＡの内容と合致すれば、重要なデータフローの開始が認識されており、また同期化ビットパターンＮｂがデータワードＴｍｐＡ中に右に位置している。探索窓ＳＦＩの内容がこの位置でデータワードＴｍｐＡの内容と合致すれば、データワードＴｍｐＡはいまの実施例では、同期化ビットパターンの右位置がデータワードＴｍｐＡ中で満足されるように、別の８つのビット位置だけ右方にシフトされなければならない、この同期化のために必要な方法ステップとならんで、休止信号、ブレーク信号などのような重要でない信号は自動的にデータフローから除かれる。同期化の後に残留するデータは利用データとならんで、ＣＣＩＴＴ硯格の種痘に予定されているような種々の制御データおよび追加的な伝送データを含んでいる。

２つの探索窓ＳＦＯおよびＳＦＩの代わりにただ１つの探索窓ＳＦＯも使用ざｈ得る。しかし、その場合にはより長い探索時間見込まなければならない。なぜならば、平均的に多くの場所的にすらさ机た探索窓ＳＦＯおよび５ＦＩＯ際よりも多くの比較を行う必要があるからである。しかし、他方で過多に場所的にずらされた探索窓も同期化のために使用され得る。探索窓の数が過大に選ばれると、探索の効率が低下する。なぜならば、一方では比較の数が再び増大し、また他方ではより大きいメモリ需要が探索窓に対して必要とされるからである。

第１０図は同期化されデータユニットＤＥ内におかれる第１のビットレート連り段ＲＡＩの前のデータフローＤＡ３と第１のビットレート適応段ＲＡＩのなかでの処理の際に使用される処理クロックＴｋｔＯないしＴｋｔ４とを示す。データユニットＤＥはたとえば２つのデータワードＴｍｐＡおよびＴｍｐＢから成っており、また処理クロックＴｋｔＯのなかで完全に処理される。データユニットＤＥの処理の後にデータワードＴｍｐＣおよびＴｍｐＤが新しいデータワードＴｍｐＡおよびＴｍｐＢになる。同様に残りのデータワードの名称もずらされる。

この名称変更およびずらしは第１０図中にあげられている処理クロ、りＴｋｔＯないしＴｋｔ４の各々に対して明白である。第１０図の表中で第２のビットレート適応段ＲＡ２から出発するデータは右から左へ計算ユニットＲＥＩないしＲＥ３により予め定められた３２Ｂｉｔのワード長さＷＬにおかれる０表中で個々のピントはそれらの機能に従って名付けられている。クロックＴｋｔＯのなかにはデータワードＴｍｐＡのなかで続く情報が存在している。同期化ビットパターンＮｂは、すべてのビットが零にセントされている零バイトである。続いて、同しく探索窓ＳＦＯまたはＳＦＩ　（第９図）のなかに組み入れられ得る１つの１が続く、開始ビットｓｔａにより、Ｖ、２４／Ｖ、２８のプロトコルに相応して３Ａ、ＳＢ、Ｘまたは“１”のような別の制御データにより中断される利用データｂＯないしｂ７０本来の開始が示される。利用データｂＯないしｂ７の最後のピントの後に最後にそれぞれ停止ビットｓｔｏが送られる。ｖＦ別な情報ユニットを空バイトＬｂが形成し、そのなかで別のＭｉｌｌ　１１１０データがコード化され得る。それはたとえば伝送達文のコード化またはＶ、２４／Ｖ、２８標準中に予定されている他の指示である。説明されるシーケンスはいま第１０図の裏全体を越えて延びており、またその際に、５つのデータワードＴｍｐＡないしＴｍｐＥの後に規則的に繰り返す、伝送の同期化状態をａ単に監視するために使用され得るデータフローの構造を示す。同期化状態の検査が否定的な結果になるときに初めて、第９図で説明される方法によりデータフローが新たに同期化されなければならない。

第１１図は両データワードＴｍｐＡおよびＴｍｐＢを有するデータユニットＤＥを示す。相い続いてまた等しいクロックで進行する３つの処理ステップに対する出発位置は第１１ａ図に示さ机ている。そこに第１ｏ図の表中のようにデータワー１’ＴｍｐＡおよびＴｍｐＢに対する等しいデータユニットがクロックＴｋｔＯに対して明らかにされている。両データワードＴｍｐＡおよびＴｍｐＢのながでいま開始および停止ビットｓｔａまたはｓｔｏ以外のすべてのｗＩｍデータが除かれる。データワードＴｍｐＡのなかに残留する残りのデータは左方にデータワードＴｍｐＡの上側の矢印により示されている方向（第１１ｂ図）にずらされ、その間にデータワードＴｍｐＡのなかに残留する残りのデータは右方にデータワードＴｍｐＡの下側の矢印により示されている方向（第１１ｂ図）にずらされる。

この説明される実施例の結果は第１１ｂ図から明らかである。これは現在計蒐ユ二ントＲＥＩないしＲＥ３に対して利用されるマイクロプロセッサおよび関連付けられた二重ワードの左または右シフトのためのそれらの特別な機能に対する出発位置でもある。それによって第１１ｂ図のデータユニットＤＥの内容は関連して、データがそれらの新しい形態でデータワードＴｍｐＡのなかでもデータワードＴｍｐＢのなかでも再び右に位置するまで右方にずらされる。シフト方向は第１１ｃ図の上側の矢印により示されている。

特別な機能の利用のもとに使用される最近のマイクロプロセッサを利用しての前記の方法ステップの代わりに、データワードＴｍｐＡまたはＴｍｐＢのシフトは個々にも行われ得る。その場合に欠点はなかんずくより長くかつ費用のかがる方法進行にある。

第１２図はさらに本来の抽出段階と呼ばれ得る等しいクロックＴｋｔＯで進行する方法段階を示す。利用データｂｏないしｂ７はいま選別されたデータフローから抽出され、またｍ後処理または内挿のために中央の計マ機ＺＲＣ第３図参＠）または計ＩＥｌｉＲ（第１図、第２図および第４図参照）に伝達される。この過程を説、明するため追加的な抽出ワードＢＸＷがデータユニットＤＥの上側に導入される。抽出ワードＢＸＷは過程の開始時に、第１２ａ図中に示されているように、完全にｊで満たされている。前記の右シフト操作によりデータワードＴｍｐＡおよびＴｍｐＢの内容は右に抽出ワードＢＸＷのなかにずらされる（第１２ｂ図）。

抽出ワードＢＸＷから利用データｂＯないしｂ７（第１２ｂ図の黒い伜）が読まれ、またレジスタＢＡを介して伝達される。抽出ワードＢＸＷのなかで読まれたピント位置は相応の開始および停止ピントｓｔａおよびｓｔｐと一緒に１で重ね書きされる（第１２ｃ図参照）。別の重要なデータがデータワードＴｍｐＡのなかに存在しているならば、これらは、データワードＴｍｐＡがもはや重要なデータを含まなくなるまで、また抽出ワードＢＸＷのなかでデータが左に生ずる（第１２ｄ図）まで抽出ワードＢＸＷのなかにずらされる。いまこのクロックＴｋｔＯのなかで最後にバイト利用データｂＯないしｂ７が読まれ（第１２ｅ図）、また抽出ワードＢＸＷのなかで再び１により！換される（第１２ｆ図）、目下のデータユニットＤＥの処理はそれによって終了されており、またすぐ次のクロックでのデータワード記号の新割当が第１０図の指示に従って行われ得る。

前記のように、ビットレート適応は同時に両方向に行われる。第６図ないし第１２図により説明された方法はもちろん他の方向、すなわちデータレートＩ）Ｒから網レートＮＲへの方向にも応用され得る。相応の方法ステップはその際に、第９図により説明された同期化ステップを必要としない簡単化をして、単に逆の順序で応用される。

計算ユニットＲＥｉないしＲＥ３　（第３図）のローカルメモリのデータセットＤＳＯおよびＤＳＬ（第７図）のなかで処理すべきデータフローＤＡＳ　（第６図）のデータは、最初にたとえばＦＩＦＯ（先入れ先出し）メモリにより実現された中間メモリのなかに記憶され、また第２のステップで初めて計算ユニットＲＥＩないしＲＥ３　（第３図）のローカルメモリのなかに伝達されてもよい、データの中間記憶によりデータセノＮ）ＳｏおよびＤＳＩ（第７図）の前記の交互の処理は必要でない、特に両データセン）ＤＳＯおよびＤＳＩが互いに処理され得る。

結合ユニットに１ないしに６（第３図）のｉｔの実施のために、ＨＳ　ＣＸという品名のシーメンス製のモジエールまたは他の適当なモジトルが使用可能であり、その際にＨ３ＣＸにはＦＩＦＯメモリとして構成された中間メモリが既に集積されている。最後に中間メモリはデータセットＤＳＯおよびＤＳＬの数を雛−のデータセットＤＳＯまたはＤＳＩへ減少することも可能にする。

全ワード長さＷＬはいまの実施例では３２ビツトのすべての変数およびメモリュニントに対して示されている。示された方法ステップは容易に任意に選ばれたワード長さＷＬにも適応され得る。

もちろん本発明は現行のｌ５ＤＮ標準のもとての応用に制限されず、ｌ５ＤＮの変更された能力特徴においても、また他の綱でも等しい諜Ｒ設定の際に使用され得る。

Ｆｉｇ、　１〜．２日昏３〜・４ＮＲＺＵＲＤＲ〜、５Ｆ’ＩＱ、　８〜．７ａＦｉｇ、　７ｂ〜、鋤日昏にく口ｓｉｔ　６ｉｉ　５ｉ診のト←　ロトＩ＋ｃｏ−一フロントページの続き（３１）優先権主張番号　０２４５３／９ｌ−６（３２）優先臼　１９９１年８月２１日（３３）優先権主張国　スイス（ＣＨ）（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、ＪＰ、ＵＳ（７２）発明者　スカルスキー、ベータースイス国　ツエーハー−８０４８チューリッヒ　シュネーベリシュトラーセ　７

Claims

【特許請求の範囲】

１．計算機と通信網と接続されている別のデータ送信およびデータ受信装置との間のデータ交換の目的でディジタル通信網に計算機を接続するための装置において、一方で計算機（Ｒ）に、また他方で参照点（ＳＴ）において少なくとも各１つのベースチャネ形および補助チャネルを有する少なくとも１つの接続を介して通信網（ＯＦ；ＰＦ）のなかに設けられている交換設備に接続されているインタフェースモジュール（ＳＢ）が設けられており、インタフェースモジュール（ＳＢ）がチャネル割当ユニット（ＫＺＥ）、並列な計算機構（ＰＲＷ）およびバス適応ユニット（ＢＡＥ）から成っており、並列な計算機構（ＰＲＷ）のなかに中央の計算機（ＺＲ）および少なくとも１つの計算ユニット（ＲＥ１）が設けられており、また並列な計算機構（ＰＲＷ）が接続のすべてのチャネルを同時に処理し得ることを特徴とするディジタル通信網に計算機を接続するための装置。
２．通信網（ＯＦ；ＰＦＬ）がＩＳＤＮ標準に従って標準化されており、また参照点（ＳＴ）における接続がＢチャネル構造を有する一次レート接続であることを特徴とする請求の範囲１記載の装置。
３．チャネル割当ユニット（ＫＺＥ）が送信−受信ユニット（ＳＥ）、フレームシンクロナイザー（ＲＳ）ならびに通過接続ユニット（ＤＳ）を含んでおり、送信−受信ユニット（ＳＥ）が一方の側で接続または一次レート接続に、また他方の側でフレームシンクロナイザー（ＲＳ）を介して通過接続ユニット（ＤＳ）に接続されており、通過接続ユニット（ＤＳ）が少なくとも結合ユニット（Ｋ１、 …、Ｋ６）と接続されており、また送信−受信ユニット（ＳＥ）、フレームシンクロナイザー（ＲＳ）および通過接続ユニット（ＤＳ）がバス（ＴＢ）を介して中央の計算機（ＺＲ）に接続されていることを特徴とする請求の範囲１または２記載の装置。
４．通過接続ユニット（ＤＳ）の通過接続経路がプログラムにより予め定められていることを特徴とする請求の範囲３記載の装置。
５．中央の計算機（ＺＲ）も並列な計算機構（ＰＲＷ）の存在する計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）も各トランスピュータまたは信号プロセッサから成っていることを特徴とする請求の範囲１または２記載の装置。
６．バス適応ユニツト（ＢＡＥ）がメモリユニット（ＳＥ）およびバス制御ユニット（ＢＳ）から成っていることを特徴とする請求の範囲１または２記載の装置。
７．終端機器（ＥＡ、ＥＤ）からディジタル通信網（ＯＦ、ＰＦ）を介して、もしくは計算機（Ｒ）を介して進行プログラムがインタフェースモジェール（ＳＢ）のなかにロード可能であることを特徴とする請求の範囲１または２記載の装置。
８．インタフェースモジュール（ＳＢ）がモジェラーに構成されており、またステッブ伏に同時に計算機（Ｒ）にアクセスする終端機器（ＥＡ、ＥＤ）の数に適応され得ることを特徴とする請求の範囲１または２記載の装置。
９．インタフェースモジュール（ＳＢ）と接続されている計算機（Ｒ）を介して別の回路網（ＮＷ）が別の計算機（Ｒ２、Ｒ３）と参照点（ＲＰ）を介して接続されていることを特徴とする請求の範囲１または２記載の装置。
１０．少なくとも１つの別の計算機（Ｒ４）が参照点、（ＲＰ）を介して回路網（ＮＷ）に接続されていることを特徴とする請求の範囲９記載の装置。
１１．データフローのなかの制御および（または）利用データが相い異なる伝送レートで作動する少なくとも２つのユニットまたはデータ綱の間で、特に通信網と計算機との間で交換されるデータチャネルのビットレート適応のための方法において、データフロー（ＤＡＳ）が計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）のワード長さ（ＷＬ）により予め定められた少なくとも１つのデータセット（ＤＳ０、ＤＳ１）またはデータユニット（ＤＥ）に分割され、また利用情報がデータセット（ＤＳ０、ＤＳ１）またはデータユニット（ＤＥ）から抽出され、また計算機（Ｒ、Ｒ２、Ｒ３、Ｒ４）またはデータ綱に伝達されることを特徴とするデータチャネルのビットレート適応のための方法。
１２．ビットレート適応がＣＣＩＴＴ勧告Ｖ．１１０に従って行われることを特徴とする請求の範囲１１記載の方法。
１３．送信方向にも受信方向にもデータが伝送され、またビットレート適応が少なくとも１つの段（ＲＡ２、ＲＡ１）で行われることを特徴とする請求の範囲１１または１２記載の方法。
１４．制御データのなかに設けられており周期的に操り返す同期化ビットパターン（Ｎｂ）が同期化のため、またデータフロー（ＤＡＳ）のなかの重要なデータの開始の認識のために使用され、またデータフロー（ＤＡＳ）との計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）のこの同期化のために少なくとも１つの探索窓（ＳＦ０、ＳＦ１）が設けられていることを特徴とする請求の範囲１１または１２記載の方法。
１５．たとえば休止信号のようにデータフロー（ＤＡＳ）中の場合によっては生ずる重要でないデータが消去されることを特徴とする請求の範囲１１または１２記載の方法。
１６．２段または多段のビットレート適応（ＲＡ１、ＲＡ２）の際に最後の段（ＲＡ２）が少なくとも１つのデータセット（ＤＳ０、ＤＳ１）を含んでおり、データフロー（ＤＡＳ）が連続的にデータセット（ＤＳ０、ＤＳ１）のなかに格納され、少なくとも２つのデータセット（ＤＳ０、ＤＳ１）においてこれらが次々とデータの格納のために利用され、データセット（ＤＳ０、ＤＳ１）のなかのワード（Ｗ０、…、Ｗ３；Ｗ４、…、Ｗ７）の数が計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）のワードのなかのバイト数に一致し、またこれらのデータセット（ＤＳ０、ＤＳ１）の個々のワード（Ｗ０、…、Ｗ３；Ｗ４、…、Ｗ７）が互いにずらされ、またワード（Ｗ０；Ｗ１）または等しい大きさの別のレジスタのなかに一括されることを特徴とする請求の範囲１１または１２記載の方法。
１７．すべての機能、特にデータフロー（ＤＡＳ）と計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）との間の周期化状態の検査がビットレート適応の進行の間にテストされることを特徴とする請求の範囲１１または１２記載の方法。
１８．データフロー（ＤＡＳ）の制御データが部分的にまたは完全に消去されることを特徴とする請求の範囲１１または１２記載の方法。
１９．データユニット（ＤＥ）が少なくとも１つのデータワード（ＴｍｐＡ、… 、ＴｍｐＦ）から成っており、データユニット（ＤＥ）の内容が抽出ワード（ＢＸＷ）のなかに中間記憶され、またその後に初めて計算機（Ｒ；Ｒ２、Ｒ３、Ｒ４）に伝達されることを特徴とする請求の範囲１１または１２記載の方法。
２０．進行がクロック（Ｔｋｔ０、Ｔｋｔ１、…）で行われ、またクロックあたり少なくとも１つのデータユニット（ＤＥ）が処理されることを特徴とする請求の範囲１１または１２記載の方法。
２１．相応のデータフロー（ＤＡＳ）を有する複数のデータチャネルが等しい計算ユニット（ＲＥ１、ＲＥ２、ＲＥ３）のなかで処理されることを特徴とする請求の範囲１１または１２記載の方法。
２２．計算機（Ｒ；Ｒ２、Ｒ３）と通信網（ＯＦ、ＰＦ）と接続されている別のデータ送信およびデータ受信装置（ＥＡ、ＥＤ）との間のデータ交換の目的でディジタル通信網（ＯＦ、ＰＦ）に計算機（Ｒ；Ｒ２、Ｒ３、Ｒ４）を接続するための装置における、請求の範囲１１による方法の応用。