JPH064689A - リニアアレイ型の並列ｄｓｐプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 同一命令サイクル中に書き込みと次の処理の
ための読み出しを同時に実行する。 【構成】 メモリＡセル３及びメモリＢセル５に、３ト
ランジスタのメモリセルを使用し、かつその書き込みビ
ット線と読み出しビット線を専用化し、個別に持つよう
にした。すなわち、入力ＳＡＭ部からデータメモリＡ部
を経由してＡＬＵアレイ部に至る各プロセッサエレメン
トごとに１本の縦のビット線は、従来例で入力ＳＡＭ部
からデータメモリＡ部を経由してＡＬＵアレイ部に至る
読み出しビット線と、ＡＬＵアレイ部からデータメモリ
Ａ部に至る書き込みビット線の、各プロセッサエレメン
トごとに２本の縦のビット線になっている。この時、メ
モリＡセル３は、その書き込みのためのひとつのトラン
ジスタと、読み込みのための２つのトランジスタは、そ
れぞれ別の書き込みビット線と読み出しビット線に接続
されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビなどの映像信号
の処理をプログラマブルに実現するリニアアレイ型の並
列ＤＳＰプロセッサに関するもので、特にその構成要素
のメモリセルの、読み出しと書き込みのビット線を別々
にして、メモリアクセスのリードとライトを別々とし
て、パイプライン動作を可能とし、そのプロセッサの処
理性能を向上させたものに関する。

【０００２】

【従来の技術】本発明は、テレビなどの映像信号をソフ
トウェアプログラムでディジタル信号処理するための、
ＳＩＭＤ制御のプログラマブルなリニアアレイ型の並列
ＤＳＰプロセッサの構成に関するもので、特にその処理
能力を向上させるために、各プロセッサエレメントにお
けるＡＬＵとデータメモリの間の書き込み及び読み出し
をパイプライン化した構成とすることを特徴とするもの
である (ＳＩＭＤ制御：Single Instruction stream Mu
lti Data stream／全てのプロセッサエレメントが一つ
のプログラムにより連動して動作する）。

【０００３】従来技術として、テレビなどの映像信号の
ディジタル信号処理をプログラマブルに実現するプロセ
ッサの構成として、ＳＩＭＤ制御のリニアアレイ型プロ
セッサがある（例えば、JIM CHILDERS,et al "SVP:SERI
AL VIDEO PROCESSSOR" IEEE1990 CUSTOM INTEGRATED CI
RCUITS CONFERENCE 17.3 ）。

【０００４】このプロセッサは、図２のように１ビット
ＡＬＵによる演算アレイをＶＲＡＭに組み込んだ形にな
っている。以下この図２から説明する。

【０００５】このプロセッサは、大きくは、入力ＳＡＭ
（シリアルアクセスメモリ）部、データメモリＡ部、Ａ
ＬＵアレイ部、データメモリＢ部、出力ＳＡＭ部、プロ
グラム制御部などに分けられる。

【０００６】プログラム制御部にはプログラムメモリと
そのシーケンス制御回路がある。また入力ＳＡＭ部、デ
ータメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、
出力ＳＡＭ部は、全体でリニアアレイ（直線配列）型の
多数並列化したプロセッサエレメント群を構成してお
り、プログラム制御部内にある、共通の一つのプログラ
ム制御部により連動してＳＩＭＤ制御される。

【０００７】なお入力ＳＡＭ部、データメモリＡ部、デ
ータメモリＢ部、出力ＳＡＭ部は、基本的にメモリであ
り、それらのメモリのためのＲＯＷアドレスデコード
は、詳細に説明しないが、図２においては、このプログ
ラム制御部に含まれているものとして以下説明する。

【０００８】多数並列化されたプロセッサエレメントの
単一エレメントは、図２で斜線で示したような縦の細長
い範囲であり、これが図で横方向に直線配列で並んでい
る。即ち、ひとつのプロセッサエレメントを構成するの
に必要な、ごく一般的な図３のようなプロセッサの構成
を、図２の斜線で示した縦の細長いプロセッサエレメン
トがそれぞれ実現している。

【０００９】入力バッファメモリ（ＩＱ）に相当するの
が入力ＳＡＭ部である。出力バッファメモリ（ＯＱ）に
相当するのが出力ＳＡＭ部である。第１のデータメモリ
（ＲＦＢ）に相当するのがデータメモリＢ部である。第
２のデータメモリ（ＲＦＡ）に相当するのがデータメモ
リＡ部である。第１のデータメモリと第２のデータメモ
リのデータを、必要に応じて選んで演算するためのセレ
クタ（ＳＥＬ）及びＡＬＵに相当するのが、ＡＬＵアレ
イ部である。

【００１０】このプロセッサエレメントの普通のプロセ
ッサとの違いは、普通のプロセッサではそのハードウェ
アはワードプロセッサであり、ワードを単位として処理
するが、このプロセッサの場合はそのハードウェアはビ
ットプロセッサであり、ビットを単位として処理する点
である。ビットプロセッサはハードウェアが小さく、普
通には実現できない程多数の並列数を実現できる。なお
プロセッサエレメントの直線配列の並列数は、映像信号
の一水平走査期間の画素数（Ｈ）に一致させる。

【００１１】更にこのプロセッサエレメントの構造は、
図４のように概略書くことができる。入力ＳＡＭ部の一
つのプロセッサエレメント分は、図４における一つの入
力ポインタセル１と縦に並んだ複数の入力ＳＡＭセル２
からなる。入力ＳＡＭセル２は図２の入力ビット数分
（ＩＳＢ）縦に並べて用意されるのだが、図４ではそれ
を省略して一つだけ代表して表示している。なお入力ポ
インタセル１は、シフトレジスタを構成するためのフリ
ップフロップ（ＦＦ）である。

【００１２】データメモリＡ部の一つのプロセッサエレ
メント分は、図４におけるメモリＡセル３を、図２のＭ
ＡＢのビット数分用意されて縦にならんでいるのだが、
図４ではそれを省略して一つだけ代表して表示してい
る。

【００１３】ＡＬＵアレイ部の一つのプロセッサエレメ
ント分は、図４におけるＡＬＵセル４である。ここでＡ
ＬＵセル４中の本当のＡＬＵ部分は１ビットＡＬＵであ
り、全加算器（フルアダー）程度のものである。またＡ
ＬＵセル４中のセレクタ（ＳＥＬ）は、１ビットＡＬＵ
の入力選択のためのものであり、図中の複数のＸ印で示
すバスとの交点のうちの一つのバスからのデータを選択
する。なおＦＦはフリップフロップ（１ビットレジス
タ）である。

【００１４】データメモリＢ部の一つのプロセッサエレ
メント分は、図４におけるメモリＢセル５を、図２のＭ
ＢＢのビット数分用意されて縦に並んでいるのだが、図
４ではそれを省略して一つだけ代表して表示している。
なおメモリＡセル３とメモリＢセル５は同じもので良
い。

【００１５】出力ＳＡＭ部の一つのプロセッサエレメン
ト分は、図４における一つの出力ポインタセル７と縦に
並んだ複数の出力ＳＡＭセル６からなる。出力ＳＡＭセ
ル６は図２の出力ビット数分（ＯＳＢ）縦に並べて用意
されるのだが、図４ではそれを省略して一つだけ代表し
て表示している。なお出力ポインタセル７は、シフトレ
ジスタを構成するためのフリップフロップ（ＦＦ）であ
る。なお出力ポインタセル７と出力ＳＡＭセル６は、そ
れぞれ入力ポインタセル１と入力ＳＡＭセル２と同様の
もので良い。

【００１６】入力ＳＡＭ読みだし信号（ＩＲ）、メモリ
アクセス信号（ＡＡ及びＡＢ）、出力ＳＡＭ書き込み信
号（ＯＷ）などは、メモリセルのワード線であり、アド
レスデコードがされているものとする。またリードモデ
ィファイライトのために、読み出しのための信号はサイ
クルの前半、書き込みのための信号はサイクルの後半の
タイミングで発生される。

【００１７】なお図４において、セルを縦に通過する接
続線（ビット線）は、縦に並ぶ回路要素を同様に接続し
ながら通過するものとする。また横方向の接続線のう
ち、メモリのワード線および入力データバスは、横に並
ぶ回路要素を同様に接続しながら通過し、ポインタの線
は隣に並ぶ対応する回路要素同志手をつなぐように接続
される。

【００１８】次にこのプロセッサの動作を、図２、図４
を使って説明する。入力信号は入力ＳＡＭ部に導かれ
る。入力ポインタセル１を構成するフリップフロップは
シフトレジスタを構成しており、このシフトレジスタが
リレーする論理“Ｈ”を１つ立てた１ビット信号即ち入
力ポインタ信号（ＩＰ）が作られ、その論理“Ｈ”で指
定されたプロセッサエレメントの入力ＳＡＭセル２に入
力データ（ＩＮ）が書き込まれる。入力データバス及び
入力ＳＡＭセル２はそれぞれＩＳＢビットだけあるが、
図４では１ビット分だけを示している。

【００１９】入力データは、映像信号の一水平走査期間
ごとに、入力ポインタにより入力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭに記憶していくことが出来、並んだ
プロセッサエレメント数が映像信号の一水平走査期間の
画素数分（Ｈ）であるので、入力映像信号のデータレー
トに合わせたクロックで、一水平走査期間右方向へＳＡ
Ｍ書き込みを続け、一水平走査期間分の入力データを入
力ＳＡＭ部に蓄積できる。このような入力動作は、水平
走査期間毎に繰り返される。

【００２０】プログラム制御部は、入力ＳＡＭ部、デー
タメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、出
力ＳＡＭ部を以下のようにＳＩＭＤ制御して、処理を実
行する。

【００２１】一水平走査期間分の入力ＳＡＭ部に蓄積さ
れた入力データは、次の一水平走査期間において、必要
に応じてプログラム制御部の制御のもとに入力ＳＡＭ部
からデータメモリＢ部へ移され、演算処理に使われる。
この動作はプログラムで入力ＳＡＭ部の必要なビットの
記憶内容を入力ＳＡＭ読みだし信号（ＩＲ）によりアク
セスしては、転送先のデータメモリＢ部の所定のメモリ
セルへメモリアクセス信号（ＡＢ）を出して書き込んで
いくことにより実現する。

【００２２】ここで入力ＳＡＭ読みだし信号（ＩＲ）と
メモリアクセス信号（ＡＢ）はワード線であり、それぞ
れ複数あるが、これはアドレスデコーダでデコードされ
ている。またこれらワード線はリードモディファイライ
トのために、読み出しのための信号はサイクルの前半、
書き込みのための信号はサイクルの後半のタイミングで
発生される。このデータ転送は縦方向のビット線を経由
して１ビット１ビット行われる。なおこのデータ移動に
際してＡＬＵで処理することは何もないが、ＡＬＵセル
４を通るようになっており、その際ＡＬＵ出力制御信号
（ＢＢ）が所定のタイミングで発生されている。

【００２３】入力ＳＡＭ部の各入力ＳＡＭセル２からの
読みだし信号（ＩＲ）とデータメモリＡ部の各メモリセ
ルへメモリアクセス信号（ＡＡ）は同じアドレス空間に
あり、メモリの同じＲＯＷデコーダでデコードされて、
ワード線として与えられるものである。

【００２４】データの演算処理にあたり、必要に応じて
データメモリＡ部とデータメモリＢ部の間では、所定の
メモリセルへメモリアクセス信号（ＡＡ、ＡＢ）を出し
て読み出し或いは書き込みを行い、データを移動でき
る。これも入力ＳＡＭ部からデータメモリＢ部へのデー
タ転送同様リードモディファイライトで、縦方向のビッ
ト線を経由して１ビット１ビット行われる。またこの時
もデータ移動に際してＡＬＵで処理することは何もない
が、ＡＬＵセル４を通るようになっており、その際ＡＬ
Ｕ出力制御信号（ＢＡ或いはＢＢ）が所定のタイミング
で発生される。

【００２５】よって、データメモリＡ部とデータメモリ
Ｂ部には、過去に上述のようにして書き込まれた入力デ
ータや演算途中のデータが記憶されている。それらのデ
ータ或いはＡＬＵセル４中の１ビットレジスタ（ＦＦ）
に記憶したデータを用いて、それぞれのサイクルにおい
て必要なＡＬＵでのビット演算処理ができる。

【００２６】このＡＬＵセル４での演算動作は、ＡＬＵ
制御信号（ＡＬＵ−ＣＯＮＴ）によりプログラムから指
定される。ＡＬＵセル４で演算した結果は、ＡＬＵセル
４中の１ビットレジスタに記憶されるか、必要に応じて
再びデータメモリＡ部或いはデータメモリＢ部に書き込
まれる。

【００２７】例えばデータメモリＡ部のあるビットのメ
モリＡセル３のデータとデータメモリＢ部のあるビット
のメモリＢセル５のデータを加算してデータメモリＢ部
の今読み出したビットのメモリＢセル５に加算結果を書
き込む場合は以下のようになる。データメモリＡ部の所
定のビットのメモリＡセル３へ読み出し信号（ＡＡ）、
またデータメモリＢ部の所定のビットのメモリＢセル５
へは読み出し信号（ＡＢ）をサイクルの前半に出す。デ
ータメモリＡ部から読み出されたデータとデータメモリ
Ｂ部から読み出されたデータは、ＡＬＵアレイ部のＡＬ
Ｕで演算処理される。ＡＬＵからの出力は、データメモ
リＢ部の先のビットのメモリＢセル５へ書き込み信号
（ＡＢ）をサイクルの後半に出してそこに書き込む。そ
の際にＡＬＵ出力制御信号（ＢＢ）が所定のタイミング
で与えられる。

【００２８】このようにして上下に存在するデータメモ
リＡ部とデータメモリＢ部から、プログラムに応じてデ
ータを読み出しては、ＡＬＵアレイ部で必要な算術演算
或いは論理演算を施し、再びデータメモリＡ部或いはデ
ータメモリＢ部の所定のアドレスに書き込むことが出来
る。この演算処理は全てビット処理であり、１ビット１
ビット処理を進める。

【００２９】一水平走査期間分の演算処理が終わると、
その水平走査期間のうちに、プログラムの最後の部分で
その水平走査期間分の出力データを出力ＳＡＭ部に移す
必要がある。今出力すべきデータがデータメモリＡ部に
あるとする時、所定のメモリセルへメモリアクセス信号
（ＡＡ）をサイクルの前半に出して読みだしを行い、ま
た出力ＳＡＭ部の所定のビットの出力ＳＡＭセル６にデ
ータ転送されるように、その出力ＳＡＭセル６にサイク
ルの後半に書き込み信号（ＯＷ）が発生される。

【００３０】データは縦方向のビット線を経して１ビッ
ト１ビットデータ転送される。またこの時もデータ移動
に際してＡＬＵで処理することは何もないが、ＡＬＵセ
ル４を通るようになっており、その際ＡＬＵ出力制御信
号（ＢＢ）が所定のタイミングで発生される。

【００３１】出力ＳＡＭ部の各出力ＳＡＭセル６への書
き込み信号（ＯＷ）とデータメモリＢ部の各メモリセル
へメモリアクセス信号（ＡＢ）は同じアドレス空間にあ
り、メモリの同じＲＯＷデコーダでデコードされて、ワ
ード線として与えられるものである。

【００３２】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部に蓄積された入力データの読み出
し、必要な演算処理、必要なデータ移動、そして出力Ｓ
ＡＭ部への出力データの書き込みまでが、ビットを単位
とするＳＩＭＤ制御プログラムで制御される。このプロ
グラム処理は水平走査期間を単位として繰り返される。

【００３３】このプログラム処理が終わって出力ＳＡＭ
部に移された出力データは、更に次の水平走査期間に、
以下のように出力ＳＡＭ部から出力される。

【００３４】出力信号は出力ＳＡＭ部から出力データバ
スへ導かれ、このプロセッサの外へ出力される。出力ポ
インタセル７を構成するフリップフロップはシフトレジ
スタを構成し、このシフトレジスタでリレーする論理
“Ｈ”を１つ立てた１ビット信号即ち出力ポインタ信号
（ＯＰ）が作られ、その論理“Ｈ”で指定されたプロセ
ッサエレメントの出力ＳＡＭセル６から出力データが出
力データバスに読み出され、出力データ（ＯＵＴ）とな
る。出力データバス及び出力ＳＡＭセル６は、それぞれ
ＯＳＢビットだけあるが、図４では１ビット分だけを示
している。

【００３５】出力データは映像信号の一水平走査期間ご
とに、出力ポインタにより、出力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭへ場所を移しながら読み出していく
ことが出来、並んだプロセッサエレメント数が映像信号
の一水平走査期間の画素数分（Ｈ）であるので、出力映
像信号のデータレートに合わせたクロックで、一水平走
査期間分の出力データを出力ＳＡＭ部から出力できる。
このような出力動作は水平走査期間毎に繰り返される。

【００３６】１．入力データの入力ＳＡＭ部への書き込
みによる入力動作。 ２．プログラム制御部のＳＩＭＤ制御による、入力ＳＡ
Ｍ部からの入力データ読み出し、データメモリＡ部、Ａ
ＬＵアレイ部、データメモリＢ部による演算処理の実
行、データ転送、そして出力ＳＡＭ部への出力データ書
き込み。 ３．出力データの出力ＳＡＭ部からの読み出しによる出
力動作。 の３つの動作は、映像信号の一水平走査期間を単位とす
るパイプライン動作になっており、ひとつの水平走査期
間の入力データに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。

【００３７】

【発明が解決しようとする課題】従来例の構成では、プ
ログラム制御部のＳＩＭＤ制御による入力ＳＡＭ部、デ
ータメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、
出力ＳＡＭ部による演算処理の実行において、ＡＬＵ入
力のデータソースは、入力ＳＡＭセル２、データメモリ
Ａ部、データメモリＢ部、ＡＬＵセル４の中の１ビット
レジスタのうちの２つである。またＡＬＵ出力のデータ
ディスティネーションは、出力ＳＡＭセル６、データメ
モリＡ部、データメモリＢ部、ＡＬＵセル４の中の１ビ
ットレジスタのうちの１つである。

【００３８】このプロセッサにおける命令サイクルは、
２つのデータソースからデータを読み出してＡＬＵで演
算処理し、データディスティネーションに書き込むまで
である。すなわち、全ての動作ではデータは基本的にＡ
ＬＵを通ることになっており、また全ての処理サイクル
はリードモディファイライト動作になっている。

【００３９】一般にこのプロセッサの入力ＳＡＭセル
２、メモリＡセル３、メモリＢセル５、出力ＳＡＭセル
６は、ＤＲＡＭ構造で作るのでただでさえアクセスタイ
ムが遅い。その上リードとライトの両動作を１サイクル
中に実行するリードモディファイライト動作をさせてい
るので、処理サイクルは遅い動作になっている。

【００４０】この図２のアーキテクチャのプロセッサ
は、一水平走査期間を単位としてプログラム処理するの
で、データレートの高い映像信号に対しても、リアルタ
イム処理で高いプログラマビリティを実現している。そ
れを実現したのは、処理単位をビット単位として一つの
プロセッサエレメントを極端に小型化し、それによって
非常に多数のプロセッサエレメントの並列化をしたから
である。

【００４１】このアーキテクチャのプロセッサの処理性
能は、例えば図２の縦方向の長さを長く、即ち、入力Ｓ
ＡＭ部、データメモリＡ部、データメモリＢ部、出力Ｓ
ＡＭ部のメモリサイズを大きくしても、それぞれのデー
タメモリのアドレス空間が広がるだけで、ワーキングメ
モリが増えるだけである。また図２の横方向の長さを長
く、即ちプロセッサエレメントの並列数を増やしても、
このプロセッサエレメントの並列数は適用する映像信号
の一水平走査期間の画素数に対応させて使うので意味が
ない

【００４２】このアーキテクチャのプロセッサの処理性
能は、命令サイクルの高速化、或いはＡＬＵの並列化、
或いはプロセッサ全体の並列化によるしかない。図２の
プロセッサの命令サイクルの高速化のために、図４の１
トランジスタによるメモリＡセル３及びメモリＢセル５
（これらは同じ）の代わりに、３トランジスタによる図
５のような出力の大きなメモリセルを使い、これによっ
てセンスアンプにかかっていた負担を減らすことにより
高速化を計るというようなことはあった。しかしなおリ
ードモディファイライト動作であった。図５において、
Ｗは書き込みアクセス信号線（ライトワード線）、また
Ｒは読み出しアクセス信号線（リードワード線）であ
る。

【００４３】本件は、このプロセッサにおける命令サイ
クルが遅いという従来の欠点を解決しようとするもので
ある。本件では、メモリの読み出し、書き込みを、別サ
イクルとして命令サイクルの高速化を計っている。

【００４４】

【課題を解決するための手段】本発明による第１の手段
は、リニアアレイ型の並列ＤＳＰプロセッサにおいて、
データメモリ部のメモリセルに接続される読み出しビッ
ト線及び書き込みビット線とを有することを特徴とする
リニアアレイ型の並列ＤＳＰプロセッサである。

【００４５】本発明による第２の手段は、第１の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
少なくともＳＡＭ（シリアルアクセスメモリ）部、デー
タメモリ部、ＡＬＵアレイ部よりなり、上記データメモ
リ部とＡＬＵアレイ部の間のデータのやり取りであるメ
モリ読み出し又は書き込みを独立して行うことを特徴と
するリニアアレイ型の並列ＤＳＰプロセッサである。

【００４６】本発明による第３の手段は、第２の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
データメモリ部のメモリセルの読み出し線をＡＬＵ部の
入力に接続するとともに、上記データメモリ部のメモリ
セルの書き込み線をＡＬＵ部の出力に接続することを特
徴とするリニアアレイ型の並列ＤＳＰプロセッサであ
る。

【００４７】本発明による第４の手段は、第３の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記プロセツサは全てのプロセツサが１つのプログラム
により連動して動作をするＳＩＭＤ制御であることを特
徴とするリニアアレイ型の並列ＤＳＰプロセッサであ
る。

【００４８】本発明による第５の手段は、第４の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記プロセツサは映像信号の水平解像度に相当する個数
のプロセツサよりなり、全てのプロセツサが１期間にお
いて１水平走査線の情報を処理することを特徴とするリ
ニアアレイ型の並列ＤＳＰプロセッサである。

【００４９】

【作用】これによれば、テレビなどの映像信号をソフト
ウェアプログラムでディジタル信号処理するための、Ｓ
ＩＭＤ制御のプログラマブルなリニアアレイ型プロセッ
サの構成および制御に関するもので、特に、ＳＩＭＤ制
御のリニアアレイ型プロセッサであって、その構成要素
である各プロセッサエレメントのデータメモリのビット
線を、書き込みと読み出しの各々に専用に持つようにし
て、各プロセッサエレメントのＡＬＵとデータメモリの
間の書き込み及び読み出しをパイプライン化している。
これにより命令サイクルが高速化し、また同一命令サイ
クル中に書き込みと次の処理のための読み出しを同時に
実行できる。

【００５０】

【実施例】図１が実施例の一つのプロセッサエレメント
のモデルである。従来例が図２を基本にして、図４のモ
デルにより実現していたのに対して、実施例では図２を
基本にして、図１のモデルにより実現する。

【００５１】図４のモデルと図１のモデルの相違は、メ
モリＡセル３及びメモリＢセル５（これらは同じ）に、
図５と同様な３トランジスタのメモリセルを使用し、か
つその書き込みビット線と読み出しビット線を専用化
し、個別に持つようにしたことである。

【００５２】また実施例においては、もはやリードモデ
ィファイライト動作はさせない。即ち一つのビット線の
上では、各サイクルでは読み出し或いは書き込みしかし
ない。しかし、従来に比べてビット線を増やしているの
で、同じだけのデータ転送が可能になっている。ひとつ
のデータ転送にかかわるリード動作とライト動作は、Ａ
ＬＵセル４中の１ビットレジスタ（ＦＦ）によってパイ
プライン動作になっていて、そのふたつの動作は連続す
るふたつのサイクルに分かれる。

【００５３】すなわち、図４で入力ＳＡＭ部からデータ
メモリＡ部を経由してＡＬＵアレイ部に至る各プロセッ
サエレメントごとに１本の縦のビット線は、図１におい
て入力ＳＡＭ部からデータメモリＡ部を経由してＡＬＵ
アレイ部に至る読み出しビット線と、ＡＬＵアレイ部か
らデータメモリＡ部に至る書き込みビット線の、各プロ
セッサエレメントごとに２本の縦のビット線になってい
る。この時、メモリＡセル３は、その書き込みのための
ひとつのトランジスタと、読み込みのための２つのトラ
ンジスタは、図５と違って、それぞれ別の書き込みビッ
ト線と読み出しビット線に接続されている。

【００５４】また図４でＡＬＵアレイ部からデータメモ
リＢ部を経由して出力ＳＡＭ部へ至る各プロセッサエレ
メントごとに１本の縦のビット線は、図１においてＡＬ
Ｕアレイ部からデータメモリＢ部を経由して出力ＳＡＭ
部へ至る書き込みビット線と、データメモリＢ部からＡ
ＬＵアレイ部に至る読み出しビット線の、各プロセッサ
エレメントごとに２本の縦のビット線になっている。こ
の時、メモリＢセル５（メモリＡセル３と同じ）は、そ
の書き込みのためのひとつのトランジスタと、読み込み
のための２つのトランジスタは、図５と違って、それぞ
れ別の書き込みビット線と読み出しビット線に接続され
ている。

【００５５】従って図２のプロセッサでの １．入力データの入力ＳＡＭ部への書き込みによる入力
動作。 ２．プログラム制御部のＳＩＭＤ制御による入力ＳＡＭ
部、データメモリＡ部、ＡＬＵアレイ部、データメモリ
Ｂ部、出力ＳＡＭ部による演算処理の実行。 ３．出力データの出力ＳＡＭ部からの読み出しによる出
力動作。 の３つの動作のうち、１．及び３．は変更ない。以下
２．の動作を説明する。

【００５６】一水平走査期間分の入力ＳＡＭ部に蓄積さ
れた入力データは、次の一水平走査期間において、必要
に応じてプログラム制御部の制御のもとに入力ＳＡＭ部
からデータメモリＢ部へ移される。この動作は、プログ
ラムで入力ＳＡＭ部の必要なビットを入力ＳＡＭ読みだ
し信号（ＩＲ）によりアクセスしては、そのビットの入
力ＳＡＭセル２からこのプロセッサの上半分の読み出し
ビット線を通ってＡＬＵセル４の１ビットレジスタに一
旦記憶し、次のサイクルでＡＬＵを経由して、このプロ
セッサの下半分の書き込みビット線を通ってデータメモ
リＢ部の所定のビットメモリＢセル５に届け、そのメモ
リＢセル５へメモリ書き込み信号（ＷＢ）を出して書き
込むことにより実現する。

【００５７】このデータ転送は１ビット１ビット行われ
る。なおこのデータ移動に際してＡＬＵで処理すること
は何もないが、ＡＬＵセル４を通るようになっており、
その際ＡＬＵ出力制御信号（ＢＢ）が必要なタイミング
で発生される。ひとつのデータ転送が２サイクルに見え
るが、パイプラインなので多数のビットを連続して転送
するような場合はサイクルは増えない。

【００５８】また、必要に応じてデータメモリＡ部とデ
ータメモリＢ部の間で、プログラムで所定のメモリセル
へ書き込み信号（ＲＡ或いはＲＢ）と読み出し信号（Ｗ
Ａ或いはＷＢ）を出してデータを移動できる。

【００５９】例えばデータメモリＡ部からデータメモリ
Ｂ部へのデータ転送では、まず移すべきデータメモリＡ
部の所定のビットのメモリＡセル３へ読み出し信号（Ｒ
Ａ）を出し、そのビットのメモリＡセル３からこのプロ
セッサの上半分の読み出しビット線を通ってＡＬＵセル
４の１ビットレジスタに一旦記憶し、次のサイクルでＡ
ＬＵを経由して、このプロセッサの下半分の書き込みビ
ット線を通ってデータメモリＢ部の所定のビットメモリ
Ｂセル５に届け、そのビットのメモリＢセル５へ書き込
み信号（ＷＢ）を出して書き込む。

【００６０】これも１ビット１ビット行う。なおこのデ
ータ移動に際してＡＬＵで処理することは何もないが、
ＡＬＵセル４を通るようになっており、その際ＡＬＵ出
力制御信号（ＢＢ）が必要なタイミングで発生される。
ひとつのデータ転送が２サイクルに見えるが、パイプラ
インなので多数のビットを連続して転送するような場合
はサイクルは増えない。

【００６１】よって、データメモリＡ部とデータメモリ
Ｂ部には、過去に上述のようにして書き込まれた入力デ
ータや演算途中のデータが記憶されている。それらのデ
ータ或いはＡＬＵセル４中の１ビットレジスタ（ＦＦ）
のデータを用いて、必要なＡＬＵでのビット演算処理が
できる。このＡＬＵセル４での演算動作は、ＡＬＵ制御
信号（ＡＬＵ−ＣＯＮＴ）により指定される。ＡＬＵセ
ル４で演算した結果は、ＡＬＵセル４中の１ビットレジ
スタに記憶するか、必要に応じてデータメモリＡ部或い
はデータメモリＢ部に書き込まれる。

【００６２】例えばデータメモリＡ部のあるビットのメ
モリＡセル３のデータとデータメモリＢ部のあるビット
のメモリＢセル５のデータを加算してデータメモリＢ部
の今読み出したビットのメモリＢセル５に加算結果を書
き込む場合は以下のようになる。まず最初のサイクルで
データメモリＡ部の所定のビットのメモリＡセル３へ読
み出し信号（ＲＡ）を出し、そのビットのメモリＡセル
３からこのプロセッサの上半分の読み出しビット線を通
ってＡＬＵセル４のＡＬＵ入力の一つの１ビットレジス
タに一旦記憶する。また同時に同様にデータメモリＢ部
の所定のビットのメモリＢセル５へは読み出し信号（Ｒ
Ｂ）を出し、そのビットのメモリＢセル５からこのプロ
セッサの下半分の読み出しビット線を通ってＡＬＵセル
４のＡＬＵ入力のもう一つの１ビットレジスタに一旦記
憶する。

【００６３】そしてその次のサイクルで加算のためのＡ
ＬＵ制御信号（ＡＬＵ−ＣＯＮＴ）を出してＡＬＵで加
算をし、このプロセッサの下半分の書き込みビット線を
通ってデータメモリＢ部の所定のビットメモリＢセル５
に届け、そのビットのメモリＢセル５へ書き込み信号
（ＷＢ）を出して書き込む。これも１ビット１ビット行
う。ＡＬＵ出力制御信号（ＢＡ及びＢＢ）は必要なタイ
ミングで発生される。ひとつの演算が２サイクルに見え
るが、パイプラインであり、各データ経路は一つの目的
にのみ使っているので、多数のビットを連続してサイク
ル毎に演算することが可能である。なお図でＡＬＵは３
入力２出力であるが、説明を省いた１入力１出力はキャ
リー（桁上げ）用で、第３のＡＬＵ入力の前の１ビット
レジスタに記憶して、下位ビットからの演算結果を次の
サイクルでひとつ上位のキャリー入力とする。

【００６４】ＡＬＵアレイ部では、このようにして上下
に存在するデータメモリＡ部とデータメモリＢ部から、
プログラムに応じてデータを読み出しては、必要な算術
演算或いは論理演算を施し、再びデータメモリＡ部或い
はデータメモリＢ部の所定のアドレスに書き込む。この
演算処理は全てビット処理であり、１ビット１ビット処
理を進める。

【００６５】一水平走査期間分の演算処理が終わると、
その一水平走査期間分の時間のうちに、プログラムの最
後の部分でその一水平走査期間分の出力データを出力Ｓ
ＡＭ部に移す必要がある。今出力すべきデータがデータ
メモリＡ部にあるとする時は、まず最初のサイクルで所
定のメモリＡセル３へ読み出し信号（ＲＡ）を出し、そ
のビットのメモリＡセル３からこのプロセッサの上半分
の読み出しビット線を通ってＡＬＵセル４の１ビットレ
ジスタに一旦記憶し、次のサイクルでＡＬＵを経由し
て、このプロセッサの下半分の書き込みビット線を通っ
て出力ＳＡＭ部の所定のビットの出力ＳＡＭセル６に届
け、その出力ＳＡＭセル６に書き込み信号（ＯＷ）を出
して書き込む。

【００６６】これも縦方向のビット線を経由して１ビッ
ト１ビットデータ転送される。またこの時もデータ移動
に際してＡＬＵで処理することは何もないが、ＡＬＵセ
ル４を通るようになっており、その際ＡＬＵ出力制御信
号（ＢＢ）が必要なタイミングで発生される。ひとつの
データ転送が２サイクルに見えるが、パイプラインなの
で多数のビットを連続して転送するような場合はサイク
ルは増えない。

【００６７】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部に蓄積された入力データの読み出
し、必要な演算処理、必要なデータ移動、そして出力Ｓ
ＡＭ部への出力データの書き込みまでが、ビットを単位
とするＳＩＭＤ制御プログラムで制御される。このプロ
グラム処理は水平走査期間を単位として繰り返される。
ほかの、従来例と同じことは説明を省略する。

【００６８】多少、バリエーションなどについて補足す
る。上の説明では、入力ＳＡＭ部のデータをＡＬＵでの
演算入力にしたり、ＡＬＵ出力を出力ＳＡＭ部へ書き込
んだりするケースがないが、これらもこの実施例の図の
構成からは可能である。

【００６９】上の説明では、ＡＬＵでの演算に必要な２
つの演算入力と１つの演算出力のうち、１つの演算入力
と１つの演算出力は、メモリセル上で同じアドレスに一
致させて説明していたが、これら２つの演算入力と１つ
の演算出力の合計３つのメモリセル上のアドレスは、全
て別々にすることが、実施例の図の構成からは可能であ
る。

【００７０】

【発明の効果】従来例の構成では、入力ＳＡＭ部、デー
タメモリＡ部、データメモリＢ部、出力ＳＡＭ部の各メ
モリセルの動作がリードモディファイライト動作であっ
たために１サイクルの周期が長かったが、本件の実施例
によれば、リードとライトは別サイクルであり、１サイ
クルの周期は短くなる。

【００７１】半分以下にするのは困難だが、６０〜７０
％ほどにできて１．５倍以上の高速化が期待できる。こ
れはそのままプロセッサの処理性能を向上させる。この
時、１ビットのデータ転送や、１ビットの演算を見ると
見かけ上２サイクルかかるように見えるが、実際にはパ
イプライン動作ができるので、処理サイクルが増えてし
まうことはない。

【００７２】実施例は、従来例（図４）においてデータ
メモリＡ部とデータメモリＢ部のメモリセルを図５とす
るものと比べる時、トランジスタ数では増えていない。
実施例と、従来例（図４）では、各プイロセッサエレメ
ントにおける、縦のビット線が１本増えたことが、ハー
ドウェアの増加であり、これは軽微である。

【図面の簡単な説明】

【図１】本発明によるリニアアレイ型の並列ＤＳＰプロ
セッサのプロセッサエレメントの一例のモデル図であ
る。

【図２】リニアアレイ型プロセッサの構成図である。

【図３】一般的なプロセッサの構成を説明するための図
である。

【図４】従来のプロセッサエレメントのモデル図であ
る。

【図５】別のメモリセル構成図である。

【符号の説明】

１ 入力ポインタセル ２ 入力ＳＡＭセル ３ メモリＡセル ４ ＡＬＵセル ５ メモリＢセル ６ 出力ＳＡＭセル ７ 出力ポインタセル

Claims (5)

【特許請求の範囲】
1. 【請求項１】 リニアアレイ型の並列ＤＳＰプロセッサ
   において、 データメモリ部のメモリセルに接続される読み出しビッ
   ト線及び書き込みビット線とを有することを特徴とする
   リニアアレイ型の並列ＤＳＰプロセッサ。
2. 【請求項２】 請求項１記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 少なくともＳＡＭ（シリアルアクセスメモリ）部、デー
   タメモリ部、ＡＬＵアレイ部よりなり、 上記データメモリ部とＡＬＵアレイ部の間のデータのや
   り取りであるメモリ読み出し又は書き込みを独立して行
   うことを特徴とするリニアアレイ型の並列ＤＳＰプロセ
   ッサ。
3. 【請求項３】 請求項２記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 データメモリ部のメモリセルの読み出し線をＡＬＵ部の
   入力に接続するとともに、上記データメモリ部のメモリ
   セルの書き込み線をＡＬＵ部の出力に接続することを特
   徴とするリニアアレイ型の並列ＤＳＰプロセッサ。
4. 【請求項４】 請求項３記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記プロセツサは全てのプロセツサが１つのプログラム
   により連動して動作をするＳＩＭＤ制御であることを特
   徴とするリニアアレイ型の並列ＤＳＰプロセッサ。
5. 【請求項５】 請求項４記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記プロセツサは映像信号の水平解像度に相当する個数
   のプロセツサよりなり、全てのプロセツサが１期間にお
   いて１水平走査線の情報を処理することを特徴とするリ
   ニアアレイ型の並列ＤＳＰプロセッサ。