JP4237046B2 - 画像処理装置 - Google Patents
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Description
演算処理及びプログラム制御処理を行うグローバルプロセッサと、複数のデータを処理するための複数のプロセッサエレメントとを有するSIMD型マイクロプロセッサを備える画像処理装置である。その画像処理装置において、
各プロセッサエレメントが内蔵している汎用レジスタにプロセッサ外部からアクセスするためのデータ転送用ポートに接続されたデータ制御装置が備わり、
2次元状に配置された2値画像データに対してラベリング処理を行う際に、
副走査方向に隣接している画素が連結しているかどうかの判定と仮ラベリングを各プロセッサエレメントにおける一斉の同時処理で行い、
主走査方向に隣接している画素が連結しているかどうかの判定と仮ラベリングを該データ制御装置における逐次処理で行い、
各行における処理では、上記の一斉の同時処理が上記の逐次処理に先行することを特徴とする。
データ制御装置が、ラベル制御部を含み、
ラベル制御部が、2値画素データに対してラベルを付与してデータ転送用ポートに書き戻すためのラベルレジスタと、
仮ラベル値をインクリメントするためのカウンタを有し、
ラベル制御部は、データ転送用ポートから読み出される2値画素データとラベルレジスタの値とを比較しそれらの比較結果にもとづいてカウンタの値、及びラベルレジスタの値を決定し画素データに仮ラベルを付与することを特徴とする、
請求項1に記載の画像処理装置である。
データ制御装置が、
連結しているラベル間の接続情報を格納するためのメモリと、
メモリを制御するためのアドレス及びデータを、ラベル制御部の処理に基づいて決定するメモリ制御部を更に有し、
ラベル制御部は、データ転送用ポートから読み出される画素データと、ラベルレジスタの値と、該メモリに格納されているラベル間の接続情報とを比較し、それらの比較結果にもとづいてカウンタの値、及びラベルレジスタの値を決定し画素データに仮ラベルを付与することを特徴とする、
請求項2に記載の画像処理装置である。
グローバルプロセッサが、
メモリに格納されているラベル間の接続情報をチェックし、本ラベリング処理の際に欠番となる仮ラベルを見つけ、その欠番となる仮ラベルより大きな値の仮ラベルを、欠番となる仮ラベルがなくなるように前方にシフトさせる情報を該メモリに書き込むことを特徴とする、
請求項1乃至請求項3のうちのいずれか一つに記載の画像処理装置である。
ラベル制御装置は、メモリに格納されたラベル間の接続情報と、データ転送用ポートから読み出された仮ラベルとを参照して、それらの参照結果にもとづいてラベルレジスタの値を決定し仮ラベルを本ラベルに更新することを特徴とする、
請求項1乃至請求項4のうちのいずれか一つに記載の画像処理装置である。
データ制御装置とメモリの間に接続を制御するメモリスイッチを介し、メモリをデータ制御装置以外の第2のデータ制御部に接続することできることを特徴とする、
請求項3に記載の画像処理装置である。
このグローバルプロセッサ4そのものは、いわゆるSISD(Single Instruction Stream, Single Data Stream)型のプロセッサである。プログラムRAM10とデータRAM12を内蔵し(図11参照)、プログラムを解読し各種制御信号を生成する。この制御信号は内蔵する各種ブロックの制御以外に、レジスタファイル6、演算アレイ8、及びデータ制御装置11にも供給される。また、GP(グローバルプロセッサ)命令実行時は内蔵する汎用レジスタ、ALU(算術論理演算器)等を使用して各種演算処理、プログラム制御処理を行う。
PE(プロセッサエレメント)命令で処理されるデータを保持している。PE(プロセッサエレメント)3は、公知のように、SIMD(Single Instruction−Stream,Multiple Data−Stream)型マイクロプロセッサにおいて個別の演算を実行する構成単位である。図11のレジスタファイル6及び演算アレイ8が示すように、図11のSIMD型マイクロプロセッサ2では256個のPE3を含んでいる。PE命令はSIMD型の命令であり、レジスタファイル6に保持されている複数のデータに同時に同じ処理を行う。このレジスタファイル6からのデータの読み出し/書き込みの制御はグローバルプロセッサ4からの制御によって行われる。読み出されたデータは演算アレイ8に送られ、演算アレイ8での演算処理後にレジスタファイル6に書き込まれる。
PE命令の演算処理が行われる。処理の制御はすべてグローバルプロセッサ4から行われる。
外部インタフェース7のポートに、クロックとアドレス、リード/ライト制御を出力し、任意のPE3のレジスタから、データを読み出し、データ処理することができる。処理の制御はすべてグローバルプロセッサ4から行われる。
図1は、本発明の第1の実施の形態に係るデータ制御装置11の概略のブロック図である。
・外部インタフェース7に対してクロック、アドレス、及びリード/ライト制御を供給することで外部インタフェース7を制御する外部インタフェース制御部52、
・外部インタフェース7を介してPE3のレジスタファイル6から読み出される画素データと、1つ前の処理で左に隣接している画素に割り付けた仮ラベルの値を読み込み、対象画素に割り付けるべき仮ラベルの値を決定するラベル判定回路58、
・ラベル判定回路58での判定結果にもとづいて仮ラベルを新規に発生させるカウンタ56、
・上記カウンタ56によって発生される仮ラベルと、対象画素に既に割り付けられている仮ラベルの値とを読み込み、上記ラベル判定回路58の結果において仮ラベルとして判定された方の値を出力するマルチプレクサ60、及び、
・マルチプレクサ60から値を受け取り、その値を仮ラベルとして外部インタフェース7に書き戻すラベルレジスタ62
から構成されている。個別の具体的な「ラベル」は、ラベル判定回路58、カウンタ56、マルチプレクサ60、及びラベルレジスタ62の相互の作用により決定されることになる。これらラベル判定回路58、カウンタ56、マルチプレクサ60、及びラベルレジスタ62は、図に示すように、ラベル制御部54を構成する。
・背景画素(2値画像データ):0000h(図中では空欄で表す。)
・特徴画素(2値画像データ):8000h(図中では黒丸で表す。)
・仮ラベル:0001hから7FFFhの数(図中でも0001hから7FFFhまでの数で表す。)
なお、上記のような数字末尾の“h”は16進法表記であることを示す。
・処理A1:SIMD型マイクロプロセッサで一度に並列に行う副走査方向のデータ処理
・処理B1:図1に図示するデータ制御装置により逐次的に行う主走査方向のデータ処理
の大きく2つに分類される。
処理A1、及び処理B1の詳細を以下に記す。
処理A1は1ライン中の全ての画素に対して、一度に並列に行われる。
<処理A1−1>
対象ラインから見て1つ上のラインの画像データを参照し、同じ列の画素に仮ラベルが割り付けられおり(即ち、0000h(背景画素)でなく)、かつ対象ラインの同一列の2値画素データが8000h(特徴画素)であれば、その仮ラベルを対象ラインにコピーする。
処理B1では、対象画素について、以下の<処理B1−1>から<処理B1−5>の処理のいずれかを行う。ラベルレジスタ62の値は、各ラインの先頭で0000hに初期化されるようにする。
<処理B1−1>
対象画素が0000h(背景画素)の場合、そのまま0000hをラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:0000h
処理直前のラベルレジスタ62の値が0000h(1つ左隣りが背景画素)で、対象画素が8000h(特徴画素)である場合、カウンタ56の値を1インクリメントし、インクリメントされた値をラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。
・処理後のカウンタの値:1インクリメント
・処理後のラベルレジスタの値:インクリメント後のカウンタの値
処理直前のラベルレジスタ62の値が0000h(1つ左隣りが背景画素)で、対象画素が0001hから7FFFhまでの数(仮ラベル)場合、対象画素のデータをそのままラベルレジスタ62に書き込む。ラベルレジスタ62の値はレジスタファイル6に書き戻される。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:対象画素のデータ
処理直前のラベルレジスタ62の値が0000h以外で、対象画素のデータがラベルレジスタ62の値以上の場合(即ち、対象画素が8000h(特徴画素)である、若しくは1つ左隣りに割り付けた仮ラベル以上の値の仮ラベルである場合)、ラベルレジスタ62の値を変更しない。ラベルレジスタ62の値はそのままレジスタファイル6に書き戻される。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:変更なし
処理直前のラベルレジスタ62の値が0000h以外で、対象画素のデータがラベルレジスタ62の値より小さい場合(即ち、対象画素のデータが1つ左隣りに割り付けた仮ラベルより小さい値の仮ラベルである場合)、対象画素のデータ(仮ラベル)をラベルレジスタ62に書き込む。ラベルレジスタ62の値はレジスタファイル6に書き戻される。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:対象画素のデータ
図3は、本発明の第2の実施の形態に係るデータ制御装置11の概略のブロック図である。
・データが0000hの場合:そのアドレスに対応する仮ラベルが存在するが連結している他の仮ラベルがない、もしくは連結している複数の仮ラベルの中で自身の値が一番小さい。
・データが0001hから7FFFhまでの場合:そのアドレスに対応する仮ラベルが存在し、連結している他の仮ラベルが1つ以上存在する。
・RAM[Addr]
と表記することがある。
処理B2では、対象画素について、以下の<処理B2−1>から<処理B2−5>の処理のいずれかを行う。ラベルレジスタ62の値は、各ラインの先頭で0000hに初期化されるようにする。
対象画素が0000h(背景画素)の場合、そのまま0000hをラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。接続情報を作成する処理は特に行われない。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:0000h
処理前のラベルレジスタ62の値が0000h(1つ左隣りが背景画素)で、対象画素が8000h(特徴画素)である場合、カウンタ56の値を1インクリメントし、インクリメントされた値をラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。また、接続情報を作成する処理として、RAM[処理後のラベルレジスタ]に0000hを書き込む。
・処理後のカウンタの値:1インクリメント
・処理後のラベルレジスタの値:インクリメント後のカウンタの値
・RAM[処理後のラベルレジスタ]:0000h
処理前のラベルレジスタ62の値が0000h(1つ左隣りが背景画素)で、対象画素が0001hから7FFFhまでの数(仮ラベル)場合、さらに以下の(処理B2−3−1)と(処理B2−3−2)に処理が分岐する。
(処理B2−3−1):RAM[対象画素のデータ]が0000hの場合、対象画素のデータをそのままラベルレジスタ62に書き込む。ラベルレジスタ62の値はレジスタファイル6に書き戻される。接続情報を作成する処理は特に行われない。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:対象画素のデータ
(処理B2−3−2):RAM[対象画素のデータ]が0000h以外の場合、RAM[対象画素のデータ]の値をラベルレジスタ62に書き込む。ラベルレジスタ62の値はレジスタファイル6に書き戻される。接続情報を作成する処理は特に行われない。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:RAM[対象画素のデータ]
処理前のラベルレジスタ62の値が0000h以外で、対象画素のデータが8000h(特徴画素)の場合、ラベルレジスタ62の値を変更しない。ラベルレジスタ62の値はレジスタファイルに書き戻される。接続情報を作成する処理は特に行われない。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:変更なし
処理前のラベルレジスタ62の値が0000h以外で、対象画素のデータが0001hから7FFFhまでの数(仮ラベル)の場合、さらに以下の(処理B2−5−1)、(処B2−5−2)、(処理B2−5−3)若しくは(処理B2−5−4)に処理が分岐する。
(処理B2−5−1):RAM[対象画素のデータ]が0000hの場合で、かつ対象画素のデータが処理前のラベルレジスタ62の値以上の場合、ラベルレジスタ62の値を変更しない。ラベルレジスタ62の値はレジスタファイル6に書き戻される。
接続情報を作成するための処理として、RAM[対象画素のデータ]をラベルレジスタ62の値で更新する。また、
RAM[i]=(対象画素のデータ)
を満たす全てのRAM[i]の値もラベルレジスタ62の値で更新する。iは1からRAM[i]=FFFFhとなるまで1ずつインクリメントする。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:変更なし
接続情報を作成するための処理として、RAM[処理前のラベルレジスタの値]を処理後のラベルレジスタ62の値で更新する。また、
RAM[i]=(処理前のラベルレジスタの値)
を満たす全てのRAM[i]の値も処理後のラベルレジスタ62の値で更新する。iは1からRAM[i]=FFFFhとなるまで1ずつインクリメントする。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:対象画素のデータ
接続情報を作成するための処理として、RAM[RAM[対象画素のデータ]]をラベルレジスタ62の値で更新する。また、
RAM[i]=RAM[対象画素のデータ]
を満たす全てのRAM[i]の値もラベルレジスタ62の値で更新する。iは1からRAM[i]=FFFFhとなるまで1ずつインクリメントする。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:変更なし
接続情報を作成するための処理として、RAM[処理前のラベルレジスタの値]を処理後のラベルレジスタ62の値で更新する。また、
RAM[i]=(処理前のラベルレジスタの値)
を満たす全てのRAM[i]の値も処理後のラベルレジスタ62の値で更新する。iは1からRAM[i]=FFFFhとなるまで1ずつインクリメントする。
・処理後のカウンタの値:インクリメントなし
・処理後のラベルレジスタの値:RAM[対象画素のデータ]
第3の実施の形態に係るデータ制御装置の構成は、第2の実施の形態に係るデータ制御装置のブロック図に示されるものと同一である。よって、第2の実施の形態に係るデータ制御装置に付加された部分を中心に以下説明する。
ラベル間接続情報格納メモリ15のアドレス値をLabelとすると、Labelの値を1から
RAM[Label]=FFFFh
となるまで1ずつインクリメントしていき、順次、以下に記す処理<C1−1>から<処理C1−2>までの処理のいずれかを実行する。また、≪処理C1≫では欠番となる仮ラベルの数を数えるカウンタ(Count)(図示せず。)を使用する。このカウンタ(Count)は、この処理開始前に0000hに初期化しておかなければならない。
RAM[Label]の値が0001hから7FFFhまでの数である場合、欠番となる仮ラベルの数を数えるカウンタ(Count)を1インクリメントする。
RAM[Label]の値が0000hである場合、RAM[Label]の値を
(Label−Count)に更新する。また、
RAM[i]=Label
を満たすすべてのRAM[i]の値を(Label−Count)に更新する。
iは(Label+1)からRAM[i]=FFFFhとなるまで1ずつインクリメントする。
第4の実施の形態に係るデータ制御装置の構成は、第2の実施の形態に係るデータ制御装置のブロック図に示されるものと同一である。よって、第2の実施の形態及び第3の実施の形態に係るデータ制御装置に付加された部分を中心に以下説明する。
処理D1では、対象画素について、以下の<処理D1−1>から<処理D1−2>の処理のいずれかを行う。
<処理D1−1>
対象画素が0000h(背景画素)の場合、そのまま0000hをラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。
対象画素が0001hから7FFFhまでの数(仮ラベル)の場合、対応するラベル間接続情報格納メモリの更新情報(接続情報)を参照し、その値を本ラベルとしてラベルレジスタ62に書き込む。ラベルレジスタ62に書き込まれた値はレジスタファイル6に書き戻される。
図9は、本発明の第5の実施の形態に係る画像処理装置の概略のブロック図である。
Claims (6)
- 演算処理及びプログラム制御処理を行うグローバルプロセッサと、複数のデータを処理するための複数のプロセッサエレメントとを有するSIMD型マイクロプロセッサを備える画像処理装置において、
各プロセッサエレメントが内蔵している汎用レジスタにプロセッサ外部からアクセスするためのデータ転送用ポートに接続されたデータ制御装置が備わり、
2次元状に配置された2値画像データに対してラベリング処理を行う際に、
副走査方向に隣接している画素が連結しているかどうかの判定と仮ラベリングを各プロセッサエレメントにおける一斉の同時処理で行い、
主走査方向に隣接している画素が連結しているかどうかの判定と仮ラベリングを該データ制御装置における逐次処理で行い、
各行における処理では、上記の一斉の同時処理が上記の逐次処理に先行することを特徴とする画像処理装置。 - データ制御装置が、ラベル制御部を含み、
ラベル制御部が、2値画素データに対してラベルを付与してデータ転送用ポートに書き戻すためのラベルレジスタと、
仮ラベル値をインクリメントするためのカウンタを有し、
ラベル制御部は、データ転送用ポートから読み出される2値画素データとラベルレジスタの値とを比較しそれらの比較結果にもとづいてカウンタの値、及びラベルレジスタの値を決定し画素データに仮ラベルを付与することを特徴とする、
請求項1に記載の画像処理装置。 - データ制御装置が、
連結しているラベル間の接続情報を格納するためのメモリと、
メモリを制御するためのアドレス及びデータを、ラベル制御部の処理に基づいて決定するメモリ制御部を更に有し、
ラベル制御部は、データ転送用ポートから読み出される画素データと、ラベルレジスタの値と、該メモリに格納されているラベル間の接続情報とを比較し、それらの比較結果にもとづいてカウンタの値、及びラベルレジスタの値を決定し画素データに仮ラベルを付与することを特徴とする、
請求項2に記載の画像処理装置。 - グローバルプロセッサが、
メモリに格納されているラベル間の接続情報をチェックし、本ラベリング処理の際に欠番となる仮ラベルを見つけ、その欠番となる仮ラベルより大きな値の仮ラベルを、欠番となる仮ラベルがなくなるように前方にシフトさせる情報を該メモリに書き込むことを特徴とする、
請求項1乃至請求項3のうちのいずれか一つに記載の画像処理装置。 - ラベル制御装置は、メモリに格納されたラベル間の接続情報と、データ転送用ポートから読み出された仮ラベルとを参照して、それらの参照結果にもとづいてラベルレジスタの値を決定し仮ラベルを本ラベルに更新することを特徴とする、
請求項1乃至請求項4のうちのいずれか一つに記載の画像処理装置。 - データ制御装置とメモリの間に接続を制御するメモリスイッチを介し、メモリをデータ制御装置以外の第2のデータ制御部に接続することできることを特徴とする、
請求項3に記載の画像処理装置。
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