JPH0645364A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0645364A JPH0645364A JP19381992A JP19381992A JPH0645364A JP H0645364 A JPH0645364 A JP H0645364A JP 19381992 A JP19381992 A JP 19381992A JP 19381992 A JP19381992 A JP 19381992A JP H0645364 A JPH0645364 A JP H0645364A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に電界効果トランジスタ（ＦＥＴ）の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a field effect transistor (FET).
【０００２】[0002]
【従来の技術】電子デバイスの高性能化、高速化の要求
が高まるにつれてＨＥＭＴ、ＭＥＳＦＥＴ等における半
導体素子のゲート長を短くすることが必要になってき
た。例えば、これらの電子デバイスを光通信の受信器内
のアンプとして用いる場合、ＨＥＭＴ、ＭＥＳＦＥＴ等
の半導体素子のゲート長を短くしてゲート容量を小さく
させることが、受信感度等を改善するために重要となっ
てきている。2. Description of the Related Art As the demand for higher performance and higher speed of electronic devices has increased, it has become necessary to shorten the gate length of semiconductor elements such as HEMTs and MESFETs. For example, when these electronic devices are used as an amplifier in a receiver for optical communication, it is important to reduce the gate capacitance by reducing the gate length of a semiconductor element such as HEMT or MESFET in order to improve the reception sensitivity. Is becoming.
【０００３】近年において、ＨＥＭＴ等の半導体素子の
ゲート長を短く形成するためのリソグラフィー技術とし
て電子ビーム（ＥＢ）露光や位相シフト露光等の技術が
開発され、ゲート長が０．１μｍ以下である素子も試作
されている。例えば、ＨＥＭＴの製造工程を概説すれ
ば、Ｏ2 のイオン注入により素子形成領域の分離を行
い、次に例えばＡｕＧｅ／Ａｕのソース、ドレイン電極
金属を真空蒸着し、２次元電子チャネルとオーミック接
触を得るため合金化を行う。続いて、電子供給層にショ
ットキー障壁を形成するため例えばＡｌをゲート電極金
属を蒸着し、パターニングして完成する。In recent years, techniques such as electron beam (EB) exposure and phase shift exposure have been developed as a lithography technique for forming a short gate length of a semiconductor device such as HEMT, and the device has a gate length of 0.1 μm or less. Has also been prototyped. For example, to outline the HEMT manufacturing process, the element formation region is separated by ion implantation of O 2 , and then the source / drain electrode metal of, for example, AuGe / Au is vacuum-deposited to form a two-dimensional electron channel and ohmic contact. Alloy to obtain. Then, for forming a Schottky barrier in the electron supply layer, for example, Al is vapor-deposited on the gate electrode metal and patterned to complete the process.
【０００４】このように、ＨＥＭＴ等の形成において
は、素子形成領域に先にソース、ドレイン電極を形成
し、次に形成されたソース電極とドレイン電極との間に
ゲート電極を形成するという製造工程を採る。ゲート電
極の形成は、全面にレジストを塗布してゲートパターン
を有するレジスト層を形成し、その上にゲート電極金属
を堆積してから、レジスト層を除去して不要なゲート電
極金属をリフトオフして形成する。従って、短いゲート
長を有するゲート電極を形成するには、レジスト層に形
成するゲートパターンは精度よく微細化されている必要
がある。As described above, in forming a HEMT or the like, the source and drain electrodes are first formed in the element forming region, and then the gate electrode is formed between the formed source electrode and drain electrode. Take. The gate electrode is formed by applying a resist on the entire surface to form a resist layer having a gate pattern, depositing a gate electrode metal on the resist layer, and then removing the resist layer to lift off unnecessary gate electrode metal. Form. Therefore, in order to form a gate electrode having a short gate length, the gate pattern formed in the resist layer needs to be precisely miniaturized.
【０００５】精度よく微細化されたゲートパターンをレ
ジスト層に形成するには、ゲートパターンの露光時の焦
点深度等の影響を考慮して、レジスト層の厚さを均一に
することが必要である。In order to accurately form a fine gate pattern on a resist layer, it is necessary to make the thickness of the resist layer uniform in consideration of the influence of the depth of focus of the gate pattern during exposure. .
【０００６】[0006]
【発明が解決しようとする課題】ところが、ソース、ド
レイン電極を形成した後にレジストを塗布すると、ソー
ス電極とドレイン電極との間のゲート電極形成領域で、
レジスト層の層厚にバラツキを生じることが明らかにな
った。図４は、レジスト層の層厚のバラツキについて説
明する図である。横軸はソース電極とドレイン電極との
間のゲート電極形成領域のゲート幅方向の基板位置を示
している。縦軸はソース電極とドレイン電極との間のゲ
ート電極形成領域のレジスト層の厚さを示している。図
中Ａは、形成されたソース電極、ドレイン電極の幅と高
さを表している。この例ではソース、ドレイン電極の幅
は４６μｍであり、高さは１７０ｎｍである。ソース、
ドレイン電極の材質はＡｕＧｅ／Ａｕ（２０／１５０ｎ
ｍ）であり、温度４５０℃、１分間による電極のアロイ
化が行われている。ソース電極とドレイン電極との間の
距離は、３μｍである。また、レジスト層の層厚の目標
値は２３５０ｎｍである。However, when the resist is applied after forming the source and drain electrodes, in the gate electrode formation region between the source electrode and the drain electrode,
It was clarified that the thickness of the resist layer varies. FIG. 4 is a diagram illustrating variation in the layer thickness of the resist layer. The horizontal axis represents the substrate position in the gate width direction of the gate electrode formation region between the source electrode and the drain electrode. The vertical axis represents the thickness of the resist layer in the gate electrode formation region between the source electrode and the drain electrode. In the figure, A represents the width and height of the formed source electrode and drain electrode. In this example, the source and drain electrodes have a width of 46 μm and a height of 170 nm. Source,
The material of the drain electrode is AuGe / Au (20 / 150n
m), and alloying of the electrode is performed at a temperature of 450 ° C. for 1 minute. The distance between the source electrode and the drain electrode is 3 μm. Moreover, the target value of the layer thickness of the resist layer is 2350 nm.
【０００７】図中黒点は基板各位置でのレジスト層の層
厚の測定値を示している。レジスト層の層厚を示す黒点
は、複数のサンプルについて測定している。Ｂは所定の
ゲートパターンを得るためのレジスト層の層厚のバラツ
キの許容範囲でありレジスト層厚の目標値より１％下方
の範囲である。同様にＣは４．７％、Ｄは１３．８％の
範囲を示している。In the figure, black dots indicate measured values of the layer thickness of the resist layer at each position of the substrate. Black dots indicating the layer thickness of the resist layer are measured for a plurality of samples. B is a permissible range of variation in the layer thickness of the resist layer for obtaining a predetermined gate pattern, which is a range 1% below the target value of the resist layer thickness. Similarly, C shows a range of 4.7% and D shows a range of 13.8%.
【０００８】図４から、ソース電極とドレイン電極との
間のゲート電極形成領域のゲート幅方向のレジスト層の
層厚（黒点）がソース電極、ドレイン電極の厚さ（高
さ）に影響を受け、ソース、ドレイン電極端部近傍でレ
ジスト層厚が薄くなってくることが分かる。図５を用い
てより詳細に説明する。図５（ａ）はＨＥＭＴ等の半導
体装置の製造途中の素子形成領域の平面図、図５（ｂ）
はそのＡ−Ａ断面図である。図中ａはソース、ドレイン
電極の両端部の位置を示し、ｂは素子形成領域の端部位
置を示している。From FIG. 4, the layer thickness (black dots) of the resist layer in the gate width direction in the gate electrode formation region between the source electrode and the drain electrode is affected by the thickness (height) of the source electrode and the drain electrode. It can be seen that the resist layer thickness becomes thinner near the ends of the source and drain electrodes. This will be described in more detail with reference to FIG. FIG. 5A is a plan view of an element formation region in the process of manufacturing a semiconductor device such as HEMT, and FIG.
Is a sectional view taken along line AA. In the figure, a shows the positions of both ends of the source and drain electrodes, and b shows the positions of the ends of the element formation region.
【０００９】図５（ａ）は、Ｏ2 のイオン注入が施され
た素子分離領域２により素子形成領域４が形成され、次
に素子形成領域４内にソース電極６、ドレイン電極８が
真空蒸着で形成されたものである。そして次に、ゲート
電極形成用のゲート電極パターンを形成するために全面
にレジスト層１０が形成された状態である。このとき
の、ソース電極６とドレイン電極８の間のゲート電極形
成領域５のレジスト層１０の厚さを図５（ｂ）のＡ−Ａ
断面図で示す。レジスト層１０の中央部では平坦で均一
な膜厚になっているが、端部においてレジスト層１０の
層厚が薄くなっている。レジスト層１０の層厚の低下は
図５（ｂ）中ａで示したソース、ドレイン電極６、８の
両端部より内側からすでに始っている。In FIG. 5A, an element formation region 4 is formed by an element isolation region 2 into which O 2 ions have been implanted, and then a source electrode 6 and a drain electrode 8 are vacuum-deposited in the element formation region 4. It is formed by. Then, next, the resist layer 10 is formed on the entire surface in order to form a gate electrode pattern for forming a gate electrode. At this time, the thickness of the resist layer 10 in the gate electrode formation region 5 between the source electrode 6 and the drain electrode 8 is taken as AA in FIG.
Shown in cross-section. The central portion of the resist layer 10 has a flat and uniform film thickness, but the resist layer 10 has a small thickness at the end portions. The reduction of the layer thickness of the resist layer 10 has already started from the inside of both ends of the source and drain electrodes 6 and 8 shown by a in FIG. 5B.
【００１０】形成されるゲート電極のゲート幅はａ−ａ
間の領域である。図５（ｂ）に示されるように、ａ−ａ
間の領域内でその端部方向にレジスト層１０の層厚にば
らつきが生じると、形成されるレジスト層１０のゲート
パターンの線幅にばらつきが生じてしまうことになり、
従って、形成されるゲート電極のゲート長がゲート幅方
向にばらついてしまうという問題が生じる。レジスト層
１０の層厚が約１４％ずれると０．１μｍを目標とする
ゲート長が０．１１５μｍに拡がる。ゲート長を短くす
ればするほどＨＥＭＴ素子内でのゲート長のばらつきが
発生し易くなり、高精度の短ゲート長を有する半導体装
置を製造することが困難であるという問題があった。The gate width of the formed gate electrode is aa
It is the area between. As shown in FIG. 5B, a-a
If the layer thickness of the resist layer 10 varies in the end portion direction in the region between the regions, the line width of the gate pattern of the formed resist layer 10 also varies.
Therefore, there arises a problem that the gate length of the formed gate electrode varies in the gate width direction. When the layer thickness of the resist layer 10 is deviated by about 14%, the target gate length of 0.1 μm is expanded to 0.115 μm. The shorter the gate length, the more easily the gate length varies within the HEMT element, which makes it difficult to manufacture a semiconductor device having a highly accurate short gate length.
【００１１】本発明の目的は、ゲート長の短いゲート電
極を精度よく形成できる半導体装置の製造方法を提供す
ることにある。An object of the present invention is to provide a method of manufacturing a semiconductor device which can form a gate electrode having a short gate length with high accuracy.
【００１２】[0012]
【課題を解決するための手段】上記目的は、電界効果ト
ランジスタが形成される素子形成領域を画定する平坦な
素子分離領域を前記素子形成領域と同一平面上に形成
し、ゲート電極形成領域を挟んで並列するソース電極と
ドレイン電極とを前記素子形成領域上に形成し、全面に
レジストを塗布してレジスト層を形成し、前記レジスト
層をパターニングして前記ソース電極と前記ドレイン電
極との間の前記ゲート電極形成領域の前記レジスト層に
ゲートパターンを形成し、全面にゲート電極材料を形成
し、前記レジスト層を除去して不要な前記ゲート金属材
料をリフトオフして前記ゲート電極形成領域にゲート電
極を形成する半導体装置の製造方法において、前記ソー
ス電極及び前記ドレイン電極の電極幅を並列方向に延長
させて、前記ソース電極及び前記ドレイン電極を前記素
子分離領域まで延在させて形成することにより、前記ゲ
ートパターンが形成される領域の前記レジスト層の層厚
を一定にしたことを特徴とする半導体装置の製造方法に
よって達成される。The above object is to form a flat element isolation region that defines an element formation region in which a field effect transistor is formed, on the same plane as the element formation region, and to sandwich the gate electrode formation region. A source electrode and a drain electrode that are parallel to each other are formed on the element formation region, a resist is applied to the entire surface to form a resist layer, and the resist layer is patterned to form a space between the source electrode and the drain electrode. A gate pattern is formed on the resist layer in the gate electrode formation region, a gate electrode material is formed on the entire surface, the resist layer is removed, and unnecessary gate metal material is lifted off to form a gate electrode in the gate electrode formation region. In the method of manufacturing a semiconductor device, the source electrode and the drain electrode are extended in the parallel direction to form the source electrode. A method for manufacturing a semiconductor device, characterized in that a layer thickness of the resist layer in a region where the gate pattern is formed is made constant by forming a pole and the drain electrode so as to extend to the element isolation region. To be achieved.
【００１３】[0013]
【作用】本発明によれば、ソース電極及び前記ドレイン
電極を素子分離領域まで延在させて形成することによ
り、ゲートパターンが形成される領域のレジスト層の層
厚を一定にすることができるので、ゲート長が短いゲー
ト電極を精度よく形成することができる。According to the present invention, since the source electrode and the drain electrode are formed to extend to the element isolation region, the layer thickness of the resist layer in the region where the gate pattern is formed can be made constant. A gate electrode having a short gate length can be accurately formed.
【００１４】[0014]
【実施例】本発明の一実施例による半導体装置の製造方
法を図１乃至図３を用いて説明する。図１乃至図３は半
導体装置の製造工程の平面図である。まず、ＡＺレジス
トを基板全面に塗布してパターニングし、パターニング
されたＡＺレジスト層をマスクとしてＯ2 のイオン注入
を行い、電界効果トランジスタを形成するための素子形
成領域４を画定する平坦な素子分離領域２を形成する
（図１（ａ））。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3 are plan views of a manufacturing process of a semiconductor device. First, an AZ resist is applied to the entire surface of the substrate and patterned, and O 2 ions are implanted using the patterned AZ resist layer as a mask to form a flat element isolation region that defines an element formation region 4 for forming a field effect transistor. Region 2 is formed (FIG. 1A).
【００１５】次に、全面にレジストを塗布してレジスト
層を形成し、レジスト層をパターニングしてソース電極
形成領域及びドレイン電極形成領域を開口する。このレ
ジスト層のソース電極形成領域とドレイン電極形成領域
は、ゲート電極形成領域５を挟んで並列して開口され、
ソース電極形成領域及びドレイン電極形成領域の並列方
向の端部が素子分離領域２上まで延在するように形成す
る。Next, a resist is applied on the entire surface to form a resist layer, and the resist layer is patterned to open the source electrode formation region and the drain electrode formation region. The source electrode formation region and the drain electrode formation region of this resist layer are opened in parallel with the gate electrode formation region 5 interposed therebetween,
The source electrode formation region and the drain electrode formation region are formed so that the end portions in the parallel direction extend onto the element isolation region 2.
【００１６】次に、ソース、ドレイン電極形成材料とし
て、例えばＡｕＧｅ／Ｎｉ／Ａｕ層（厚さ４０／５／１
００ｎｍ）を全面に蒸着してからレジスト層を除去して
不要なＡｕＧｅ／Ｎｉ／Ａｕ層をリフトオフする。こう
して、ゲート電極形成領域５を挟んで並列し、並列方向
の端部が素子分離領域２上まで延在するソース電極６及
びドレイン電極８が形成される（図１（ｂ））。図中素
子形成領域４端部から素子分離領域２上に張出したソー
ス電極６及びドレイン電極８の長さｃは、５μｍであ
る。次に、温度４２０℃で１分間のソース電極６及びド
レイン電極８のアロイ化を行う。Next, as a source / drain electrode forming material, for example, an AuGe / Ni / Au layer (thickness 40/5/1) is used.
(00 nm) is vapor-deposited on the entire surface, and then the resist layer is removed to lift off the unnecessary AuGe / Ni / Au layer. Thus, the source electrode 6 and the drain electrode 8 are formed in parallel with each other with the gate electrode formation region 5 interposed therebetween, and the ends in the parallel direction extend to above the element isolation region 2 (FIG. 1B). In the drawing, the length c of the source electrode 6 and the drain electrode 8 which overhang the element isolation region 2 from the end of the element formation region 4 is 5 μm. Next, the source electrode 6 and the drain electrode 8 are alloyed at a temperature of 420 ° C. for 1 minute.
【００１７】次に、ＥＢレジストを全面に塗布してゲー
ト電極を形成するためのレジスト層１０を形成する（図
１（ｃ））。このときのゲート形成領域５のＡ−Ａ断面
によるレジスト層１０の層厚を図２（ｂ）に示す。図２
（ｂ）から本実施例においても従来例（図５）と同様に
ソース電極６及びドレイン電極８端部近傍で、ソース電
極６及びドレイン電極８端部の影響を受けてゲート形成
領域５のレジスト層１０の層厚が低下するが、ソース電
極６及びドレイン電極８端部が素子分離領域２にまで張
出しているので、レジスト層１０の層厚は素子形成領域
４内では平坦で一定の層厚を有している。図中ａｂ間の
距離ｃを５μｍ程度にすると、ゲート形成領域５内での
レジスト層１０の層厚のばらつきは、１％以内に抑える
ことができる。Next, an EB resist is applied on the entire surface to form a resist layer 10 for forming a gate electrode (FIG. 1C). FIG. 2B shows the layer thickness of the resist layer 10 in the AA cross section of the gate formation region 5 at this time. Figure 2
From (b), the resist of the gate formation region 5 is affected by the end portions of the source electrode 6 and the drain electrode 8 in the vicinity of the end portions of the source electrode 6 and the drain electrode 8 as in the conventional example (FIG. 5). Although the layer thickness of the layer 10 is reduced, since the ends of the source electrode 6 and the drain electrode 8 extend to the element isolation region 2, the layer thickness of the resist layer 10 is flat and constant in the element formation region 4. have. When the distance c between ab in the figure is about 5 μm, the variation in the layer thickness of the resist layer 10 in the gate formation region 5 can be suppressed to within 1%.
【００１８】このような素子形成領域４内で一定の層厚
を有するように形成されたレジスト層１０を例えば電子
ビーム（ＥＢ）露光装置により露光し、現像してパター
ニングする。パターニングにより、ソース電極６とドレ
イン電極８との間のゲート電極形成領域５のレジスト層
にゲート電極パターン１２を形成し、ゲート電極パター
ン１２と接続する、ゲート電極用のパッドを形成するた
めのゲート電極用パッドパターン１４を素子分離領域２
に形成する（図３（ａ））。レジスト層１０は素子形成
領域４内で一定の層厚を有するように形成されているの
で、電子ビーム（ＥＢ）露光装置により露光し、現像さ
れたパターンの線幅は露光位置に依存せずに一定とな
る。The resist layer 10 formed to have a constant layer thickness in the element forming region 4 is exposed by, for example, an electron beam (EB) exposure device, developed, and patterned. A gate for forming a gate electrode pattern 12 on the resist layer in the gate electrode formation region 5 between the source electrode 6 and the drain electrode 8 by patterning, and forming a pad for the gate electrode, which is connected to the gate electrode pattern 12. The electrode pad pattern 14 is formed on the element isolation region 2
To be formed (FIG. 3A). Since the resist layer 10 is formed so as to have a constant layer thickness in the element formation region 4, the line width of the pattern developed by exposure with an electron beam (EB) exposure device does not depend on the exposure position. It will be constant.
【００１９】次に、全面に例えば厚さ３００ｎｍのＡｌ
のゲート電極材料を形成してからレジスト層１０を除去
して不要なＡｌゲート金属材料をリフトオフする。こう
して、ゲート電極形成領域５にゲート電極１６が形成さ
れ、素子分離領域２にゲート電極用パッド１８が形成さ
れる（図３（ｂ））。このようにして、素子形成領域４
内にゲート長が短いゲート電極を精度よく形成すること
ができる。Then, for example, Al having a thickness of 300 nm is formed on the entire surface.
After the gate electrode material is formed, the resist layer 10 is removed to lift off unnecessary Al gate metal material. Thus, the gate electrode 16 is formed in the gate electrode formation region 5, and the gate electrode pad 18 is formed in the element isolation region 2 (FIG. 3B). In this way, the element formation region 4
It is possible to accurately form a gate electrode having a short gate length therein.
【００２０】[0020]
【発明の効果】以上の通り、本発明によれば、ソース電
極及び前記ドレイン電極を素子分離領域まで延在させて
形成することにより、ゲートパターンが形成される領域
のレジスト層の層厚を一定にすることができるので、ゲ
ート長が短いゲート電極を精度よく形成された半導体装
置を実現することができる。As described above, according to the present invention, by forming the source electrode and the drain electrode so as to extend to the element isolation region, the layer thickness of the resist layer in the region where the gate pattern is formed is constant. Therefore, it is possible to realize a semiconductor device in which a gate electrode having a short gate length is accurately formed.
【図１】本発明の一実施例による半導体装置の製造方法
を示す図である。FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例による半導体装置の製造方法
を示す図である。FIG. 2 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図３】本発明の一実施例による半導体装置の製造方法
を示す図である。FIG. 3 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図４】従来の半導体装置の製造方法によるレジスト層
の層厚のばらつきについて説明する図である。FIG. 4 is a diagram illustrating a variation in layer thickness of a resist layer according to a conventional semiconductor device manufacturing method.
【図５】従来の半導体装置の製造方法によるレジスト層
の層厚のばらつきについて説明する図である。FIG. 5 is a diagram illustrating variation in layer thickness of a resist layer according to a conventional method of manufacturing a semiconductor device.
２…素子分離領域 ４…素子形成領域 ５…ゲート電極形成領域 ６…ソース電極 ８…ドレイン電極 １０…レジスト層 １２…ゲート電極パターン １４…ゲート電極用パッドパターン １６…ゲート電極 １８…ゲート電極用パッド 2 ... Element isolation region 4 ... Element formation region 5 ... Gate electrode formation region 6 ... Source electrode 8 ... Drain electrode 10 ... Resist layer 12 ... Gate electrode pattern 14 ... Gate electrode pad pattern 16 ... Gate electrode 18 ... Gate electrode pad
Claims (1)
形成領域を画定する平坦な素子分離領域を前記素子形成
領域と同一平面上に形成し、 ゲート電極形成領域を挟んで並列するソース電極とドレ
イン電極とを前記素子形成領域上に形成し、 全面にレジストを塗布してレジスト層を形成し、 前記レジスト層をパターニングして前記ソース電極と前
記ドレイン電極との間の前記ゲート電極形成領域の前記
レジスト層にゲートパターンを形成し、 全面にゲート電極材料を形成し、前記レジスト層を除去
して不要な前記ゲート金属材料をリフトオフして前記ゲ
ート電極形成領域にゲート電極を形成する半導体装置の
製造方法において、 前記ソース電極及び前記ドレイン電極の電極幅を並列方
向に延長させて、前記ソース電極及び前記ドレイン電極
を前記素子分離領域まで延在させて形成することによ
り、前記ゲートパターンが形成される領域の前記レジス
ト層の層厚を一定にしたことを特徴とする半導体装置の
製造方法。1. A flat element isolation region that defines an element formation region in which a field effect transistor is formed is formed on the same plane as the element formation region, and a source electrode and a drain electrode are arranged in parallel with each other with a gate electrode formation region interposed therebetween. Are formed on the element formation region, a resist is applied on the entire surface to form a resist layer, and the resist layer is patterned to form the resist in the gate electrode formation region between the source electrode and the drain electrode. A method for manufacturing a semiconductor device, in which a gate pattern is formed on a layer, a gate electrode material is formed on the entire surface, the resist layer is removed, and unnecessary gate metal material is lifted off to form a gate electrode in the gate electrode formation region. In, the electrode width of the source electrode and the drain electrode is extended in a parallel direction, and the source electrode and the drain electrode are By forming extended to the element isolation region, a method of manufacturing a semiconductor device which is characterized in that the layer thickness of the resist layer in a region where the gate pattern is formed constant.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19381992A JPH0645364A (en) | 1992-07-21 | 1992-07-21 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19381992A JPH0645364A (en) | 1992-07-21 | 1992-07-21 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645364A true JPH0645364A (en) | 1994-02-18 |
Family
ID=16314282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19381992A Withdrawn JPH0645364A (en) | 1992-07-21 | 1992-07-21 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645364A (en) |
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