JPH0645182A - Multilayer ceramic chip capacitor - Google Patents

Multilayer ceramic chip capacitor

Info

Publication number
JPH0645182A
JPH0645182A JP5086679A JP8667993A JPH0645182A JP H0645182 A JPH0645182 A JP H0645182A JP 5086679 A JP5086679 A JP 5086679A JP 8667993 A JP8667993 A JP 8667993A JP H0645182 A JPH0645182 A JP H0645182A
Authority
JP
Japan
Prior art keywords
oxide
ceramic chip
weight
multilayer ceramic
chip capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5086679A
Other languages
Japanese (ja)
Other versions
JP2787746B2 (en
Inventor
Yukie Nakano
幸恵 中野
Tomohiro Arashi
友宏 嵐
Akira Sato
陽 佐藤
Atsushi Hitomi
篤志 人見
Takeshi Nomura
武史 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP5086679A priority Critical patent/JP2787746B2/en
Priority to US08/038,695 priority patent/US5319517A/en
Publication of JPH0645182A publication Critical patent/JPH0645182A/en
Application granted granted Critical
Publication of JP2787746B2 publication Critical patent/JP2787746B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material

Abstract

PURPOSE:To enable a ceramic chip capacitor to be elongated in service life and lessened in initial insulation resistance failure by a method wherein a specific dielectric material and an inner electrode material of Ni or Ni alloy are stuck and fired at the same time. CONSTITUTION:Dielectric oxide whose composition is represented by a formula, where, x, y, z, and m are so set as to satisfy formulas, 0<=x<=0.25, 0<=y<=0.05, 0.1<=z<=0.3, and 1.000<=m<=1.020, is contained. 0.01 to 0.5% by weight of Mn oxide and/or compound in terms of compound oxide oxidized by firing and 0.05 to 0.5% by weight of y oxide and/or compound in terms of compound oxide oxidized by firing are added. Furthermore, 0.005 to 0.3% by weight of V oxide and/or compound in terms of compound oxide oxidized by firing and 0.005 to 0.3% by weight of W oxide and/or compound in terms of compound oxide oxidized by firing are added to serve as dielectric material. Dielectric material and inner electrode material of Ni or Ni alloy are stuck and fired.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、積層型セラミックチッ
プコンデンサの特に誘電体層の改良に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a dielectric layer of a multilayer ceramic chip capacitor, in particular.

【０００２】[0002]

【従来の技術】積層型セラミックチップコンデンサは通
常、内部電極用のペーストと、誘電体層用のペーストと
をシート法や印刷法等により積層し、一体同時焼成して
製造される。2. Description of the Related Art A multilayer ceramic chip capacitor is usually manufactured by laminating a paste for an internal electrode and a paste for a dielectric layer by a sheet method, a printing method or the like, and integrally firing them.

【０００３】内部電極には一般に、ＰｄやＰｄ合金が用
いられているが、Ｐｄは高価であるため、比較的安価な
ＮｉやＮｉ合金が使用されつつある。Generally, Pd or Pd alloy is used for the internal electrodes. However, since Pd is expensive, relatively inexpensive Ni or Ni alloy is being used.

【０００４】ところで、内部電極をＮｉやＮｉ合金で形
成する場合は、大気中で焼成を行うと電極が酸化してし
まう。By the way, when the internal electrodes are made of Ni or a Ni alloy, the electrodes are oxidized by firing in the atmosphere.

【０００５】このため、一般に、脱バインダ後は、Ｎｉ
とＮｉＯの平衡酸素分圧よりも低い酸素分圧で焼成を行
なっている。Therefore, in general, after removing the binder, the Ni
And NiO are fired at an oxygen partial pressure lower than the equilibrium oxygen partial pressure.

【０００６】この場合、誘電体材料の緻密化を図るた
め、通常鉱化剤としてＳｉＯ2 が加えられる。In this case, SiO 2 is usually added as a mineralizer in order to densify the dielectric material.

【０００７】また、誘電体層の還元による絶縁抵抗の低
下等を防止するため、Ｍｎの添加や、Ｃａ置換等も行わ
れている。Further, addition of Mn, substitution of Ca and the like are also carried out in order to prevent reduction of insulation resistance due to reduction of the dielectric layer.

【０００８】しかし、ＮｉやＮｉ合金製の内部電極を有
する積層型チップコンデンサは、大気中で焼成して製造
されるＰｄ製の内部電極を有する積層型チップコンデン
サにくらべ、絶縁抵抗の寿命が圧倒的に短く、信頼性が
低いという問題があった。However, a multilayer chip capacitor having internal electrodes made of Ni or a Ni alloy has a life of insulation resistance overwhelmingly as compared with a multilayer chip capacitor having internal electrodes made of Pd manufactured by firing in the air. However, there is a problem that it is short and unreliable.

【０００９】ところがこの問題は、本発明者により提案
されたある特定の組成を有する誘電体酸化物を含有し、
Ｙ、Ｇｄ、Ｔｂ、Ｄｙ、Ｚｒ、Ｖ、Ｍｏ、Ｚｎ、Ｃｄ、
Ｔl、ＳｎおよびＰの酸化物および／または焼成により
酸化物になる化合物から選ばれる１種以上を、特定量添
加した誘電体材料と、ＮｉまたはＮｉ合金の内部電極材
料とを積層して焼成した積層型セラミックチップコンデ
ンサにより、ほぼ解決することができた（特開平３−１
３３１１６号公報）。However, the problem is that a dielectric oxide having a specific composition proposed by the present inventor is contained,
Y, Gd, Tb, Dy, Zr, V, Mo, Zn, Cd,
A dielectric material to which a specific amount of at least one selected from oxides of Tl, Sn and P and / or a compound which becomes an oxide by firing and a Ni or Ni alloy internal electrode material were laminated and fired. Almost all the problems could be solved by using a multilayer ceramic chip capacitor (Japanese Patent Laid-Open No. 3-1.
33116).

【００１０】すなわち、このようにＹ等を添加すれば、
従来の無添加のチップコンデンサにくらべ寿命が約２〜
１０倍に増大し、ある程度優れた信頼性が得られること
が分かった。That is, if Y or the like is added in this way,
Life is about 2 compared to conventional additive-free chip capacitors
It has been found that the reliability is increased to a factor of 10 and to some extent excellent reliability is obtained.

【００１１】[0011]

【発明が解決しようとする課題】本発明の目的は、積層
型セラミックチップコンデンサにおいて、上記Ｙ等を添
加したのものに比べ更に寿命を向上させ、また初期絶縁
抵抗不良を低減することにある。これにより、誘電体層
厚みを１０μm 以下にしても十分な信頼性を得ることを
目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to further improve the life of the multilayer ceramic chip capacitor as compared with the one to which Y or the like is added, and reduce the initial insulation resistance defect. This aims to obtain sufficient reliability even if the thickness of the dielectric layer is 10 μm or less.

【００１２】[0012]

【課題を解決するための手段】このような目的は、下記
の本発明（１）〜（９）によって達成される。 （１）内部電極と誘電体層とを有する積層型セラミック
チップコンデンサであって、下記式で表される組成の誘
電体酸化物を含有し、Ｍｎの酸化物および／またはは焼
成により酸化物になる化合物を酸化物（ＭｎＯ）換算で
０．０１〜０．５重量％と、Ｙの酸化物および／または
焼成により酸化物になる化合物を酸化物（Ｙ2 Ｏ3 ）換
算で０．０５〜０．５重量％と、Ｖの酸化物および／ま
たは焼成により酸化物になる化合物を酸化物（Ｖ
2 Ｏ5 ）換算で０．００５〜０．３重量％と、Ｗの酸化
物および／または焼成により酸化物になる化合物を酸化
物（ＷＯ3 ）換算で０．００５〜０．３重量％とを添加
した誘電体材料と、ＮｉまたはＮｉ合金の内部電極材料
とを積層して同時焼成したものであることを特徴とする
積層型セラミックチップコンデンサ。 式 ［（Ｂａ1-x-y Ｃａx Ｓｒy ）Ｏ］m （Ｔｉ1-z Ｚｒz ）Ｏ2 ｛上記式中、０≦ｘ≦０．２５、０≦ｙ≦０．０５、
０．１≦ｚ≦０．３、１．０００≦ｍ≦１．０２０であ
る。 （２）誘電体材料に、更に、ＳｉＯ2 を０．２５重量％
以下添加した上記（１）の積層型セラミックチップコン
デンサ。 ）（３）誘電体材料に、更にＥｕおよびＭｏの少なくと
も１種の酸化物および／または焼成により酸化物になる
化合物を、酸化物換算で、０．３重量％以下添加した上
記（１）または（２）の積層型セラミックチップコンデ
ンサ。 （４）前記誘電体層はグレインと粒界相で構成され、前
記誘電体層の断面での粒界相の面積比が２％以下である
上記（１）ないし（３）のいずれかの積層型セラミック
チップコンデンサ。 （５）前記粒界相が、Ｍｎ、Ｙ、ＶおよびＷの酸化物を
含有する酸化物相である上記（４）の積層型セラミック
チップコンデンサ。 （６）母材である ［（Ｂａ1-x-y Ｃａx Ｓｒy ）Ｏ］m （Ｔｉ1-z Ｚｒz ）Ｏ2 （上記式中、０≦ｘ≦０．２５、０≦ｙ≦０．０５、
０．１≦ｚ≦０．３、１．０００≦ｍ≦１．０２０）
と、ＭｎＣＯ3 、Ｙ2 Ｏ3 、Ｖ2 Ｏ3 、ＷＯ3 、ＳｉＯ
2 、ＭｏＯ3 、およびＥｕ2 Ｏ3 から選ばれた添加物と
を混合し、焼成して形成された誘電体層を備える上記
（１）ないし（５）のいずれかの積層型セラミックチッ
プコンデンサにおいて、前記添加物粉末の平均粒径が３
μm 以下に設定されたていることを特徴とする積層型セ
ラミックチップコンデンサ。 （７）前記添加物粉末の最大粒径が、５μm 以下である
上記（６）の積層型セラミックチップコンデンサ。 （８）前記添加物粉末の平均粒径が、母材粉末の平均粒
径の５倍以内である上記（６）または（７）の積層型セ
ラミックチップコンデンサ。 （９）前記添加物粉末の最大粒径が、母材粉末の最大粒
径の３倍以内である上記（６）ないし（８）のいずれか
の積層型セラミックチップコンデンサ。This object is achieved by the present inventions (1) to (9) described below. (1) A multilayer ceramic chip capacitor having internal electrodes and a dielectric layer, comprising a dielectric oxide having a composition represented by the following formula, wherein an oxide of Mn and / or an oxide of Mn is formed by firing. From 0.01 to 0.5% by weight in terms of oxide (MnO), and from 0.05 to 0.5 in terms of oxide (Y 2 O 3 ) of the compound of Y and / or the compound that becomes an oxide by firing. 0.5% by weight of an oxide of V and / or a compound which becomes an oxide by firing (V
0.005 to 0.3% by weight in terms of 2 O 5 ) and 0.005 to 0.3% by weight in terms of an oxide of W and / or a compound which becomes an oxide by firing in terms of oxide (WO 3 ). 1. A multilayer ceramic chip capacitor, comprising a dielectric material added with and an internal electrode material of Ni or Ni alloy, which are laminated and co-fired. Formula [(Ba 1-xy Ca x Sr y ) O] m (Ti 1-z Zr z ) O 2 {wherein 0 ≦ x ≦ 0.25, 0 ≦ y ≦ 0.05,
0.1 ≦ z ≦ 0.3 and 1.000 ≦ m ≦ 1.020. (2) 0.25% by weight of SiO 2 on the dielectric material
The multilayer ceramic chip capacitor of (1) above, which is added below. (3) The dielectric material further contains at least one oxide of Eu and Mo and / or a compound which becomes an oxide by firing, in an amount of 0.3% by weight or less in terms of oxide, or (1) or (2) Multilayer ceramic chip capacitor. (4) The dielectric layer is composed of grains and a grain boundary phase, and the area ratio of the grain boundary phase in the cross section of the dielectric layer is 2% or less, and the lamination according to any one of (1) to (3) above. Type ceramic chip capacitors. (5) The multilayer ceramic chip capacitor according to (4), wherein the grain boundary phase is an oxide phase containing an oxide of Mn, Y, V and W. (6) [(Ba 1-xy Ca x Sr y ) O] m (Ti 1-z Zr z ) O 2 (0 ≦ x ≦ 0.25, 0 ≦ y ≦ 0. 05,
0.1 ≦ z ≦ 0.3, 1.000 ≦ m ≦ 1.020)
And MnCO 3 , Y 2 O 3 , V 2 O 3 , WO 3 , SiO
In the multilayer ceramic chip capacitor according to any one of (1) to (5) above, which comprises a dielectric layer formed by mixing an additive selected from 2 , 2 , MoO 3 , and Eu 2 O 3 and firing the mixture. , The average particle size of the additive powder is 3
Multilayer ceramic chip capacitor characterized by being set to less than μm. (7) The multilayer ceramic chip capacitor according to (6) above, wherein the maximum particle size of the additive powder is 5 μm or less. (8) The multilayer ceramic chip capacitor according to (6) or (7) above, wherein the average particle size of the additive powder is within 5 times the average particle size of the base material powder. (9) The multilayer ceramic chip capacitor according to any one of (6) to (8), wherein the maximum particle size of the additive powder is within 3 times the maximum particle size of the base material powder.

【００１３】[0013]

【具体的構成】以下、本発明の具体的構成を詳細に説明
する。図１は、本発明の積層型セラミックチップコンデ
ンサの一例を示す。積層型チップコンデンサ１は、内部
電極２１、２５と、誘電体層３とが交互に積層され、各
内部電極２１、２５に接続している１対の外部電極４
１、４５を有するものである。Specific Structure The specific structure of the present invention will be described in detail below. FIG. 1 shows an example of the multilayer ceramic chip capacitor of the present invention. In the multilayer chip capacitor 1, internal electrodes 21 and 25 and dielectric layer 3 are alternately laminated, and a pair of external electrodes 4 connected to each internal electrode 21 and 25.
1 and 45.

【００１４】本発明では、内部電極２１、２５は、Ｎｉ
またはＮｉ合金から形成され、この場合、Ｎｉ合金とし
ては、Ｎｉを９５重量％以上含有するＮｉと、Ｍｎ、Ｃ
ｒ、Ｃｏ、Ａl 等の１種以上との合金であることが好ま
しい。In the present invention, the internal electrodes 21 and 25 are made of Ni.
Alternatively, it is formed from a Ni alloy, and in this case, the Ni alloy includes Ni containing 95% by weight or more of Ni, Mn, and C.
An alloy with at least one of r, Co, Al and the like is preferable.

【００１５】これらは、本発明に従い、十分な寿命や信
頼性を得ることができる。According to the present invention, these can have a sufficient life and reliability.

【００１６】なお、ＮｉまたはＮｉ合金中には、微量成
分として、０．１重量％以下のＰ等が含有されていても
よい。The Ni or Ni alloy may contain 0.1% by weight or less of P or the like as a trace component.

【００１７】内部電極２１、２５の厚み等の諸条件は目
的や用途に応じ適宜決定をすればよいが、通常厚みは、
１〜５μm 、特に２〜３μm 程度である。Although various conditions such as the thickness of the internal electrodes 21 and 25 may be appropriately determined according to the purpose and application, the normal thickness is
It is about 1 to 5 μm, especially about 2 to 3 μm.

【００１８】誘電体層３は、グレインと粒界相で構成さ
れている。The dielectric layer 3 is composed of grains and a grain boundary phase.

【００１９】誘電体層３の材質は、下記式で表わされる
組成の誘電体酸化物を含有するものである。この際、Ｏ
量は、下記式の化学量論組成から若干偏倚してもよい。The material of the dielectric layer 3 contains a dielectric oxide having a composition represented by the following formula. At this time, O
The amount may deviate slightly from the stoichiometric composition of the formula:

【００２０】式 [(Ba1-x-y CaxSry)O]m・(Ti1-zZrz)O2 Formula [(Ba 1-xy Ca x Sr y ) O] m · (Ti 1-z Zr z ) O 2

【００２１】この場合、ｘは０〜０．２５、好ましくは
０．０５〜０．１０、ｙは０〜０．０５、好ましくは０
〜０．０１、ｚは０．１〜０．３、好ましくは０．１５
〜０．２０、ｍは１．０００〜１．０２０、好ましくは
１．００２〜１．０１５である。In this case, x is 0 to 0.25, preferably 0.05 to 0.10, and y is 0 to 0.05, preferably 0.
~ 0.01, z is 0.1-0.3, preferably 0.15
˜0.20, m is 1.00 to 1.020, preferably 1.002 to 1.015.

【００２２】本発明ではさらに、マンガンの酸化物およ
び／または焼成により酸化物になる化合物を酸化物Ｍｎ
Ｏ換算で０．０１〜０．５重量％、好ましくは０．１〜
０．４重量％、より好ましくは０．２〜０．４重量％、
イットリウムの酸化物および／または焼成により酸化物
になる化合物を酸化物Ｙ2 Ｏ3 換算で０．０５〜０．５
重量％、好ましくは０．０８〜０．４５重量％、より好
ましくは０．２〜０．４重量％、バナジウムの酸化物お
よび／または焼成により酸化物になる化合物を酸化物Ｖ
2 Ｏ5 換算で０．００５〜０．５重量％、好ましくは
０．０１〜０．２重量％、より好ましくは０．０１〜
０．１重量％、タングステンの酸化物および／または焼
成により酸化物になる化合物を酸化物ＷＯ３換算で０．
００５〜０．３重量％、好ましくは０．０１〜０．２、
より好ましくは０．０１〜０．１重量％含有する。Further, in the present invention, the manganese oxide and / or the compound which becomes an oxide by calcination is converted into the oxide Mn.
0.01 to 0.5% by weight in terms of O, preferably 0.1 to 0.5
0.4% by weight, more preferably 0.2 to 0.4% by weight,
An oxide of yttrium and / or a compound which becomes an oxide by firing is 0.05 to 0.5 in terms of oxide Y 2 O 3.
% By weight, preferably 0.08 to 0.45% by weight, more preferably 0.2 to 0.4% by weight, an oxide of vanadium and / or a compound which becomes an oxide by calcination as an oxide V
0.005 to 0.5% by weight, preferably 0.01 to 0.2% by weight, more preferably 0.01 to 0.5% by weight in terms of 2 O 5.
0.1% by weight of a tungsten oxide and / or a compound which becomes an oxide by firing is converted into an oxide WO3 of 0.
005 to 0.3% by weight, preferably 0.01 to 0.2,
More preferably, the content is 0.01 to 0.1% by weight.

【００２３】さらに焼結助剤として、ＳｉＯ2 を含有し
てもよい。Further, SiO 2 may be contained as a sintering aid.

【００２４】この場合、ＳｉＯ2 の含有量は０．２５重
量％以下であることが好ましい。In this case, the content of SiO 2 is preferably 0.25% by weight or less.

【００２５】また、Ｅｕ酸化物、Ｍｏ酸化物の少なくと
も１種が０．３重量％程度以下含有されてもよい。更に
また、Ｎｉ酸化物、Ｍｇ酸化物、Ｃｏ酸化物、Ｈｆ酸化
物等が０．５重量％程度以下含有されてもよい。Further, at least one of Eu oxide and Mo oxide may be contained in an amount of about 0.3% by weight or less. Furthermore, Ni oxide, Mg oxide, Co oxide, Hf oxide and the like may be contained in an amount of about 0.5% by weight or less.

【００２６】なお、上記以外の元素の酸化物および上記
範囲外の添加量では本発明の効果は実現しない。The effects of the present invention cannot be realized with oxides of elements other than the above and addition amounts outside the above range.

【００２７】この場合、添加物粉末全体の平均粒径を
３．０μm 以下、しかも、添加物粉末の最大粒径を５μ
m 以下に設定することが望ましい。さらに、上記添加物
粉末全体の平均粒径を、母材粉末の平均粒径の５倍以下
に設定することが望ましい。また、添加物粉末全体の最
大粒径を、母材粉末の最大粒径の３倍以下に設定するこ
とが望ましい。上記添加物粉末の平均粒径は特に１．５
μm 以下、上記最大粒径は特に３．５μm 以下であるこ
とが望ましい。添加物粉末は、以上の条件を満たすよう
に予め粉砕処理することが望ましい。上記設定粒径以上
の添加物粉末を用いる場合、誘電体層厚みの薄いチップ
コンデンサにおいては、誘電体層の一部に添加物の偏析
がみられ、これにより初期絶縁抵抗不良が発生するとい
う問題があった。しかし、添加物粉末を粉砕処理し、特
に最大粒径を上記のように設定することにより、得られ
たチップコンデンサにおいて、初期絶縁抵抗不良率が激
減した。なお、母材の平均粒径は、１．５μm 以下、最
大粒径は３．０μm 以下であることが望ましい。In this case, the average particle size of the entire additive powder is 3.0 μm or less, and the maximum particle size of the additive powder is 5 μm.
It is desirable to set it to m or less. Furthermore, it is desirable to set the average particle size of the entire additive powder to 5 times or less the average particle size of the base material powder. Further, it is desirable to set the maximum particle size of the entire additive powder to 3 times or less of the maximum particle size of the base material powder. The average particle size of the additive powder is especially 1.5
It is desirable that the maximum particle size is not more than μm, and the maximum particle size is not more than 3.5 μm. It is desirable that the additive powder is previously pulverized so as to satisfy the above conditions. When an additive powder having a particle size equal to or larger than the set particle size is used, in a chip capacitor having a thin dielectric layer, segregation of the additive is observed in a part of the dielectric layer, which causes a problem of initial insulation resistance failure. was there. However, by crushing the additive powder and setting the maximum particle size as described above, the initial insulation resistance defect rate was drastically reduced in the obtained chip capacitor. The base material preferably has an average particle size of 1.5 μm or less and a maximum particle size of 3.0 μm or less.

【００２８】誘電体層３の積層数や厚み等の諸条件は、
目的や用途に応じ適宜決定すればよい。Various conditions such as the number of laminated layers and the thickness of the dielectric layer 3 are as follows.
It may be appropriately determined according to the purpose and use.

【００２９】また、誘電体層３のグレインの平均粒子径
は、１〜５μm 程度であることが好ましい。The average grain size of the grains of the dielectric layer 3 is preferably about 1 to 5 μm.

【００３０】そして、本発明では、誘電体層３を構成す
るグレイン以外の部分である粒界相の面積比が、誘電体
層３の任意の断面にて、２％以下、好ましくは０．５〜
１．０％程度であることが好ましい。In the present invention, the area ratio of the grain boundary phase, which is a portion other than the grains forming the dielectric layer 3, is 2% or less, preferably 0.5, in any cross section of the dielectric layer 3. ~
It is preferably about 1.0%.

【００３１】前記範囲をこえると寿命が短くなり、信頼
性が低下する傾向にある。If it exceeds the above range, the life tends to be shortened and the reliability tends to be lowered.

【００３２】また、あまり小さいものは誘電体層３の形
成が困難であり、誘電体の緻密化が不十分となる傾向に
ある。If it is too small, it is difficult to form the dielectric layer 3, and the densification of the dielectric tends to be insufficient.

【００３３】なお、粒界相の面積比の測定には、走査型
電子顕微鏡を用いて写真を撮り、これから求めればよ
い。In order to measure the area ratio of the grain boundary phase, a photograph may be taken using a scanning electron microscope and it may be determined from this.

【００３４】この粒界相は、Ｍｎ、Ｙ、ＶおよびＷとし
て混入する材質の酸化物を成分としている。The grain boundary phase contains oxides of materials mixed as Mn, Y, V and W.

【００３５】外部電極４１、４５には、通常ＣｕやＣｕ
合金あるいはＮｉやＮｉ合金等を用いる。The external electrodes 41 and 45 are usually made of Cu or Cu.
An alloy, Ni, a Ni alloy, or the like is used.

【００３６】なお、ＡｇやＡｇ−Ｐｄ合金等ももちろん
使用可能である。Of course, Ag, Ag-Pd alloy or the like can also be used.

【００３７】外部電極４１、４５の厚みは任意であり、
目的や用途に応じ適宜決定すればよいが、通常１０〜５
０μm 程度である。The thickness of the external electrodes 41 and 45 is arbitrary,
It may be appropriately determined depending on the purpose and use, but usually 10 to 5
It is about 0 μm.

【００３８】そして、このような積層型チップコンデン
サ１の形状やサイズは、目的や用途に応じ適宜決定すれ
ばよい。例えば直方体状の場合は、通常１．６〜３．２
mm×０．８〜１．６mm×０．６〜１．２mm程度である。The shape and size of such a multilayer chip capacitor 1 may be appropriately determined according to the purpose and application. For example, in the case of a rectangular parallelepiped, it is usually 1.6 to 3.2.
mm × 0.8 to 1.6 mm × 0.6 to 1.2 mm.

【００３９】本発明の積層型セラミックチップコンデン
サは好ましくは下記のとおり製造される。The multilayer ceramic chip capacitor of the present invention is preferably manufactured as follows.

【００４０】まず、誘電体層３用ペースト、次に内部電
極２１、２５用ペーストおよび外部電極４１、４５用ペ
ーストをそれぞれ製造する。First, the dielectric layer 3 paste, then the internal electrode 21 and 25 paste and the external electrode 41 and 45 paste are manufactured.

【００４１】誘電体層３用のペーストは、前述した誘電
体酸化物の組成に応じ、予め粉砕した添加物であるＭ
ｎ、Ｙ、Ｖ、Ｗ、Ｍｏ、Ｅｕ、Ｓｉ等の単一ないし複合
酸化物と、母材組成を形成するＢａＴｉＯ3 、ＢａＺｒ
Ｏ3 、ＣａＴｉＯ3 、ＣａＺｒＯ3 とを混合、乾燥し、
これに結合剤、可塑剤、分散剤、溶剤等の添加剤を添加
して得る。The paste for the dielectric layer 3 is an additive M which has been crushed in advance according to the composition of the above-mentioned dielectric oxide.
Single or complex oxides of n, Y, V, W, Mo, Eu, Si, etc., and BaTiO 3 , BaZr forming the base material composition.
O 3 , CaTiO 3 , CaZrO 3 are mixed and dried,
It is obtained by adding additives such as a binder, a plasticizer, a dispersant and a solvent to this.

【００４２】また、上記添加物は、焼成により酸化物に
なる化合物、例えば炭酸塩、硫酸塩、硝酸塩、シュウ酸
塩、有機金属化合物等を用いてもよい。As the above-mentioned additive, a compound which becomes an oxide by firing, such as a carbonate, a sulfate, a nitrate, an oxalate or an organometallic compound may be used.

【００４３】さらには、酸化物と、焼成により酸化物に
なる化合物とを併用してもよい。Further, an oxide and a compound which becomes an oxide by firing may be used in combination.

【００４４】母材となる出発原料としては、上記ＢａＴ
ｉＯ3 、ＢａＺｒＯ3 、ＣａＴｉＯ3 、ＣａＺｒＯ3 の
形を取ることなく、誘電体酸化物の組成により、Ｔｉ、
Ｂａ、Ｚｒ、Ｓｒ、Ｃａ等の酸化物、あるいは焼成によ
り酸化物となる化合物を用いてもよい。As the starting material for the base material, the above BaT
iO 3, BaZrO 3, CaTiO 3 , without taking the form of CaZrO 3, the composition of the dielectric oxide, Ti,
An oxide such as Ba, Zr, Sr, or Ca, or a compound that becomes an oxide by firing may be used.

【００４５】このような原料粉末から誘電体材料を得る
には例えば下記のようにすればよい。To obtain a dielectric material from such raw material powder, for example, the following may be carried out.

【００４６】まず出発原料を所定の量比に配合し、例え
ば、ボールミル等により湿式混合する。First, the starting materials are blended in a predetermined amount ratio and wet-mixed by, for example, a ball mill.

【００４７】次いで、スプレードライヤー等により乾燥
させ、その後仮焼し、上記式の誘電体酸化物を得る。な
お、仮焼は、通常８００〜１３００℃にて、２〜１０時
間程度、空気中にて行う。Then, it is dried by a spray dryer or the like and then calcined to obtain the dielectric oxide of the above formula. The calcination is usually performed in air at 800 to 1300 ° C. for 2 to 10 hours.

【００４８】次いで、ジェットミルあるいはボールミル
等にて所定粒径となるまで粉砕し、誘電体材料を得る。Next, it is pulverized by a jet mill, a ball mill or the like until it has a predetermined particle diameter, and a dielectric material is obtained.

【００４９】誘電体層３用のペーストを調整する際に用
いられる結合剤、可塑剤、分散剤、溶剤等の添加剤は種
々のものであってよい。また、ガラスフリットを添加し
てもよい。Additives such as binders, plasticizers, dispersants, and solvents used when preparing the paste for the dielectric layer 3 may be various. Further, glass frit may be added.

【００５０】結合剤としては、例えばエチルセルロー
ス、アビエチン酸レジン、ポリビニール・ブチラールな
ど、可塑剤としては、例えばアビエチン酸誘導体、ジエ
チル蓚酸、ポリエチレングリコール、ポリアルキレング
リコール、フタール酸エステル、フタール酸ジブチルな
ど、分散剤としては、例えばグリセリン、オクタデシル
アミン、トリクロロ酢酸、オレイン酸、オクタジエン、
オレイン酸エチル、モノオレイン酸グリセリン、トリオ
レイン酸グリセリン、トリステアリン酸グリセリン、メ
ンセーデン油など、溶剤としては、例えばトルエン、テ
ルピネオール、ブチルカルビトール、メチルエチルケト
ンなどが挙げられる。As the binder, for example, ethyl cellulose, resin abietic acid, polyvinyl butyral, etc., as the plasticizer, for example, abietic acid derivative, diethyl oxalic acid, polyethylene glycol, polyalkylene glycol, phthalic acid ester, dibutyl phthalate, etc., Examples of the dispersant include glycerin, octadecylamine, trichloroacetic acid, oleic acid, octadiene,
Examples of the solvent include ethyl oleate, glyceryl monooleate, glyceryl trioleate, glyceryl tristearate, and menthaden oil. Examples of the solvent include toluene, terpineol, butyl carbitol, and methyl ethyl ketone.

【００５１】このペーストを調整する際の誘電体材料の
全体に対する割合は５０〜８０重量％程度とし、その
他、結合剤は２〜５重量％、可塑剤は０．０１〜５重量
％、 分散剤は０．０１〜５重量％、溶剤は２０〜５０重
量％程度とする。When preparing this paste, the ratio of the dielectric material to the whole is about 50 to 80% by weight, the binder is 2 to 5% by weight, the plasticizer is 0.01 to 5% by weight, and the dispersant is Is about 0.01 to 5% by weight, and the solvent is about 20 to 50% by weight.

【００５２】そして、前記誘電体材料とこれらを混合
し、例えば３本ロール等で混練してペースト（スラリ
ー）とする。Then, the dielectric material and these are mixed and kneaded with, for example, a three-roll mill to form a paste (slurry).

【００５３】内部電極２１、２５用のペーストを製造す
る際に用いる導体材料としては、ＮｉやＮｉ合金さらに
はこれらの混合物を用いる。As the conductor material used when manufacturing the paste for the internal electrodes 21 and 25, Ni, Ni alloy, or a mixture thereof is used.

【００５４】このような導体材料は、球状、リン片状
等、その形状に特に制限はなく、またこれらの形状のも
のが混合したものであってもよい。There is no particular limitation on the shape of such a conductor material such as a spherical shape or a flaky shape, and a mixture of these shapes may be used.

【００５５】また、平均粒子径は０．１〜１０μm 、さ
らには０．１〜１μm 程度のものを用いればよい。The average particle diameter may be 0.1 to 10 μm, more preferably 0.1 to 1 μm.

【００５６】有機質ビヒクルは、バインダーおよび溶剤
を含有するものである。The organic vehicle contains a binder and a solvent.

【００５７】バインダーとしては、例えばエチルセルロ
ース、アクリル樹脂、ブチラール樹脂等公知のものはい
ずれも使用可能である。As the binder, any known binder such as ethyl cellulose, acrylic resin, butyral resin can be used.

【００５８】バインダー含有量は１〜５重量％程度とす
る。The binder content is about 1 to 5% by weight.

【００５９】溶剤としては、例えばテルピネオール、ブ
チルカルビトール、ケロシン等公知のものはいずれも使
用可能である。As the solvent, any known solvent such as terpineol, butyl carbitol, kerosene can be used.

【００６０】溶剤含有量は２０〜５５重量％程度とす
る。The solvent content is about 20 to 55% by weight.

【００６１】この他、総計１０重量％程度以下の範囲
で、必要に応じ、ソルビタン脂肪酸エステル、グリセリ
ン脂肪酸エステル等の分散剤や、ジオクチルフタレー
ト、ジブチルフタレート、ブチルフタリルグリコール酸
ブチル等の可塑剤や、デラミ防止、焼結抑制等の目的
で、誘電体、絶縁体等の各種セラミック粉体等を添加す
ることもできる。In addition, if necessary, a dispersant such as sorbitan fatty acid ester or glycerin fatty acid ester, or a plasticizer such as dioctyl phthalate, dibutyl phthalate or butyl phthalyl glycolate is used in a total amount of about 10% by weight or less. For the purpose of preventing delamination, suppressing sintering, etc., various ceramic powders such as dielectrics and insulators may be added.

【００６２】また、有機金属レジネートを添加すること
も有効である。It is also effective to add an organometallic resinate.

【００６３】外部電極４１、４５用のペーストは、上記
の導体材料粉末を含有する通常のペーストを用いればよ
い。As the paste for the external electrodes 41, 45, a normal paste containing the above-mentioned conductor material powder may be used.

【００６４】このようにして得られた内部電極２１、２
５用ペーストと、誘電体３用ペーストを用いて、印刷
法、転写法、グリーンシート法等により積層する。The internal electrodes 21 and 2 thus obtained
The paste for 5 and the paste for the dielectric 3 are used to be laminated by a printing method, a transfer method, a green sheet method or the like.

【００６５】次に、所定のサイズに切断し、グリーンチ
ップを得る。このグリーンチップを脱バインダ処理およ
び焼成する。そして、誘電体層３を再酸化させるため、
熱処理を行う。Next, a green chip is obtained by cutting into a predetermined size. This green chip is subjected to binder removal processing and firing. Then, in order to re-oxidize the dielectric layer 3,
Heat treatment is performed.

【００６６】脱バインダ処理は、通常の条件で行えばよ
いが、特に下記の条件で行うことが好ましい。The binder removal treatment may be carried out under normal conditions, but it is particularly preferred to carry out under the following conditions.

【００６７】 昇温速度：５〜３００℃／時間、特に１０〜５０℃／時
間 保持温度：２００〜４００℃、特に２５０〜３５０℃ 保持時間：０．５〜５時間、特に１〜３時間 雰囲気：ＡＩＲTemperature rising rate: 5 to 300 ° C./hour, especially 10 to 50 ° C./hour Holding temperature: 200 to 400 ° C., especially 250 to 350 ° C. Holding time: 0.5 to 5 hours, especially 1 to 3 hours Atmosphere : AIR

【００６８】焼成は、酸素分圧１０-7atm 以下、特に１
０-7〜１０-13atmにて行うことが好ましい。The firing is carried out at an oxygen partial pressure of 10 -7 atm or less, especially 1
It is preferably carried out at 0 -7 to 10 -13 atm.

【００６９】前記範囲を超えると、内部電極２１、２５
が酸化する傾向にあり、またあまり小さすぎると、電極
材料が異常焼結を起こし、とぎれてしまう傾向にある。If the above range is exceeded, the internal electrodes 21, 25
Tends to oxidize, and if it is too small, the electrode material tends to abnormally sinter and break.

【００７０】そして、そのほかの焼成条件は、下記の条
件が好ましい。The other firing conditions are preferably the following.

【００７１】 昇温速度：５０〜５００℃／時間、特に２００〜３００
℃／時間 保持温度：１２００〜１４００℃、特に１２５０〜１３
５０℃ 保持時間：０．５〜８時間、特に１〜３時間 冷却速度：５０〜５００℃／時間、特に２００〜３００
℃／時間Rate of temperature rise: 50 to 500 ° C./hour, especially 200 to 300
C./hour Holding temperature: 1200 to 1400 ° C., especially 1250 to 13
50 ° C. Holding time: 0.5 to 8 hours, especially 1 to 3 hours Cooling rate: 50 to 500 ° C./hour, especially 200 to 300
° C / hour

【００７２】雰囲気用ガスには、加湿したＮ2 とＨ2 の
混合ガス等を用いることが好適である。As the atmosphere gas, it is preferable to use a wet mixed gas of N 2 and H 2 .

【００７３】熱処理は、保持温度ないし最高温度を８０
０〜１２００℃、より好ましくは、９００〜１１００℃
として行うことが好ましい。The heat treatment is carried out at a holding temperature or maximum temperature of 80.
0 to 1200 ° C, more preferably 900 to 1100 ° C
Is preferably performed as

【００７４】前記範囲未満では誘電体材料の酸化が不十
分なために寿命が短くなる傾向にあり、前記範囲をこえ
ると内部電極のＮｉが酸化し、容量が低下するだけでな
く、誘電体素地と反応してしまい、寿命も短くなる傾向
にある。If the amount is less than the above range, the life of the dielectric material tends to be shortened due to insufficient oxidation of the dielectric material. If the amount exceeds the above range, Ni of the internal electrodes is oxidized and the capacity is lowered, and the dielectric material is not only reduced. Tends to react with, and the life tends to be shortened.

【００７５】熱処理の際の酸素分圧は、１０-8atm 以
上、より好ましくは１０-4〜１０-7atm が好ましい。The oxygen partial pressure during the heat treatment is preferably 10 -8 atm or more, more preferably 10 -4 to 10 -7 atm.

【００７６】前記範囲未満では、誘電体層３や酸化物層
４の再酸化が困難であり、前記範囲をこえると内部電極
２１、２５が酸化する傾向にある。If it is less than the above range, it is difficult to reoxidize the dielectric layer 3 and the oxide layer 4, and if it exceeds the above range, the internal electrodes 21 and 25 tend to be oxidized.

【００７７】そして、そのほかの熱処理条件は下記の条
件が好ましい。The following heat treatment conditions are preferable.

【００７８】 保持時間：０〜６時間、特に２〜５時間 冷却速度：５０〜５００℃／時間 特に１００〜３００℃／時間Holding time: 0 to 6 hours, especially 2 to 5 hours Cooling rate: 50 to 500 ° C / hour, especially 100 to 300 ° C / hour

【００７９】雰囲気用ガスには、加湿したＮ2 ガス等を
用いることが好適である。It is preferable to use a humidified N 2 gas or the like as the atmosphere gas.

【００８０】なお、Ｎ2 ガスや混合ガス等を加湿するに
は、例えばウェッター等を使用すればよい。この場合、
水温は０〜７５℃程度が好ましい。To wet the N 2 gas, mixed gas, etc., for example, a wetter or the like may be used. in this case,
The water temperature is preferably about 0 to 75 ° C.

【００８１】また、脱バインダ処理、焼成および熱処理
は、それぞれを連続して行っても、独立に行ってもよ
い。The binder removal treatment, firing and heat treatment may be carried out continuously or independently.

【００８２】このようにして得られた焼結体には、例え
ばバレル研磨、サンドブラスト等にて端面研磨を施し、
外部電極用ペーストを焼きつけて外部電極４１、４５を
形成する。The thus obtained sintered body is subjected to end face polishing by, for example, barrel polishing, sand blasting, etc.
The external electrode paste is baked to form the external electrodes 41 and 45.

【００８３】そして、必要に応じ、外部電極４１、４５
上のめっき等によりパッド層を形成する。Then, if necessary, the external electrodes 41, 45
A pad layer is formed by plating or the like.

【００８４】[0084]

【作用】本発明の積層型セラミックチップコンデンサに
は、所定の化合物を添加したチタン酸バリウム系の誘電
体材料を用いる。In the multilayer ceramic chip capacitor of the present invention, a barium titanate-based dielectric material containing a predetermined compound is used.

【００８５】そして、脱バインダ処理後、所定の条件で
焼成および熱処理を行って製造される。Then, after the binder removal treatment, firing and heat treatment are performed under predetermined conditions to manufacture.

【００８６】このような本発明の積層型セラミックチッ
プコンデンサは、従来のＹ等添加チップコンデンサにく
らべ寿命が約１．５倍以上に増大する。従って、誘電体
層の厚さを、従来の１０〜１５μm から６μm 以下にし
ても十分な寿命が得られる。また、添加物を粉砕により
最大粒径５μm 以下にすることにより、初期絶縁抵抗不
良を防止することができ、積層型セラミックチップコン
デンサの小型大容量化に非常に有効である。The multilayer ceramic chip capacitor of the present invention as described above has a life of about 1.5 times longer than that of the conventional Y-added chip capacitor. Therefore, a sufficient life can be obtained even if the thickness of the dielectric layer is 10 to 15 μm, which is conventionally used, or 6 μm or less. Also, by crushing the additive to a maximum particle size of 5 μm or less, it is possible to prevent initial insulation resistance failure, and it is very effective in reducing the size and capacity of the multilayer ceramic chip capacitor.

【００８７】[0087]

【実施例】以下、本発明の具体的実施例を挙げ、本発明
をさらに詳細に説明する。EXAMPLES Hereinafter, the present invention will be described in more detail with reference to specific examples of the present invention.

【００８８】（実施例１）母材となる出発原料として
は、液相合成によるＢａＴｉＯ3 、ＢａＺｒＯ3 、Ｃａ
ＴｉＯ3 を用いた。(Example 1) As a starting material to be a base material, BaTiO 3 , BaZrO 3 and Ca by liquid phase synthesis were used.
TiO 3 was used.

【００８９】添加物としては、ＭｎＣＯ3 、Ｙ2 Ｏ3 、
Ｖ2 Ｏ5 、ＷＯ3 、ＳｉＯ2 、ＭｏＯ3 、Ｅｕ2 Ｏ3 等
を使用し、ＭｎＣＯ3 、Ｙ2 Ｏ3 、Ｖ2 Ｏ5 、ＷＯ3 、
ＭｏＯ3 、Ｅｕ2 Ｏ3 を表１に示す変量とし、ボールミ
ルで２４時間粉砕し、上記添加物の平均粒径を３μm 以
下、最大粒径を５μm 以下としたスラリを得た。この添
加物スラリに、上記ＢａＴｉＯ3 、ＢａＺｒＯ3 、Ｃａ
ＴｉＯ3 を加え、ボールミルで１６時間湿式混合した
後、乾燥し、２１種類の誘電体材料の試料を得た。な
お、試料１ないし１３が本発明の実施例であり、試料１
４ないし２１が比較例である。As additives, MnCO 3 , Y 2 O 3 ,
V 2 O 5, WO 3, SiO 2, MoO 3, Eu 2 using O 3 and the like, MnCO 3, Y 2 O 3 , V 2 O 5, WO 3,
MoO 3 and Eu 2 O 3 were used as the variables shown in Table 1 and pulverized with a ball mill for 24 hours to obtain a slurry having the average particle size of the above additives of 3 μm or less and the maximum particle size of 5 μm or less. This additive slurry was added to the above-mentioned BaTiO 3 , BaZrO 3 , Ca
TiO 3 was added, and the mixture was wet mixed in a ball mill for 16 hours and then dried to obtain 21 kinds of dielectric material samples. Samples 1 to 13 are examples of the present invention.
4 to 21 are comparative examples.

【００９０】[0090]

【表１】 [Table 1]

【００９１】これらの誘電体材料の各々を用いて、下記
に示される配合比にて、アルミナ製ボールを用いてボー
ルミル混合し、スラリー化して誘電体層用ペーストとし
た。Each of these dielectric materials was ball-milled using alumina balls in the following compounding ratios to form a slurry for a dielectric layer paste.

【００９２】 誘電体材料 ：１００重量部 アクリル系樹脂 ： ５．０重量部 フタル酸ベンジルブチル ： ２．５重量部 ミネラルスピリット ： ６．５重量部 アセトン ： ４．０重量部 トリクロロエタン ： ２０．５重量部 塩化メチレン ： ４１．５重量部Dielectric material: 100 parts by weight Acrylic resin: 5.0 parts by weight Benzylbutylphthalate: 2.5 parts by weight Mineral spirits: 6.5 parts by weight Acetone: 4.0 parts by weight Trichloroethane: 20.5 parts by weight Parts Methylene chloride: 41.5 parts by weight

【００９３】次に下記に示される配合比にて、３本ロー
ルにより混練し、スラリー化して内部電極用ペーストと
した。Next, the internal electrode paste was prepared by kneading with three rolls at the compounding ratios shown below to form a slurry.

【００９４】 Ｎｉ ：４４．６重量％ テルピネオール ：５２重量％ エチルセルロース ： ３重量％ ベンゾトリアゾール： ０．４重量％Ni: 44.6% by weight Terpineol: 52% by weight Ethylcellulose: 3% by weight Benzotriazole: 0.4% by weight

【００９５】これらのペーストを用い、以下のようにし
て図１に示される積層型セラミックチップコンデンサ１
を製造した。Using these pastes, the multilayer ceramic chip capacitor 1 shown in FIG.
Was manufactured.

【００９６】まず、誘電体層用ペーストを用いて１０μ
m 厚のシートをキャリヤフィルム上に形成し、この上に
内部電極用ペーストを用いて、内部電極を印刷した。こ
のように形成されたシートを剥離し、複数枚積層し、加
圧接着した。First, using a dielectric layer paste,
An m-thick sheet was formed on a carrier film, and the internal electrodes were printed using the internal electrode paste. The sheets thus formed were peeled off, a plurality of sheets were laminated and pressure-bonded.

【００９７】なお誘電体層３の積層数は４層である。The number of laminated dielectric layers 3 is four.

【００９８】次いで所定サイズに切断した後、脱バイン
ダ処理、焼成および熱処理を連続して下記の条件にて行
った。Then, after cutting into a predetermined size, binder removal treatment, firing and heat treatment were continuously performed under the following conditions.

【００９９】脱バインダ処理 昇温速度：２０℃／時間 保持温度：３００℃ 保持時間：２時間 雰囲気用ガス：ａｉｒ Binder removal temperature rising rate: 20 ° C./hour Holding temperature: 300 ° C. Holding time: 2 hours Atmosphere gas: air

【０１００】焼成 昇温速度：２００℃／時間 保持温度：１３４０℃ 保持時間：２時間 冷却速度：３００℃／時間 雰囲気用ガス：加湿したＮ2 とＨ2 の混合ガス 酸素分圧：１０-8atm Firing rate of heating: 200 ° C./hour Holding temperature: 1340 ° C. Holding time: 2 hours Cooling rate: 300 ° C./hour Atmosphere gas: Humidified mixed gas of N 2 and H 2 Oxygen partial pressure: 10 −8 atm

【０１０１】熱処理 保持温度：１０００℃ 保持時間：２時間 冷却速度：３００℃／時間 雰囲気用ガス：加湿したＮ2 ガス 酸素分圧：１０-7atm Heat treatment Holding temperature: 1000 ° C. Holding time: 2 hours Cooling rate: 300 ° C./hour Atmosphere gas: Humidified N 2 gas Oxygen partial pressure: 10 −7 atm

【０１０２】なお、それぞれの雰囲気用ガスの加湿に
は、ウェッターを用い、水温５〜７５℃にて行った。A wetter was used to humidify each atmosphere gas at a water temperature of 5 to 75 ° C.

【０１０３】得られた焼結体の端面をサンドブラストに
て研磨した後、Ｉｎ−Ｇａ合金を塗布して、試験用電極
を形成した。After polishing the end faces of the obtained sintered body by sandblasting, an In-Ga alloy was applied to form a test electrode.

【０１０４】このようにして製造した積層型セラミック
チップコンデンサ１のサイズは、３．２mm×１．６mm×
０．６mmであり、誘電体層３の厚みは６μm 、内部電極
２１、２５の厚みは２．５μm である。そして、上記誘
電体層３は、下記式 〔（Ｂａ0.989 Ｃａ0.01Ｓｒ0.001 ）Ｏ〕1.004 ・（Ｔｉ0.85 Ｚｒ0.18）Ｏ2 で表される組成の誘電体酸化物を主成分として含有して
いる。なお、組成中のＳｒは、不純物として出発原料例
えばＢａＣＯ3 、ＢａＴｉＯ3 、ＢａＺｒＯ3 等に混入
するものである。The size of the multilayer ceramic chip capacitor 1 manufactured in this way is 3.2 mm × 1.6 mm ×
The thickness of the dielectric layer 3 is 6 μm, and the thickness of the internal electrodes 21 and 25 is 2.5 μm. The dielectric layer 3 contains a dielectric oxide having a composition represented by the following formula [(Ba 0.989 Ca 0.01 Sr 0.001 ) O] 1.004 · (Ti 0.85 Zr 0.18 ) O 2 as a main component. . The Sr in the composition is mixed as an impurity in the starting materials such as BaCO 3 , BaTiO 3 , and BaZrO 3 .

【０１０５】上記積層型セラミックチップコンデンサ１
の焼結体の誘電体層３の研磨面の微細構造の例を図２の
写真に示した。焼結体の粒径は１〜３μm 、粒界の厚み
は５nm以下であった。透過型走査型電子顕微鏡で分析し
た粒内、粒界、三重点の元素分布を表２に示した。な
お、表２中Ａ／Ｂは、上記式における成分のＡサイトと
Ｂサイトの比を示すものである。また、いずれの実施例
のサンプルにおいても、誘電体層の断面での粒界相の面
積比が２％以下であり、Ｍｎ、Ｙ、Ｖ、Ｗの酸化物を含
有していた。Multilayer Ceramic Chip Capacitor 1
An example of the fine structure of the polished surface of the dielectric layer 3 of the sintered body is shown in the photograph of FIG. The particle size of the sintered body was 1 to 3 μm, and the thickness of the grain boundary was 5 nm or less. Table 2 shows the element distributions within the grains, at the grain boundaries, and at the triple points, which were analyzed by a transmission scanning electron microscope. In Table 2, A / B represents the ratio of A site and B site of the component in the above formula. In each of the samples of the examples, the area ratio of the grain boundary phase in the cross section of the dielectric layer was 2% or less, and the oxides of Mn, Y, V, and W were contained.

【０１０６】[0106]

【表２】 [Table 2]

【０１０７】次にこれらのコンデンサに対し、温度２０
０℃、電圧ＤＣ６０Ｖにての加速寿命試験、並びにＣ
（ｎＦ）、ｔａｎδ（％）およびＩＲ（Ω）の初期特性
（Ｒ、Ｔ）を求めたところ、上記の表１に示す結果を得
た。Next, for these capacitors, a temperature of 20
Accelerated life test at 0 ℃, DC60V voltage, and C
When the initial characteristics (R, T) of (nF), tan δ (%) and IR (Ω) were determined, the results shown in Table 1 above were obtained.

【０１０８】（実施例２）まず、母材の出発原料として
は平均粒径０．５μm 、最大粒径１．５μm の液相合成
のＢａＴｉＯ3 、ＢａＺｒＯ3 を用いた。Example 2 First, as a starting material for the base material, liquid phase synthesized BaTiO 3 and BaZrO 3 having an average particle size of 0.5 μm and a maximum particle size of 1.5 μm were used.

【０１０９】添加物として、ＭｎＣＯ3 を０．２０重量
％（全体に対する値、以下同様）、Ｙ2 Ｏ3 を０．３０
重量％、Ｖ2 Ｏ5 を０．０４重量％、ＷＯ3 を０．０５
重量％秤量し、これら全てを湿式ボールミルにより混合
粉砕し、表３に示すような平均粒径および最大粒径とな
るように調整した。As additives, MnCO 3 was 0.20% by weight (value based on the whole, the same applies hereinafter), and Y 2 O 3 was 0.30.
% By weight, 0.04% by weight of V 2 O 5 and 0.05 of WO 3
Weight% was weighed, and all of them were mixed and pulverized by a wet ball mill, and adjusted so as to have the average particle diameter and the maximum particle diameter as shown in Table 3.

【０１１０】この後、以上のようにして得られた、母材
粉末と添加物粉末とを用い、実施例１と同様にして７種
類の積層型セラミックチップコンデンサを作成した。こ
のようにして製造した積層型セラミックチップコンデン
サ１のサイズは、３．２mm×１．６mm×０．６mmであ
り、誘電体層３の厚みは６μm であった。Thereafter, using the base material powder and the additive powder obtained as described above, seven types of multilayer ceramic chip capacitors were prepared in the same manner as in Example 1. The size of the multilayer ceramic chip capacitor 1 thus manufactured was 3.2 mm × 1.6 mm × 0.6 mm, and the thickness of the dielectric layer 3 was 6 μm.

【０１１１】これらの試料を用いて、ハイレジスタンス
メータ（ＨＰ−４３２９Ａ）を用いて初期絶縁抵抗を測
定し、不良率を算出した結果を表３に示す。なお、試料
１ないし５が本発明の実施例であり、試料６および７が
比較例である。Table 3 shows the results obtained by measuring the initial insulation resistance of these samples using a high resistance meter (HP-4329A) and calculating the percent defective. Samples 1 to 5 are examples of the present invention, and samples 6 and 7 are comparative examples.

【０１１２】[0112]

【表３】 [Table 3]

【０１１３】この表３から分かるように、母材粉末と添
加物粉末の平均粒径および最大粒径が本発明の範囲内の
場合には、不良率が最大でも１２％であったが、本発明
の範囲外の添加物の平均粒径が３．６μm 、最大粒径が
７．２μm のものにあっては、１００％の不良率であっ
た。一方、以上の結果を添加物と母材の粒径の比でみて
みると、添加物の平均粒径が母材粉末の平均粒径の５倍
以下、添加物の最大粒径が母材粉末の最大粒径の３倍以
下であるとき、本発明としての効果を発揮することがで
きることが分かる。特に、添加物の平均粒径が母材の平
均粒径の２倍以下の実施例１ないし３においては、初期
絶縁不良率が最大でも０．５％と効果が極めて顕著であ
った。As can be seen from Table 3, when the average particle diameter and the maximum particle diameter of the base material powder and the additive powder are within the range of the present invention, the defective rate was 12% at the maximum. When the average particle size of the additives outside the scope of the invention was 3.6 μm and the maximum particle size was 7.2 μm, the defective rate was 100%. On the other hand, looking at the above results in terms of the ratio of the particle size of the additive to the base material, the average particle size of the additive is 5 times or less the average particle size of the base material powder, and the maximum particle size of the additive is the base material powder. It can be seen that the effect of the present invention can be exhibited when the maximum particle size is 3 times or less. In particular, in Examples 1 to 3 in which the average particle size of the additive was not more than twice the average particle size of the base material, the effect was extremely remarkable, with the initial defective insulation rate being 0.5% at maximum.

【０１１４】なお、添加物粉末の平均粒径、最大粒径を
本発明の範囲内の値に設定し、添加物粉末の平均粒径が
母材粉末の平均粒径の５倍以内の範囲内となるように母
材粉末の粒径を変化させて同様に積層型セラミックチッ
プコンデンサを作成し、同様の試験を行なったところ、
上記と同様の傾向が得られた。The average particle size and maximum particle size of the additive powder are set to values within the range of the present invention, and the average particle size of the additive powder is within 5 times the average particle size of the base powder. By changing the particle size of the base material powder so as to make a multilayer ceramic chip capacitor in the same manner and performing the same test,
The same tendency as above was obtained.

【０１１５】[0115]

【発明の効果】表１から明らかなように、本発明の積層
型セラミックチップコンデンサは、優れた初期特性が得
られる一方、従来のＹ等添加チップコンデンサに比し更
に、長い寿命が得られる。このため、優れた信頼性を得
ることができる。As is apparent from Table 1, the multilayer ceramic chip capacitor of the present invention can obtain excellent initial characteristics, but can have a longer life than conventional Y-added chip capacitors. Therefore, excellent reliability can be obtained.

【０１１６】また、表３から明らかなように、母材粉末
および添加材粉末の平均粒径および最大粒径を本発明に
従って設定すれば、初期絶縁抵抗不良率が極めて少なく
なり、歩留りが大幅に向上する。Further, as is clear from Table 3, when the average particle diameter and the maximum particle diameter of the base material powder and the additive material powder are set according to the present invention, the initial insulation resistance defect rate is extremely reduced and the yield is significantly increased. improves.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の積層型セラミックチップコンデンサの
１例が示される断面図である。FIG. 1 is a sectional view showing an example of a multilayer ceramic chip capacitor of the present invention.

【図２】粒子構造を表わす図面代用写真であって、積層
型セラミックチップコンデンサの焼結体の誘電体層の研
磨断面の顕微鏡写真である。FIG. 2 is a drawing-substituting photograph showing a grain structure, and is a microscope photograph of a polished cross section of a dielectric layer of a sintered body of a multilayer ceramic chip capacitor.

【符号の説明】[Explanation of symbols]

１ 積層型セラミックチップコンデンサ ２１、２５ 内部電極 ３ 誘電体層 ４１、４５ 外部電極 1 Multilayer Ceramic Chip Capacitors 21 and 25 Internal Electrodes 3 Dielectric Layers 41 and 45 External Electrodes

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成５年５月７日[Submission date] May 7, 1993

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図２[Name of item to be corrected] Figure 2

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図２】 [Fig. 2]

フロントページの続き (72)発明者 人見 篤志 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 (72)発明者 野村 武史 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内Front Page Continuation (72) Inventor Atsushi Hitomi 1-13-1 Nihonbashi, Chuo-ku, Tokyo TDC Corporation (72) Inventor Takeshi Nomura 1-13-1 Nihonbashi, Chuo-ku, Tokyo TDC Corporation Within

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 内部電極と誘電体層とを有する積層型セ
ラミックチップコンデンサであって、 下記式で表される組成の誘電体酸化物を含有し、Ｍｎの
酸化物および／またはは焼成により酸化物になる化合物
を酸化物（ＭｎＯ）換算で０．０１〜０．５重量％と、
Ｙの酸化物および／または焼成により酸化物になる化合
物を酸化物（Ｙ2 Ｏ3 ）換算で０．０５〜０．５重量％
と、Ｖの酸化物および／または焼成により酸化物になる
化合物を酸化物（Ｖ2 Ｏ5 ）換算で０．００５〜０．３
重量％と、Ｗの酸化物および／または焼成により酸化物
になる化合物を酸化物（ＷＯ3 ）換算で０．００５〜
０．３重量％とを添加した誘電体材料と、ＮｉまたはＮ
ｉ合金の内部電極材料とを積層して同時焼成したもので
あることを特徴とする積層型セラミックチップコンデン
サ。 式 ［（Ｂａ1-x-y Ｃａx Ｓｒy ）Ｏ］m （Ｔｉ1-z Ｚｒz ）Ｏ2 ｛上記式中、０≦ｘ≦０．２５、０≦ｙ≦０．０５、
０．１≦ｚ≦０．３、１．０００≦ｍ≦１．０２０であ
る。1. A multilayer ceramic chip capacitor having internal electrodes and a dielectric layer, which contains a dielectric oxide having a composition represented by the following formula, and is an oxide of Mn and / or is oxidized by firing. 0.01 to 0.5% by weight of a compound that becomes a substance in terms of oxide (MnO),
0.05 to 0.5% by weight of an oxide of Y and / or a compound that becomes an oxide by firing in terms of oxide (Y 2 O 3 ).
And an oxide of V and / or a compound that becomes an oxide by firing is 0.005 to 0.3 in terms of oxide (V 2 O 5 ).
% By weight, and an oxide of W and / or a compound which becomes an oxide by firing is 0.005 in terms of oxide (WO 3 ).
0.3% by weight of a dielectric material added to Ni or N
A multilayer ceramic chip capacitor, which is obtained by stacking an i-alloy internal electrode material and simultaneously firing the same. Formula [(Ba 1-xy Ca x Sr y ) O] m (Ti 1-z Zr z ) O 2 {wherein 0 ≦ x ≦ 0.25, 0 ≦ y ≦ 0.05,
0.1 ≦ z ≦ 0.3 and 1.000 ≦ m ≦ 1.020. 【請求項２】 誘電体材料に、更に、ＳｉＯ2 を０．２
５重量％以下添加した請求項１の積層型セラミックチッ
プコンデンサ。2. A dielectric material further comprising SiO 2 of 0.2.
The multilayer ceramic chip capacitor according to claim 1, wherein 5% by weight or less is added. 【請求項３】 誘電体材料に、更にＥｕおよびＭｏの少
なくとも１種の酸化物および／または焼成により酸化物
になる化合物を、酸化物換算で、０．３重量％以下添加
した請求項１または２の積層型セラミックチップコンデ
ンサ。3. The dielectric material further comprising at least one oxide of Eu and Mo and / or a compound which becomes an oxide by firing, in an amount of 0.3% by weight or less in terms of oxide. 2 multilayer ceramic chip capacitors. 【請求項４】 前記誘電体層はグレインと粒界相で構成
され、前記誘電体層の断面での粒界相の面積比が２％以
下である請求項１ないし３のいずれかの積層型セラミッ
クチップコンデンサ。4. The laminated type according to claim 1, wherein the dielectric layer is composed of grains and a grain boundary phase, and an area ratio of the grain boundary phase in a cross section of the dielectric layer is 2% or less. Ceramic chip capacitors. 【請求項５】 前記粒界相が、Ｍｎ、Ｙ、ＶおよびＷの
酸化物を含有する酸化物相である請求項４の積層型セラ
ミックチップコンデンサ。5. The multilayer ceramic chip capacitor according to claim 4, wherein the grain boundary phase is an oxide phase containing oxides of Mn, Y, V and W. 【請求項６】 母材である ［（Ｂａ1-x-y Ｃａx Ｓｒy ）Ｏ］m （Ｔｉ1-z Ｚｒz ）Ｏ2 （上記式中、０≦ｘ≦０．２５、０≦ｙ≦０．０５、
０．１≦ｚ≦０．３、１．０００≦ｍ≦１．０２０）
と、ＭｎＣＯ3 、Ｙ2 Ｏ3 、Ｖ2 Ｏ3 、ＷＯ3 、ＳｉＯ
2 、ＭｏＯ3 、およびＥｕ2 Ｏ3 から選ばれた添加物と
を混合し、焼成して形成された誘電体層を備える請求項
１ないし５のいずれかの積層型セラミックチップコンデ
ンサにおいて、前記添加物粉末の平均粒径が３μm 以下
に設定されたていることを特徴とする積層型セラミック
チップコンデンサ。6. A matrix material [(Ba 1-xy Ca x Sr y ) O] m (Ti 1-z Zr z ) O 2 (where 0 ≦ x ≦ 0.25 and 0 ≦ y ≦ 0.05,
0.1 ≦ z ≦ 0.3, 1.000 ≦ m ≦ 1.020)
And MnCO 3 , Y 2 O 3 , V 2 O 3 , WO 3 , SiO
The multilayer ceramic chip capacitor according to any one of claims 1 to 5, further comprising a dielectric layer formed by mixing and firing an additive selected from 2 , MoO 3 , and Eu 2 O 3. A multilayer ceramic chip capacitor, characterized in that the average particle size of the material powder is set to 3 μm or less. 【請求項７】 前記添加物粉末の最大粒径が、５μm 以
下である請求項６の積層型セラミックチップコンデン
サ。7. The multilayer ceramic chip capacitor according to claim 6, wherein the maximum particle size of the additive powder is 5 μm or less. 【請求項８】 前記添加物粉末の平均粒径が、母材粉末
の平均粒径の５倍以内である請求項６または７の積層型
セラミックチップコンデンサ。8. The multilayer ceramic chip capacitor according to claim 6, wherein the average particle diameter of the additive powder is within 5 times the average particle diameter of the base material powder. 【請求項９】 前記添加物粉末の最大粒径が、母材粉末
の最大粒径の３倍以内である請求項６ないし８のいずれ
かの積層型セラミックチップコンデンサ。9. The multilayer ceramic chip capacitor according to claim 6, wherein the maximum particle size of the additive powder is within 3 times the maximum particle size of the base material powder.
JP5086679A 1992-03-27 1993-03-22 Multilayer ceramic chip capacitors Expired - Lifetime JP2787746B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5086679A JP2787746B2 (en) 1992-03-27 1993-03-22 Multilayer ceramic chip capacitors
US08/038,695 US5319517A (en) 1992-03-27 1993-03-29 Multilayer ceramic chip capacitor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10178892 1992-03-27
JP4-101788 1992-03-27
JP5086679A JP2787746B2 (en) 1992-03-27 1993-03-22 Multilayer ceramic chip capacitors

Publications (2)

Publication Number Publication Date
JPH0645182A true JPH0645182A (en) 1994-02-18
JP2787746B2 JP2787746B2 (en) 1998-08-20

Family

ID=26427778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5086679A Expired - Lifetime JP2787746B2 (en) 1992-03-27 1993-03-22 Multilayer ceramic chip capacitors

Country Status (1)

Country Link
JP (1) JP2787746B2 (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835339A (en) * 1996-07-25 1998-11-10 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor
US6291380B1 (en) 1999-03-15 2001-09-18 Rohm Co., Ltd. Dielectric ceramic and capacitor using the same
US6442813B1 (en) 1996-07-25 2002-09-03 Murata Manufacturing Co., Ltd. Method of producing a monolithic ceramic capacitor
US6785121B2 (en) 2000-05-30 2004-08-31 Tdk Corporation Multilayer ceramic capacitor and production method thereof
US7276130B2 (en) 2001-04-12 2007-10-02 Tdk Corporation Production method of multilayer ceramic electronic device
JP5510561B2 (en) * 2011-01-12 2014-06-04 株式会社村田製作所 Multilayer ceramic capacitor
CN105826074A (en) * 2015-01-28 2016-08-03 太阳诱电株式会社 Multilayer ceramic capacitor
WO2023063356A1 (en) * 2021-10-14 2023-04-20 株式会社村田製作所 Piezoelectric layered element

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005104770A (en) 2003-09-30 2005-04-21 Tdk Corp Dielectric ceramic composition and electronic component

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835339A (en) * 1996-07-25 1998-11-10 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor
KR100272424B1 (en) * 1996-07-25 2000-11-15 무라타 야스타카 Monolithic ceramic capacitor and producing method thereof
US6442813B1 (en) 1996-07-25 2002-09-03 Murata Manufacturing Co., Ltd. Method of producing a monolithic ceramic capacitor
US6291380B1 (en) 1999-03-15 2001-09-18 Rohm Co., Ltd. Dielectric ceramic and capacitor using the same
US7335329B2 (en) 2000-05-30 2008-02-26 Tdk Corporation Method of making a multilayer ceramic capacitor
US6785121B2 (en) 2000-05-30 2004-08-31 Tdk Corporation Multilayer ceramic capacitor and production method thereof
US7276130B2 (en) 2001-04-12 2007-10-02 Tdk Corporation Production method of multilayer ceramic electronic device
US7578896B2 (en) 2001-04-12 2009-08-25 Tdk Corporation Production method of multilayer ceramic electronic device
JP5510561B2 (en) * 2011-01-12 2014-06-04 株式会社村田製作所 Multilayer ceramic capacitor
US9355781B2 (en) 2011-01-12 2016-05-31 Murata Manufacturing Co., Ltd. Laminated ceramic capacitor
CN105826074A (en) * 2015-01-28 2016-08-03 太阳诱电株式会社 Multilayer ceramic capacitor
JP2016139720A (en) * 2015-01-28 2016-08-04 太陽誘電株式会社 Multilayer ceramic capacitor
WO2023063356A1 (en) * 2021-10-14 2023-04-20 株式会社村田製作所 Piezoelectric layered element

Also Published As

Publication number Publication date
JP2787746B2 (en) 1998-08-20

Similar Documents

Publication Publication Date Title
US5319517A (en) Multilayer ceramic chip capacitor
EP1186578B1 (en) Method of producing a dielectric ceramic composition and method of producing an electronic device containing dielectric layers
JP3568030B2 (en) Method for producing dielectric ceramic composition and method for producing electronic component containing dielectric layer
JP3326513B2 (en) Multilayer ceramic chip capacitors
US6645895B2 (en) Method of producing ceramic composition and method of producing electronic device
JP2006111466A (en) Dielectric ceramic composition and electronic component
JP4717302B2 (en) Dielectric porcelain composition and electronic component
JP2787746B2 (en) Multilayer ceramic chip capacitors
JP3419713B2 (en) Manufacturing method of multilayer ceramic chip capacitor
JP4661203B2 (en) Ceramic electronic component and manufacturing method thereof
JP4863007B2 (en) Dielectric porcelain composition and electronic component
JP4267438B2 (en) DIELECTRIC CERAMIC COMPOSITION, ELECTRONIC COMPONENT AND METHOD FOR PRODUCING THEM
EP1138651A1 (en) Method of producing ceramic composition and method of producing electronic device
JP2019099427A (en) Dielectric composition, electronic component, and laminate electronic component
JP3134024B2 (en) Multilayer ceramic chip capacitors
JP2001097772A (en) Dielectric porcelain composition, electronic part and method for producing the same
JP3207847B2 (en) Multilayer ceramic chip capacitors
JP2009096671A (en) Dielectric ceramic and multi-layer ceramic capacitor
JP2008030973A (en) Dielectric ceramic composition and electronic component
JP4098224B2 (en) DIELECTRIC CERAMIC COMPOSITION, ELECTRONIC COMPONENT AND METHOD FOR PRODUCING THEM
JP2007258476A (en) Laminated electronic component and manufacturing method thereof
JP3520053B2 (en) Dielectric porcelain composition, electronic component and method for producing electronic component
JP2001284161A (en) Method for manufacturing nickel powder, paste for electrode and electronic component
JP3586148B2 (en) Non-reducing dielectric ceramic material, method for producing the same, and laminated ceramic capacitor
JP3207846B2 (en) Multilayer ceramic chip capacitor and method of manufacturing the same

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980414

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080605

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090605

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090605

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100605

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110605

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120605

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120605

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130605

Year of fee payment: 15