JPH0644183A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH0644183A JPH0644183A JP19500192A JP19500192A JPH0644183A JP H0644183 A JPH0644183 A JP H0644183A JP 19500192 A JP19500192 A JP 19500192A JP 19500192 A JP19500192 A JP 19500192A JP H0644183 A JPH0644183 A JP H0644183A
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- data transfer
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Abstract
(57)【要約】
【目的】 データ転送のサイクルを少なくする。
【構成】 データ送信手段１がメモリ２にバスを介して
データを転送する場合、ＤＭＡコントローラ４はこのデ
ータ転送を制御する。データ受信手段３は、データ転送
手段１がＤＭＡコントローラ４からのＤＭＡ許可を受け
ており、ＣＰＵ15からこのデータ転送手段１のデータを
受信することを許可されている場合、データバス６上の
データを受信する。
データを転送する場合、ＤＭＡコントローラ４はこのデ
ータ転送を制御する。データ受信手段３は、データ転送
手段１がＤＭＡコントローラ４からのＤＭＡ許可を受け
ており、ＣＰＵ15からこのデータ転送手段１のデータを
受信することを許可されている場合、データバス６上の
データを受信する。
Description
【０００１】
【産業上の利用分野】本発明は、周辺装置間のＤＭＡデ
ータ転送を行うデータ転送装置に関する。
ータ転送を行うデータ転送装置に関する。
【０００２】
【従来の技術】大量のデータをＣＰＵで処理するだけで
なく、周辺デバイスでも処理するようなシステム、例え
ば、大量のデータを連続的に収集し、そのデータをディ
スクに格納したり、処理して結果をリアルタイムに表示
するというようなシステムにおいては、ＣＰＵの処理が
多いため、特定のデータ処理を周辺デバイスに行わせる
分散処理が行われる。例えば、ＣＰＵがある処理を実施
中、並行してＡ／Ｄ変換器でアナログデータをデジタル
データに変換する。このようなシステムにおいては、周
辺デバイスとのデータ転送を主記憶との間で行うだけで
なく、そのデータを再度他の周辺デバイスに転送するこ
とが行われる。以下、データ転送の方式について従来行
われている方法を説明する。
なく、周辺デバイスでも処理するようなシステム、例え
ば、大量のデータを連続的に収集し、そのデータをディ
スクに格納したり、処理して結果をリアルタイムに表示
するというようなシステムにおいては、ＣＰＵの処理が
多いため、特定のデータ処理を周辺デバイスに行わせる
分散処理が行われる。例えば、ＣＰＵがある処理を実施
中、並行してＡ／Ｄ変換器でアナログデータをデジタル
データに変換する。このようなシステムにおいては、周
辺デバイスとのデータ転送を主記憶との間で行うだけで
なく、そのデータを再度他の周辺デバイスに転送するこ
とが行われる。以下、データ転送の方式について従来行
われている方法を説明する。
【０００３】周辺装置からのデータを他の周辺装置に転
送する場合、主記憶に一旦格納し、主記憶より目的の周
辺装置へ転送される。図６はＣＰＵの命令を使って周辺
デバイスからのデータをメモリに転送する場合のデータ
転送経路とタイミングチャートを示す。
送する場合、主記憶に一旦格納し、主記憶より目的の周
辺装置へ転送される。図６はＣＰＵの命令を使って周辺
デバイスからのデータをメモリに転送する場合のデータ
転送経路とタイミングチャートを示す。
【０００４】図６（ａ）において、リクエスタはデータ
転送を行う周辺デバイスであり、ターゲットは転送デー
タを格納する主記憶である。リクエスタからのデータは
ＣＰＵ内のレジスタに読み込まれ、次にこのレジスタの
データがターゲットに書き込まれる。（ｂ）はタイミン
グチャートを示し、まずリクエスタからＣＰＵ内のレジ
スタに読み込む周辺リードサイクルと、次にこのレジス
タのデータをターゲットに書き込むメモリライトサイク
ルの２つのサイクルが必要となる。このターゲット内の
データを他の周辺デバイスへ転送する場合は、この逆
で、まずメモリ内のデータをＣＰＵのレジスタに読み込
むメモリリードサイクルと、このレジスタ内のデータを
他の周辺デバイスに書き込む周辺ライトサイクルの２つ
のサイクルが必要となり、ある周辺デバイスから他の周
辺デバイスへデータ転送する場合は合計４サイクルが必
要となる。
転送を行う周辺デバイスであり、ターゲットは転送デー
タを格納する主記憶である。リクエスタからのデータは
ＣＰＵ内のレジスタに読み込まれ、次にこのレジスタの
データがターゲットに書き込まれる。（ｂ）はタイミン
グチャートを示し、まずリクエスタからＣＰＵ内のレジ
スタに読み込む周辺リードサイクルと、次にこのレジス
タのデータをターゲットに書き込むメモリライトサイク
ルの２つのサイクルが必要となる。このターゲット内の
データを他の周辺デバイスへ転送する場合は、この逆
で、まずメモリ内のデータをＣＰＵのレジスタに読み込
むメモリリードサイクルと、このレジスタ内のデータを
他の周辺デバイスに書き込む周辺ライトサイクルの２つ
のサイクルが必要となり、ある周辺デバイスから他の周
辺デバイスへデータ転送する場合は合計４サイクルが必
要となる。
【０００５】図７は図６と同じデータ転送をシングルア
ドレスモードＤＭＡによって転送する場合のデータ転送
経路とタイミングチャートである。ＤＭＡ転送の場合、
（ａ）に示すようにＤＭＡコントローラによってデータ
転送を希望する周辺デバイスであるリクエスタと、この
データを格納する主記憶であるターゲット間で直接デー
タ転送が行われる。（ｂ）はタイミングチャートでリク
エスタから読み出しターゲットに書き込む動作を１サイ
クルで行うことができる。故に主記憶のデータを他の周
辺デバイスに転送する場合も同様に１サイクルで行うこ
とができ、ある周辺デバイスから他の周辺デバイスへは
２サイクルでデータ転送ができる。
ドレスモードＤＭＡによって転送する場合のデータ転送
経路とタイミングチャートである。ＤＭＡ転送の場合、
（ａ）に示すようにＤＭＡコントローラによってデータ
転送を希望する周辺デバイスであるリクエスタと、この
データを格納する主記憶であるターゲット間で直接デー
タ転送が行われる。（ｂ）はタイミングチャートでリク
エスタから読み出しターゲットに書き込む動作を１サイ
クルで行うことができる。故に主記憶のデータを他の周
辺デバイスに転送する場合も同様に１サイクルで行うこ
とができ、ある周辺デバイスから他の周辺デバイスへは
２サイクルでデータ転送ができる。
【０００６】次にパラレルアービトレーション方式のＤ
ＭＡコントローラについて説明する。このＤＭＡコント
ローラは、複数の周辺デバイスからのＤＭＡ要求に対し
て各ＤＭＡチャネル優先制御を行い、最も優先度の高い
ＤＭＡチャネルを使用する周辺デバイスにＤＭＡ許可を
与える。図８は、パラレルアービトレーション方式のＤ
ＭＡコントローラを使用したデータバスの構成を示す図
である。データバス、アドレスバス、制御信号バスに
は、ＣＰＵ、ＤＭＡコントローラ、ターゲットメモリお
よび周辺デバイスであるリクエスタ＃０〜＃ｎが接続さ
れている。また、リクエスタとＤＭＡコントローラの間
にはＤＭＡ転送を要求するＤＭＡ要求信号（ＤＭＡＲＥ
Ｑｋ）とＤＭＡ許可信号（ＤＭＡＡＣＫｋ）を伝送する
バスが設けられている。
ＭＡコントローラについて説明する。このＤＭＡコント
ローラは、複数の周辺デバイスからのＤＭＡ要求に対し
て各ＤＭＡチャネル優先制御を行い、最も優先度の高い
ＤＭＡチャネルを使用する周辺デバイスにＤＭＡ許可を
与える。図８は、パラレルアービトレーション方式のＤ
ＭＡコントローラを使用したデータバスの構成を示す図
である。データバス、アドレスバス、制御信号バスに
は、ＣＰＵ、ＤＭＡコントローラ、ターゲットメモリお
よび周辺デバイスであるリクエスタ＃０〜＃ｎが接続さ
れている。また、リクエスタとＤＭＡコントローラの間
にはＤＭＡ転送を要求するＤＭＡ要求信号（ＤＭＡＲＥ
Ｑｋ）とＤＭＡ許可信号（ＤＭＡＡＣＫｋ）を伝送する
バスが設けられている。
【０００７】図９はパラレルアービトレーション方式の
ＤＭＡコントローラとＤＭＡ制御信号接続例を示す図で
ある。ＤＭＡコントローラは、各リクエスタからＤＭＡ
要求信号を受けると、ＣＰＵにバスの使用許可を受ける
ためのバス要求信号ＢＲ（Bus Request)を出力する。Ｃ
ＰＵは、バスの使用を認めるとバス使用許可ＢＧ（Bus
Grant)をＤＭＡコントローラに出力する。ＤＭＡコント
ローラは、ＢＧを受けると最も優先レベルの高いリクエ
スタのチャネルに対応するＤＭＡ許可信号ＤＭＡＡＣＫ
ｋを出力する。
ＤＭＡコントローラとＤＭＡ制御信号接続例を示す図で
ある。ＤＭＡコントローラは、各リクエスタからＤＭＡ
要求信号を受けると、ＣＰＵにバスの使用許可を受ける
ためのバス要求信号ＢＲ（Bus Request)を出力する。Ｃ
ＰＵは、バスの使用を認めるとバス使用許可ＢＧ（Bus
Grant)をＤＭＡコントローラに出力する。ＤＭＡコント
ローラは、ＢＧを受けると最も優先レベルの高いリクエ
スタのチャネルに対応するＤＭＡ許可信号ＤＭＡＡＣＫ
ｋを出力する。
【０００８】ここでリクエスタからのＤＭＡ要求が複数
ある場合、どのリクエスタからのＤＭＡ要求を認めるか
を定める方式について説明する。１つは上述のパラレル
アービトレーション方式で、これは複数のＤＭＡ要求が
ＤＭＡコントローラに出された場合、ＤＭＡコントロー
ラは所定の優先レベルに従い決定する。優先レベルの決
め方としては、プログラムで予め定められている場合、
オペレータが設定できる場合、リクエスタ番号の若いも
の順、早くＤＭＡ要求を出したもの、ランダムに選ぶな
ど各種の方法がある。また他の方式としてデイジーチェ
ーン（daisy chain)方式がある。これはリクエスタを一
列に接続してしまい、始の方に接続しているリクエスタ
のＤＭＡ要求から認めてゆく方式である。
ある場合、どのリクエスタからのＤＭＡ要求を認めるか
を定める方式について説明する。１つは上述のパラレル
アービトレーション方式で、これは複数のＤＭＡ要求が
ＤＭＡコントローラに出された場合、ＤＭＡコントロー
ラは所定の優先レベルに従い決定する。優先レベルの決
め方としては、プログラムで予め定められている場合、
オペレータが設定できる場合、リクエスタ番号の若いも
の順、早くＤＭＡ要求を出したもの、ランダムに選ぶな
ど各種の方法がある。また他の方式としてデイジーチェ
ーン（daisy chain)方式がある。これはリクエスタを一
列に接続してしまい、始の方に接続しているリクエスタ
のＤＭＡ要求から認めてゆく方式である。
【０００９】図10は、上記２つの内のいずれかの方式の
ＤＭＡで複数周辺デバイス間のデータ転送を行う場合の
データ転送経路とタイミングチャートである。（ａ）は
リクエスタからのデータをメモリに読み込み、このメモ
リのデータを、他の周辺デバイスに１つづつ転送を行う
経路を示し、（ｂ）はタイミングチャートで、まずリク
エスタからのデータをターゲットに読み込むサイクル
と、このターゲットのデータをこのデータを希望する他
の周辺デバイスの１つに送るサイクル、次の他の周辺デ
バイスへ送るサイクル、…が示されている。このように
してｋ個の他の周辺デバイスにリクエスタのデータを転
送するにはｋ＋１サイクルが必要となる。
ＤＭＡで複数周辺デバイス間のデータ転送を行う場合の
データ転送経路とタイミングチャートである。（ａ）は
リクエスタからのデータをメモリに読み込み、このメモ
リのデータを、他の周辺デバイスに１つづつ転送を行う
経路を示し、（ｂ）はタイミングチャートで、まずリク
エスタからのデータをターゲットに読み込むサイクル
と、このターゲットのデータをこのデータを希望する他
の周辺デバイスの１つに送るサイクル、次の他の周辺デ
バイスへ送るサイクル、…が示されている。このように
してｋ個の他の周辺デバイスにリクエスタのデータを転
送するにはｋ＋１サイクルが必要となる。
【００１０】
【発明が解決しようとする課題】ある周辺デバイスから
他の周辺デバイスへデータ転送する場合、従来は、一
旦、ある周辺デバイスと主記憶間でＤＭＡ転送を行い、
そのデータを再度主記憶から他の周辺デバイスに順々に
転送する方法がとられている。この方法ではバス転送サ
イクルがデータ転送先の数が増加するにつれて増加する
ため、ＣＰＵがバスを使用できる時間が制限され、処理
速度が低下するという問題があった。なお、従来はある
周辺デバイスのデータを他の複数の周辺デバイスに送る
場合、受け取る周辺デバイスの数も少なかったので、図
10に示すＤＭＡ転送方式で間に合っていたが、受け取る
周辺デバイスの数が増加してくると図10に示す方式では
バスの使用時間が増大し、ＣＰＵの動作が制限される時
間が多くなってきた。
他の周辺デバイスへデータ転送する場合、従来は、一
旦、ある周辺デバイスと主記憶間でＤＭＡ転送を行い、
そのデータを再度主記憶から他の周辺デバイスに順々に
転送する方法がとられている。この方法ではバス転送サ
イクルがデータ転送先の数が増加するにつれて増加する
ため、ＣＰＵがバスを使用できる時間が制限され、処理
速度が低下するという問題があった。なお、従来はある
周辺デバイスのデータを他の複数の周辺デバイスに送る
場合、受け取る周辺デバイスの数も少なかったので、図
10に示すＤＭＡ転送方式で間に合っていたが、受け取る
周辺デバイスの数が増加してくると図10に示す方式では
バスの使用時間が増大し、ＣＰＵの動作が制限される時
間が多くなってきた。
【００１１】本発明は、上述の問題点に鑑みてなされた
もので、ある周辺デバイスから他の周辺デバイスへのデ
ータ転送を少ないサイクルで実施するデータ転送装置を
提供することを目的とする。
もので、ある周辺デバイスから他の周辺デバイスへのデ
ータ転送を少ないサイクルで実施するデータ転送装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】制御および処理を行うＣ
ＰＵ５と、このＣＰＵ５が実行するプログラムやデータ
を格納するメモリ２と、このメモリ２との間でデータバ
ス６を介してＤＭＡデータ転送を行うデータ転送手段１
と、前記データバス６上の転送データを前記ＣＰＵ５の
指示により同時に受信する受信手段３と、各前記データ
転送手段１からのＤＭＡ要求に対してその１つを選択し
てＤＭＡ転送許可信号を出力するＤＭＡコントローラ４
とを備えたものである。
ＰＵ５と、このＣＰＵ５が実行するプログラムやデータ
を格納するメモリ２と、このメモリ２との間でデータバ
ス６を介してＤＭＡデータ転送を行うデータ転送手段１
と、前記データバス６上の転送データを前記ＣＰＵ５の
指示により同時に受信する受信手段３と、各前記データ
転送手段１からのＤＭＡ要求に対してその１つを選択し
てＤＭＡ転送許可信号を出力するＤＭＡコントローラ４
とを備えたものである。
【００１３】また、前記データ受信手段３は、データ転
送を示すストローブ信号が出力され、かつ、データ転送
中の前記データ転送手段１が、前記ＤＭＡ許可信号の出
されたデータ転送手段１であり、前記ＣＰＵ５によっ
て、その転送データを受信するよう予め指定されたデー
タ転送手段１である場合、前記データバス６上の転送デ
ータを受信するようにする。
送を示すストローブ信号が出力され、かつ、データ転送
中の前記データ転送手段１が、前記ＤＭＡ許可信号の出
されたデータ転送手段１であり、前記ＣＰＵ５によっ
て、その転送データを受信するよう予め指定されたデー
タ転送手段１である場合、前記データバス６上の転送デ
ータを受信するようにする。
【００１４】
【作用】データ転送手段１がメモリ２との間で、データ
バス６を介してデータの転送を行う場合、ＤＭＡコント
ローラ４は、複数のデータ転送手段１の内からのＤＭＡ
要求に対して１つのデータ転送手段１のＤＭＡ要求を選
択し、そのＤＭＡ要求に対してＤＭＡ転送許可信号を出
力する。この許可されたデータ転送手段１がデータバス
６上にデータを転送しているとき、ＣＰＵ５により指示
されたデータ受信手段３も同時にデータバス６上の転送
中のデータを取り込む。これによりデータ転送手段１よ
りメモリ２へのデータ転送とデータ受信手段３へのデー
タ転送が１サイクルで行われる。つまりデータ転送手段
１よりデータ受信手段３へのデータ転送が１サイクルで
行われるわけで、これはデータ転送手段１よりｎ個のデ
ータ受信手段３へのデータ転送の場合も同様に１サイク
ルで行われる。これに対し、図10で説明した従来の方法
では、ｎ個のデータ受信手段３へのデータ転送サイクル
はｎ＋１サイクルとなる。このように本発明はデータを
受信するデータ受信手段３の数が多くなる程従来の方法
に比べて有利となる。
バス６を介してデータの転送を行う場合、ＤＭＡコント
ローラ４は、複数のデータ転送手段１の内からのＤＭＡ
要求に対して１つのデータ転送手段１のＤＭＡ要求を選
択し、そのＤＭＡ要求に対してＤＭＡ転送許可信号を出
力する。この許可されたデータ転送手段１がデータバス
６上にデータを転送しているとき、ＣＰＵ５により指示
されたデータ受信手段３も同時にデータバス６上の転送
中のデータを取り込む。これによりデータ転送手段１よ
りメモリ２へのデータ転送とデータ受信手段３へのデー
タ転送が１サイクルで行われる。つまりデータ転送手段
１よりデータ受信手段３へのデータ転送が１サイクルで
行われるわけで、これはデータ転送手段１よりｎ個のデ
ータ受信手段３へのデータ転送の場合も同様に１サイク
ルで行われる。これに対し、図10で説明した従来の方法
では、ｎ個のデータ受信手段３へのデータ転送サイクル
はｎ＋１サイクルとなる。このように本発明はデータを
受信するデータ受信手段３の数が多くなる程従来の方法
に比べて有利となる。
【００１５】データ受信手段３がデータバス６上の転送
データを読み込む場合は、ストローブ信号が出されてい
ること、現在転送中のデータ転送手段１に対しＤＭＡ許
可信号が出力されていること、および現在転送中のデー
タ転送手段１のデータを読み込むようＣＰＵ５より予め
指示が出されていることの条件が全て満たされたとき、
となるようにする。
データを読み込む場合は、ストローブ信号が出されてい
ること、現在転送中のデータ転送手段１に対しＤＭＡ許
可信号が出力されていること、および現在転送中のデー
タ転送手段１のデータを読み込むようＣＰＵ５より予め
指示が出されていることの条件が全て満たされたとき、
となるようにする。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本実施例の全体構成を示すブロック図であ
る。11はリクエスタでデータ転送手段１に該当しデータ
入出力装置である。12はターゲットでメモリ２に該当し
リクエスタ11よりのデータ転送を受けるメモリである。
13はアクセプタでデータ受信手段３に該当し、リクエス
タ11とターゲット12間で転送するデータを受信し、その
数はシステムの構成によって異なる。14はＤＭＡコント
ローラであり、リクエスタ11からのＤＭＡ転送要求に対
して所定の方法により１つのリクエスタ11を選びそのリ
クエスタ11に対してＤＭＡ転送許可信号を出力する。リ
クエスタ11を選択する方法としては、プログラムで予め
指定されている場合、リクエスタ11の番号の若い順、最
早にＤＭＡ要求を出したものなど各種あるので、状況に
適合した方法が選択される。ＣＰＵ15は、ＤＭＡコント
ローラ14からバス要求信号があるとバス使用許可をＤＭ
Ａコントローラ14に出力する。また、バス上のデータを
受信するアクセプタ13に対して受信すべきＤＭＡチャネ
ルを指定する。16はデータバス、17はアドレスバス、18
は制御信号バスである。また、19、20はＤＭＡ制御信号
バスであり、リクエスタ11からのＤＭＡ要求信号と、こ
れに対応する許可信号を伝送する。
する。図２は本実施例の全体構成を示すブロック図であ
る。11はリクエスタでデータ転送手段１に該当しデータ
入出力装置である。12はターゲットでメモリ２に該当し
リクエスタ11よりのデータ転送を受けるメモリである。
13はアクセプタでデータ受信手段３に該当し、リクエス
タ11とターゲット12間で転送するデータを受信し、その
数はシステムの構成によって異なる。14はＤＭＡコント
ローラであり、リクエスタ11からのＤＭＡ転送要求に対
して所定の方法により１つのリクエスタ11を選びそのリ
クエスタ11に対してＤＭＡ転送許可信号を出力する。リ
クエスタ11を選択する方法としては、プログラムで予め
指定されている場合、リクエスタ11の番号の若い順、最
早にＤＭＡ要求を出したものなど各種あるので、状況に
適合した方法が選択される。ＣＰＵ15は、ＤＭＡコント
ローラ14からバス要求信号があるとバス使用許可をＤＭ
Ａコントローラ14に出力する。また、バス上のデータを
受信するアクセプタ13に対して受信すべきＤＭＡチャネ
ルを指定する。16はデータバス、17はアドレスバス、18
は制御信号バスである。また、19、20はＤＭＡ制御信号
バスであり、リクエスタ11からのＤＭＡ要求信号と、こ
れに対応する許可信号を伝送する。
【００１７】図３はアクセプタ13のメモリライトＤＭＡ
データ受信制御回路構成例を示す。21はデータ受信チャ
ネル指定レジスタで、データバス16上のターゲット12へ
の転送データを受信するアクセプタ13を指定するレジス
タであり、ＣＰＵ15により指定される。このデータ受信
チャネル指定レジスタ21には、システムに接続している
全てのリクエスタ11毎に１ビットづづが割り当てられ、
ＣＰＵ15がこのビットを１（又は０のいずれか）に設定
した場合、この１（又は０）を設定されたリクエスタ11
の転送データがデータバス16上を転送されている場合、
その転送データをこの１を設定されたデータ受信チャネ
ル指定レジスタ21を有するアクセプタ13が受信できる。
つまり、ＣＰＵ15がデータバス16上の転送データを受信
できるアクセプタ13を選択する。22はアンドゲートで、
このデータ受信チャネル指定レジスタ21の出力と、ＤＭ
Ａコントローラ14より出力される許可信号( ＤＭＡＡＣ
Ｋｋ，ｋ＝１〜ｎ）との論理積をとる。23はアンドゲー
トで、アンドゲート22の出力とＤＭＡコントローラ14か
らのデータストローブ信号DSTBとの論理積をとる。24は
データバッファで、各リクエスタ11毎に設けられリクエ
スタ11よりターゲット12へ転送中のデータを格納する。
アンドゲート23の論理積が１となったデータバッファ24
にデータバス16上の転送データが格納される。なお、デ
ータ受信チャネル指定レジスタ21、アンドゲート22、23
がＤＭＡデータ受信制御回路を構成し、データバッファ
24と共にアクセプタ13毎にそれぞれ設けられる。このア
クセプタ13で受信したデータは、アクセプタ13の機能に
応じて処理される。例えば、アクセプタ13が表示装置で
あれば、受信したデータを表示する。
データ受信制御回路構成例を示す。21はデータ受信チャ
ネル指定レジスタで、データバス16上のターゲット12へ
の転送データを受信するアクセプタ13を指定するレジス
タであり、ＣＰＵ15により指定される。このデータ受信
チャネル指定レジスタ21には、システムに接続している
全てのリクエスタ11毎に１ビットづづが割り当てられ、
ＣＰＵ15がこのビットを１（又は０のいずれか）に設定
した場合、この１（又は０）を設定されたリクエスタ11
の転送データがデータバス16上を転送されている場合、
その転送データをこの１を設定されたデータ受信チャネ
ル指定レジスタ21を有するアクセプタ13が受信できる。
つまり、ＣＰＵ15がデータバス16上の転送データを受信
できるアクセプタ13を選択する。22はアンドゲートで、
このデータ受信チャネル指定レジスタ21の出力と、ＤＭ
Ａコントローラ14より出力される許可信号( ＤＭＡＡＣ
Ｋｋ，ｋ＝１〜ｎ）との論理積をとる。23はアンドゲー
トで、アンドゲート22の出力とＤＭＡコントローラ14か
らのデータストローブ信号DSTBとの論理積をとる。24は
データバッファで、各リクエスタ11毎に設けられリクエ
スタ11よりターゲット12へ転送中のデータを格納する。
アンドゲート23の論理積が１となったデータバッファ24
にデータバス16上の転送データが格納される。なお、デ
ータ受信チャネル指定レジスタ21、アンドゲート22、23
がＤＭＡデータ受信制御回路を構成し、データバッファ
24と共にアクセプタ13毎にそれぞれ設けられる。このア
クセプタ13で受信したデータは、アクセプタ13の機能に
応じて処理される。例えば、アクセプタ13が表示装置で
あれば、受信したデータを表示する。
【００１８】図４は図３に示すＤＭＡデータ受信制御回
路のタイミングチャート例である。アクセプタｍについ
て、そのアクセプタｍのデータ受信チャネル指定レジス
タ21のリクエスタｋのビットに１がＣＰＵ15によって設
定され、ＤＭＡコントローラ14よりＤＭＡＡＣＫｋが出
力されている。ＤＭＡコントローラ14よりストローブ信
号が出力され、データバス16上にリクエスタｋよりデー
タが出力される。アクセプタｍではストローブ信号の立
上りより規定時間後、ストア信号を作成しデータを図３
のデータバッファｋに取り込む。
路のタイミングチャート例である。アクセプタｍについ
て、そのアクセプタｍのデータ受信チャネル指定レジス
タ21のリクエスタｋのビットに１がＣＰＵ15によって設
定され、ＤＭＡコントローラ14よりＤＭＡＡＣＫｋが出
力されている。ＤＭＡコントローラ14よりストローブ信
号が出力され、データバス16上にリクエスタｋよりデー
タが出力される。アクセプタｍではストローブ信号の立
上りより規定時間後、ストア信号を作成しデータを図３
のデータバッファｋに取り込む。
【００１９】図５は本発明の実施例におけるＤＭＡデー
タ転送経路とタイミングチャートを示す。（ａ）はＤＭ
Ａデータ転送経路で、リクエスタ11よりデータバス16に
データが出力されると、このデータはターゲット12で読
み込まれると共に、ＣＰＵ15で指定されたアクセプタ13
が同時に読み込む。この場合、同時に読み込むアクセプ
タ13の数は複数でもよい。（ｂ）はＤＭＡデータ転送タ
イミングチャートで、リクエスタ11よりリード、および
ターゲット12、アクセプタ13の書き込みを１サイクルで
実施する。このようにリクエスタ11よりアクセプタ13へ
１サイクルでデータ転送が可能となる。アクセプタ13が
複数の場合も、ＣＰＵ15に受信許可されたアクセプタ13
であれば１サイクルで受信される。
タ転送経路とタイミングチャートを示す。（ａ）はＤＭ
Ａデータ転送経路で、リクエスタ11よりデータバス16に
データが出力されると、このデータはターゲット12で読
み込まれると共に、ＣＰＵ15で指定されたアクセプタ13
が同時に読み込む。この場合、同時に読み込むアクセプ
タ13の数は複数でもよい。（ｂ）はＤＭＡデータ転送タ
イミングチャートで、リクエスタ11よりリード、および
ターゲット12、アクセプタ13の書き込みを１サイクルで
実施する。このようにリクエスタ11よりアクセプタ13へ
１サイクルでデータ転送が可能となる。アクセプタ13が
複数の場合も、ＣＰＵ15に受信許可されたアクセプタ13
であれば１サイクルで受信される。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
はある周辺デバイスから複数の周辺デバイスに１サイク
ルでデータ転送を実施することができる。また、既存の
データバスをそのまま使用できるので、利用範囲が広
い。
はある周辺デバイスから複数の周辺デバイスに１サイク
ルでデータ転送を実施することができる。また、既存の
データバスをそのまま使用できるので、利用範囲が広
い。
【図１】本発明の原理図である。
【図２】本発明の実施例によるＤＭＡ転送システムの構
成例を示す図である。
成例を示す図である。
【図３】アクセプタのＤＭＡデータ受信制御回路構成例
を示す図である。
を示す図である。
【図４】アクセプタのデータ取り込みタイミングチャー
トである。
トである。
【図５】本発明の実施例によるＤＭＡデータ転送経路と
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図６】命令によるデータ転送経路とタイミングチャー
トを示す図である。
トを示す図である。
【図７】シングルアドレスモードＤＭＡによる転送経路
とタイミングチャートを示す図である。
とタイミングチャートを示す図である。
【図８】パラレルアービトレーション方式ＤＭＡコント
ローラを使用したデータバスの構成例を示す図である。
ローラを使用したデータバスの構成例を示す図である。
【図９】パラレルアービトレーション方式ＤＭＡコント
ローラとＤＭＡ制御信号接続例を示す図である。
ローラとＤＭＡ制御信号接続例を示す図である。
【図１０】従来のＤＭＡ転送方式による複数デバイス間
のデータ転送経路と転送タイミングチャートを示す図で
ある。
のデータ転送経路と転送タイミングチャートを示す図で
ある。
11 リクエスタ 12 ターゲット 13 アクセプタ 14 ＤＭＡコントローラ 15 ＣＰＵ 16 データバス 21 データ受信チャネル指定レジスタ 22, 23 アンドゲート 24 データバッファ
Claims (2)
- 【請求項１】 制御および処理を行うＣＰＵ（５）と、
このＣＰＵ（５）が実行するプログラムやデータを格納
するメモリ（２）と、このメモリ（２）との間でデータ
バス（６）を介してＤＭＡデータ転送を行うデータ転送
手段（１）と、前記データバス（６）上の転送データを
前記ＣＰＵ（５）の指示により同時に受信する受信手段
（３）と、各前記データ転送手段（１）からのＤＭＡ要
求に対してその１つを選択してＤＭＡ転送許可信号を出
力するＤＭＡコントローラ（４）とを備えたことを特徴
とするデータ転送装置。 - 【請求項２】 前記データ受信手段（３）は、データ転
送を示すストローブ信号が出力され、かつ、データ転送
中の前記データ転送手段（１）が、前記ＤＭＡ許可信号
の出されたデータ転送手段（１）であり、前記ＣＰＵ
（５）によって、その転送データを受信するよう予め指
定されたデータ転送手段（１）である場合、前記データ
バス（６）上の転送データを受信するようにしたことを
特徴とする請求項１記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19500192A JPH0644183A (ja) | 1992-07-22 | 1992-07-22 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19500192A JPH0644183A (ja) | 1992-07-22 | 1992-07-22 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644183A true JPH0644183A (ja) | 1994-02-18 |
Family
ID=16333885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19500192A Pending JPH0644183A (ja) | 1992-07-22 | 1992-07-22 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2747600A1 (fr) * | 1996-04-23 | 1997-10-24 | Mig Weld | Devidoir de bobine de fil a souder, en particulier de fil d'aluminium |
| JP2007272643A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | Ｕｓｂデバイス共有システム、これで用いるサーバのインタフェース装置、及びその動作方法 |
-
1992
- 1992-07-22 JP JP19500192A patent/JPH0644183A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2747600A1 (fr) * | 1996-04-23 | 1997-10-24 | Mig Weld | Devidoir de bobine de fil a souder, en particulier de fil d'aluminium |
| JP2007272643A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | Ｕｓｂデバイス共有システム、これで用いるサーバのインタフェース装置、及びその動作方法 |
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