JP3161795B2 - 位相制御装置 - Google Patents
位相制御装置Info
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Description
に時分割多重化された複数のディジタル信号をシリアル
伝送する位相制御装置に関する。
なデータ伝送機器の増大に伴い、伝送情報量は飛躍的に
増大しつつある。このような状況に対して、伝送するデ
ータの品質を損なわずに伝送情報量を増大させる方法と
して、通信回線の光ケーブル化、通信周波数の高周波数
化及び時分割多重化等の対策が講じられている。
送信装置及び受信装置において次のようなデータ処理が
行われる。送信装置では、ディジタル信号化された複数
のデータを時分割多重化処理によりシリアル信号に変換
して送信する。また、受信装置では、受信したシリアル
信号(以下、「受信信号」という)に含まれる個々の信
号を認識して元のディジタル信号化された複数のデータ
に復元する。この復元の際、受信信号の通信速度と受信
装置の処理速度とは一般的に異なる。したがって、受信
装置は受信信号を取り扱い易い所定のタイミングで出力
するために、受信信号の位相を変換する必要がある。
制御装置であり、従来二つの位相変換方法が知られてい
る。一つは受信信号を遅延回路を通すことにより所定の
タイミングに位相を変換する方法であり、他の一つは受
信信号をメモリに書き込み、書き込まれた受信信号を所
定のタイミングで読み出す方法である。
する位相制御装置では、受信信号をメモリに書き込むタ
イミングと、書き込まれた受信信号をメモリから読み出
すタイミングとが一致する場合が発生する。具体的に
は、受信信号をメモリへ書き込むと同時に、書き込まれ
た受信信号を読み出すような状態である。したがって、
メモリの内部状態が確定しないうちに読み出されること
になるため、読み出された受信信号(以下、「出力信
号」という)は不確定となり、読出データ誤りが発生し
ていた。
ミングと、出力信号をメモリから読み出すタイミングと
が一致する場合には、安全なタイミングまで受信信号の
書き込みを遅延させていた。
ク図である。図において、従来の位相制御装置は、信号
受信部10、書込同期信号発生回路11、同期信号切換
回路12、ディジタルメモリ21、書込アドレス信号カ
ウンタ22、読出アドレス信号カウンタ23及び同期信
号一致検出回路31から構成されている。
体を通じて伝送される通信信号S10を受信し、この通
信信号S10の先頭パルス等の同期パターンを検出して
受信信号D1及びフレーム同期信号S11を出力する。
書込同期信号発生回路11はフレーム同期信号S11を
入力し、互いに半周期のずれがある二つの書込同期信号
S12a,S12bを出力する。なお、二つの書込同期
信号S12a,S12bの一周期の長さは、フレーム同
期信号S11の長さと同一である。同期信号切換回路1
2は切換信号S14によって、二つの書込同期信号S1
2a,S12bのうち、いずれか一つを実書込同期信号
S13として出力する。
期信号S13によってカウントを開始し、書込アドレス
信号AD1を出力する。この書込アドレス信号AD1に
よってディジタルメモリ21の書き込みアドレスが順次
選択され、受信信号D1が1ビットずつディジタルメモ
リ21に書き込まれる。一方、読出アドレス信号カウン
タ23は読出同期信号S20によってカウントを開始
し、読出アドレス信号AD2を出力する。この読出アド
レス信号AD2によってディジタルメモリ21の読み出
しアドレスが順次選択され、出力信号D2が1ビットず
つディジタルメモリ21から読み出される。ディジタル
メモリ21は書込アドレス信号AD1に同期して受信信
号D1を一時的に記憶し、読出アドレス信号AD2に同
期して出力信号D2を出力する。
込同期信号S13と読出同期信号S20とが一致した場
合に切換信号S14を出力する。なお、同期信号切換回
路12は、例えば切換信号S14がローレベルの場合は
書込同期信号S12aを選択し、切換信号S14がハイ
レベルの場合は書込同期信号S12bを選択して、実書
込同期信号S13として出力する。
ィジタルメモリ21に書き込むタイミングと、出力信号
D2をディジタルメモリ21から読み出すタイミングと
が一致する場合には、同期信号一致検出回路31がこの
一致を検出する。すなわち、同期信号一致検出回路31
は、実書込同期信号S13と読出同期信号S20との重
なりを検出して、切換信号S14を出力する。この切換
信号S14により、二つの書込同期信号S12a,S1
2bのうち、読出同期信号S20との周期が異なる書込
同期信号が選択されて新たな実書込同期信号S13とし
て出力される。したがって、書込アドレス信号カウンタ
22と読出アドレス信号カウンタ23とのカウントの開
始がずれるため、書込アドレス信号AD1と読出アドレ
ス信号AD2とのアドレスが重なり合うことなく、出力
信号D2を正しく読み出すことができる。
タイムチャートである。なお、図4と同一の信号には同
一の信号名称を付している。図には、上から順に読出同
期信号S20、読出アドレス信号AD2、出力信号D
2、受信信号D1、フレーム同期信号S11、書込同期
信号S12a,S12b、実書込同期信号S13、切換
信号S14及び書込アドレス信号AD1の信号及びデー
タ内容が示されている。
信号S13のパルスと読出同期信号S20のパルスとが
重なっている。このため、同期信号一致検出回路31は
信号の一致を検出し、矢印X11に示すように初めロー
レベルであった切換信号S14をハイレベルに切り換え
る。この切換信号S14の変化により、同期信号切換回
路12がこれまで選択していた書込同期信号S12aを
書込同期信号S12bに切り換えるため、矢印X12に
示すように、実書込同期信号S13は書込同期信号S1
2bに従って出力される。また、時間t12では、実書
込同期信号S13により書込アドレス信号カウンタ22
がリセットされ、書込アドレス信号AD1のアドレス値
が「6」から「1」に初期化される。
期信号S20との重なり、すなわち受信信号D1をディ
ジタルメモリ21に書き込むタイミングと、出力信号D
2をディジタルメモリ21から読み出すタイミングとの
一致を防止することができる。
受けやすく、これに伴って受信信号D1も一般的に「タ
イミングジッタ」と呼ばれる数ビットのゆらぎが発生す
る。このため、相当の時間の経過後に、受信信号D1を
ディジタルメモリ21に書き込むタイミングと、出力信
号D2をディジタルメモリ21から読み出すタイミング
とが一致する場合がある。
のタイムチャートである。なお、図5と同一の信号には
同一の信号名称を付し、説明を省略する。図において、
読出同期信号S20のパルスは時間t21で立ち上が
り、時間t22で立ち下がる。また、実書込同期信号S
13のパルスは時間t22で立ち上がり、時間t23で
立ち下がる。このため、同期信号一致検出回路31は、
読出同期信号S20のパルスと実書込同期信号S13の
パルスとの重なりは検出されない。
信号S10にゆらぎが発生すると、これに伴って受信信
号D1及び実書込同期信号S13等も同様にゆらぎが発
生する。そして、ついには時間t24で読出同期信号S
20のパルスと実書込同期信号S13のパルスとが重な
る場合がある。また、時間t25では、実書込同期信号
S13により書込アドレス信号カウンタ22がリセット
され、書込アドレス信号AD1のアドレス値が「6」か
ら「1」に初期化される。この時間t24の近傍では、
受信信号D1をディジタルメモリ21へ書き込むと同時
に、ディジタルメモリ21から出力信号D2を読み出す
ような状態にある。
信号S20と実書込同期信号S13とのタイミング間隔
に余裕があるか否かが判断できないため、時間t24の
近傍では読出データ誤りが発生するという問題点があっ
た。
のパルスと実書込同期信号S13のパルスとの重なりか
ら、同期信号一致検出回路31は切換信号S14の信号
レベルを変化させることにより、時間t25で実書込同
期信号S13のパルスが発生する。このため、時間t2
4から時間t25までにディジタルメモリ21へ書き込
まれた受信信号D1が、書込アドレス信号AD1のアド
レス値が初期化されるために時間t25から重ね書きさ
れ、データの欠落が発生するという問題点があった。
のであり、受信開始時に書込同期信号と読出同期信号と
に十分な位相差を設け、受信信号のゆらぎによる読出デ
ータ誤りの発生を防止する位相制御装置を、提供するこ
とを目的とする。
る本発明の位相制御装置の原理図である。図において、
位相制御装置は同期信号切換回路12、一致信号切換回
路13、記憶手段20、同期信号一致検出回路31、書
込許可信号一致検出回路32及び書込許可信号発生回路
33から構成される。
納する。同期信号切換回路12は、切換信号S15によ
って、互いに半周期のずれがある二つの書込同期信号S
12a,S12bのうち、いずれか一つを実書込同期信
号S13として出力する。同期信号一致検出回路31
は、実書込同期信号S13と読出同期信号S20との一
致を検出し、同期一致信号S16を出力する。書込許可
信号発生回路33は、読出同期信号S20と所定の周期
のずれがある書込許可信号S21を出力する。書込許可
一致検出回路32は、実書込同期信号S13と書込許可
信号S21との一致を検出し、書込許可一致信号S17
を出力する。一致信号切換回路13は受信状態信号S1
8を監視しながら、受信開始時には書込許可一致検出信
号S17を選択し、受信開始時以外には同期一致信号S
16を選択し、切換信号S15を出力する。
実書込同期信号S13と書込許可信号S21との一致を
検出して、書込許可一致信号S17を出力する。
路31が実書込同期信号S13と読出同期信号S20と
の一致を検出して、同期一致信号S16を出力する。一
致信号切換回路13は信号状態信号S18を監視しなが
ら、受信開始時には書込許可一致検出信号S17を選択
し、受信開始時以外には同期一致信号S16を選択し
て、切換信号S15を出力する。この切換信号S15に
より、同期信号切換回路12は書込同期信号S12a,
S12bのうち、いずれか一つを実書込同期信号S13
として出力する。
のずれがある書込同期信号S12a,S12bのうちの
一つを実書込同期信号S13として出力することによ
り、読出同期信号S20と実書込同期信号S13とに十
分な位相差を設ける。
明する。図2は、本発明の位相制御装置の実施例を示す
図である。図において、位相制御装置は信号受信部1
0、書込同期信号発生回路11、同期信号切換回路1
2、一致信号切換回路13、記憶手段20、同期信号一
致検出回路31、書込許可信号一致検出回路32及び書
込許可信号発生回路33から構成されている。また、記
憶手段20はディジタルメモリ21、書込アドレス信号
カウンタ22及び読出アドレス信号カウンタ23から構
成されている。
体を通じて伝送される通信信号S10を受信し、この通
信信号S10の先頭パルス等の同期パターンを検出して
受信信号D1及びフレーム同期信号S11を出力する。
書込同期信号発生回路11はフレーム同期信号S11を
入力し、互いに半周期のずれがある二つの書込同期信号
S12a,S12bを出力する。なお、二つの書込同期
信号S12a,S12bの一周期の長さは、フレーム同
期信号S11の長さと同一である。
よって、二つの書込同期信号S12a,S12bのう
ち、いずれか一つを実書込同期信号S13として出力す
る。一致信号切換回路13は信号状態信号S18を監視
しながら、受信開始時には書込許可一致検出信号S17
を選択し、受信開始時以外には同期一致信号S16を選
択し、切換信号S15として出力する。
信号S13と読出同期信号S20とが一致し、同期一致
信号S16を出力する。書込許可信号一致検出回路32
は、実書込同期信号S13と書込許可信号S21との一
致を検出し、書込許可一致信号S17を出力する。書込
許可信号発生回路33は、読出同期信号S20とは1/
4周期のずれがある書込許可信号S21を出力する。な
お、書込許可信号S21は、例えば信号レベルがハイレ
ベルの状態は読出同期信号S20と実書込同期信号S1
3とのタイミング間隔に余裕がある安全領域であること
を示し、信号レベルがローレベルの状態は読出同期信号
S20と実書込同期信号S13とのタイミング間隔に余
裕がない禁止領域であることを示す信号である。
カウンタ22は実書込同期信号S13によってカウント
を開始し、受信信号D1をディジタルメモリ21に書き
込むためのアドレスである書込アドレス信号AD1を出
力する。この書込アドレス信号AD1によってディジタ
ルメモリ21の書き込みアドレスが順次選択され、受信
信号D1が1ビットずつディジタルメモリ21に書き込
まれる。一方、読出アドレス信号カウンタ23は読出同
期信号S20によってカウントを開始し、出力信号D2
をディジタルメモリ21に読み出すためのアドレスであ
る読出アドレス信号AD2を出力する。この読出アドレ
ス信号AD2によってディジタルメモリ21の読み出し
アドレスが順次選択され、出力信号D2が1ビットずつ
ディジタルメモリ21から読み出される。ディジタルメ
モリ21は12ビットの並列メモリから構成されるバッ
ファメモリであり、書込アドレス信号AD1に同期して
受信信号D1を一時的に記憶し、読出アドレス信号AD
2に同期して出力信号D2を出力する。
ハイレベルの受信状態信号S18を出力し、受信信号D
1が異常になった場合、又は位相制御装置を有する伝送
装置が停止した場合にはローレベルの受信状態信号S1
8を出力する。また、一致信号切換回路13は、例えば
信号レベルがローレベルの場合は一致検出信号S17を
選択し、信号レベルがハイレベルの場合は同期一致信号
S16を選択して出力する。さらに、同期信号切換回路
12は、例えば切換信号S15がローレベルの場合は書
込同期信号S12aを選択し、切換信号S15がハイレ
ベルの場合は書込同期信号S12bを選択して、実書込
同期信号S13として出力する。
て説明する。受信開始時、すなわち位相制御装置を有す
る伝送装置の使用開始時には、同期信号切換回路12は
書込同期信号S12aを実書込同期信号S13として出
力する。また、一致信号切換回路13は受信状態信号S
18を監視しながら、書込許可一致検出信号S17を切
換信号S15として出力する。そして、書込許可一致検
出回路32は、同期信号切換回路12から出力される実
書込同期信号S13が安全領域にあるか否かを検査す
る。具体的には、実書込同期信号S13が出力されたと
き、書込許可信号S21の信号レベルがハイレベルの状
態であるか否かを検査する。
とき、書込許可信号S21の信号レベルがハイレベルの
状態でなければ、書込許可一致検出回路32はローレベ
ルの書込許可一致検出信号S17を出力する。一致信号
切換回路13は、この書込許可一致検出信号S17を切
換信号S15として出力する。ローレベルの切換信号S
15を受けた同期信号切換回路12は、書込同期信号S
12bを実書込同期信号S13として出力する。
とき、書込許可信号S21の信号レベルがハイレベルの
状態であれば、書込許可一致検出回路32はハイレベル
の書込許可一致検出信号S17を出力する。一致信号切
換回路13は、ローレベルからハイレベルに変化する書
込許可一致検出信号S17により、同期一致信号S16
を切換信号S15として出力する。
される実書込同期信号S13は、常に安全領域で出力さ
れることになる。したがって、受信信号D1にゆらぎが
発生した場合でも、読出同期信号S20の前後1/4周
期の範囲内では受信信号D1のゆらぎによる読出データ
誤りの発生を確実に防止することができる。
のタイムチャートである。なお、図2と同一の信号には
同一の信号名称を付している。図には、上から順に受信
状態信号S18、読出同期信号S20、読出アドレス信
号AD2、出力信号D2、受信信号D1、フレーム同期
信号S11、書込同期信号S12a,S12b、書込許
可信号S21、切換信号S15、実書込同期信号S1
3、書込アドレス信号AD1及び一致信号切換回路13
内における同期一致信号S16又は書込許可一致検出信
号S17の選択信号等の信号及びデータ内容が示されて
いる。
ムチャートに基づいて説明する。まず、時間t1では、
信号受信部10が受信開始を示すハイレベルの受信状態
信号S18を出力する。そして、同期信号切換回路12
は書込同期信号S12aを実書込同期信号S13として
出力する。
間t2で立ち上がり、時間t3で立ち下がる。また、実
書込同期信号S13のパルスは時間t3で立ち上がる。
このため、同期信号一致検出回路31は、読出同期信号
S20のパルスと実書込同期信号S13のパルスとの重
なりは検出されない。
S13のパルスが立ち上がるとき、書込許可信号S21
の信号レベルはローレベルである。したがって、書込許
可一致検出回路32は、実書込同期信号S13が読出同
期信号S20とのタイミング間隔に余裕がないと判断
し、初めハイレベルだった書込許可一致検出信号S17
の信号レベルをローレベルに切り換えて出力する。この
書込許可一致検出信号S17を受けた一致信号切換回路
13は、矢印X1に示すように切換信号S15として出
力する。
信号切換回路12は、矢印X2に示すように、時間t4
で書込同期信号S12bを実書込同期信号S13として
出力する。このとき、実書込同期信号S13により書込
アドレス信号カウンタ22がリセットされ、書込アドレ
ス信号AD1のアドレス値が「6」から「1」に初期化
される。
スが立ち上がるときは、書込許可信号S21の信号レベ
ルはハイレベルの状態である。したがって、書込許可一
致検出回路32は、実書込同期信号S13が読出同期信
号S20とのタイミング間隔に余裕があると判断し、ロ
ーレベルだった書込許可一致検出信号S17の信号レベ
ルをハイレベルに切り換えて出力する。この書込許可一
致検出信号S17を受けた一致信号切換回路13は、矢
印X3に示すように、同期一致信号S16を切換信号S
15として出力する。このとき、切換信号S15として
出力される同期一致信号S16はローレベルである。し
たがって、同期信号切換回路12は、読出同期信号S2
0と十分に位相差のある書込同期信号S12bを、この
まま実書込同期信号S13として出力する。
る選択信号の信号レベルは、受信状態信号S18がロー
レベルになるまで、すなわち受信信号D1が異常になる
まで、又は位相制御装置を有する伝送装置が停止状態に
なるまで維持される。
13と読出同期信号S20とに十分な位相差を設けたの
で、受信信号D1の書き込みタイミングと出力信号D2
の読み出しタイミングとの一致を防止することができ
る。すなわち、書込アドレス信号カウンタ22と読出ア
ドレス信号カウンタ23とのカウントの開始がずれるた
め、書込アドレス信号AD1と読出アドレス信号AD2
とのアドレスが重なり合うことなく、出力信号D2を正
しく読み出すことができる。
1へ書き込むタイミングと、出力信号D2をディジタル
メモリ21から読み出すタイミングとに余裕があるた
め、受信信号D1にゆらぎが発生した場合でも確実にデ
ータの欠落を防止することができる。
アドレス信号AD1及び読出アドレス信号AD2に従っ
て信号を入出力するディジタルメモリ21を適用した
が、実書込同期信号S13及び読出同期信号S20に従
って信号を入出力できる他のメモリを適用してもよい。
ットの並列メモリから構成されるバッファメモリを適用
したが、256ビットのマトリクスメモリ等の他のメモ
リを適用してもよい。
号切換回路が受信開始時には書込許可一致信号を選択
し、受信開始時以外には同期一致信号を選択して切換信
号を出力し、同期信号切換回路が二つの書込同期信号の
うち、実書込同期信号と読出同期信号とのタイミングに
余裕のある書込同期信号を実書込同期信号として出力す
るように構成したので、受信開始時から実書込同期信号
と読出同期信号とに十分な位相差を持たせることがで
き、受信信号のゆらぎによる読出データ誤りの発生を防
止することができる。
ングと出力信号をメモリから読み出すタイミングとに余
裕があるため、通信信号及び受信信号にゆらぎが発生し
た場合でも確実にデータの欠落を防止することができ
る。
る。
ートである。
トである。
ートである。
Claims (3)
- 【請求項1】 受信信号を書込同期信号に従って記憶手
段に書き込み、読出同期信号に従って前記記憶手段から
出力信号を読み出す位相制御装置において、 切換信号によって、互いに半周期のずれがある二つの書
込同期信号のうち、いずれか一つを実書込同期信号とし
て出力する同期信号切換回路と、 前記実書込同期信号と読出同期信号との一致を検出し、
同期一致信号を出力する同期信号一致検出回路と、 前記読出同期信号と所定の周期のずれがある書込許可信
号を出力する書込許可信号発生回路と、 前記実書込同期信号と前記書込許可信号との一致を検出
し、書込許可一致信号を出力する書込許可一致検出回路
と、 受信開始時には前記書込許可一致検出信号を選択し、受
信開始時以外には前記同期一致信号を選択し、前記切換
信号を出力する一致信号切換回路と、 前記実書込同期信号に同期して受信信号を書き込み、前
記読出同期信号に同期して出力信号を読み出す記憶手段
と、 を有することを特徴とする位相制御装置。 - 【請求項2】 前記記憶手段は、 前記実書込同期信号によって、書込アドレス信号を出力
する書込アドレス信号カウンタと、 前記読出同期信号によって、読出アドレス信号を出力す
る読出アドレス信号カウンタと、 前記書込アドレス信号に同期して受信信号を書き込み、
前記読出アドレス信号に同期して出力信号を読み出すデ
ィジタルメモリと、 を有することを特徴とする請求項1記載の位相制御装
置。 - 【請求項3】 前記書込許可信号発生回路は、前記書込
許可信号を前記読出同期信号と1/4周期ずらして出力
するように構成したことを特徴とする請求項1記載の位
相制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04883192A JP3161795B2 (ja) | 1992-03-05 | 1992-03-05 | 位相制御装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04883192A JP3161795B2 (ja) | 1992-03-05 | 1992-03-05 | 位相制御装置 |
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Publication Number | Publication Date |
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JPH05252147A JPH05252147A (ja) | 1993-09-28 |
JP3161795B2 true JP3161795B2 (ja) | 2001-04-25 |
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ID=12814185
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- 1992-03-05 JP JP04883192A patent/JP3161795B2/ja not_active Expired - Fee Related
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