JPS58100549A - 時分割多方向多重送信機の多方向同期回路 - Google Patents
時分割多方向多重送信機の多方向同期回路Info
- Publication number
- JPS58100549A JPS58100549A JP19965881A JP19965881A JPS58100549A JP S58100549 A JPS58100549 A JP S58100549A JP 19965881 A JP19965881 A JP 19965881A JP 19965881 A JP19965881 A JP 19965881A JP S58100549 A JPS58100549 A JP S58100549A
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- JP
- Japan
- Prior art keywords
- signal
- burst signal
- shift register
- ram2
- bit arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/14—Relay systems
- H04B7/15—Active relay systems
- H04B7/204—Multiple access
- H04B7/212—Time-division multiple access [TDMA]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は１つの親局と複数の子局との間で時分割多方
向多重通信を行なう場合において、各端局が所望のフレ
ーム構成になる送信バースト信号を得るための時分割多
方向多重送信機の多方向同期回路に関するものである。
向多重通信を行なう場合において、各端局が所望のフレ
ーム構成になる送信バースト信号を得るための時分割多
方向多重送信機の多方向同期回路に関するものである。
従来、この種の回路として第１図に示すものがあった。
図において、（１）は端局信号Ｔをとりこむシフトレジ
スタ、（２）はこのシフトレジスタ（１）から出力され
る並列信号を一時蓄えるランダムアクセスメモリ（以下
ＲＡＭと称す）、（３）はこのＲＡＭ（２）のアドレス
を制御する論理回路、（４）は上記ＲＡＭ（２）から出
力される並列データを直列データに変換し送信用バース
ト信号Ｂを得るシフトレジスタである。
スタ、（２）はこのシフトレジスタ（１）から出力され
る並列信号を一時蓄えるランダムアクセスメモリ（以下
ＲＡＭと称す）、（３）はこのＲＡＭ（２）のアドレス
を制御する論理回路、（４）は上記ＲＡＭ（２）から出
力される並列データを直列データに変換し送信用バース
ト信号Ｂを得るシフトレジスタである。
次に動作番こついて説明する。
一定のフレーム構成になる端局信号Ｔはシフトレジスタ
（１）によって一時蓄えられ直列並列変換が行われてＩ
Ｌ Ａ Ｍ （２１に一度蓄えられる。
（１）によって一時蓄えられ直列並列変換が行われてＩ
Ｌ Ａ Ｍ （２１に一度蓄えられる。
次いで、論理回路（３）によって作られるアドレス制御
信号によってｉＬ Ａ Ｍ （２）の内容が端局フレー
ム信号列から送信用バースト信号列に変換されて出力さ
れ、シフトレジスタ（４）に一時蓄えられる。そしてこ
のシフトレジスタ（４）から信号が直列に読み出されて
一定のフレーム構成になる送信用バースト信号Ｂが出力
される。
信号によってｉＬ Ａ Ｍ （２）の内容が端局フレー
ム信号列から送信用バースト信号列に変換されて出力さ
れ、シフトレジスタ（４）に一時蓄えられる。そしてこ
のシフトレジスタ（４）から信号が直列に読み出されて
一定のフレーム構成になる送信用バースト信号Ｂが出力
される。
従来の時分割多方向多重送信機の多方向同期回路は以上
のように構成されているので、端局からの信号列を送信
用バースト信号列に変換する廉、ＲＡ Ｍ ＋２１のア
ドレス制御用の信号を論理回路（３）で作らなければな
らず、論理回路（３）は複雑になり素子数も多くなる。
のように構成されているので、端局からの信号列を送信
用バースト信号列に変換する廉、ＲＡ Ｍ ＋２１のア
ドレス制御用の信号を論理回路（３）で作らなければな
らず、論理回路（３）は複雑になり素子数も多くなる。
しかも端局信号を送信用バースト信号列に変換する際、
この変換形式を容易に変更することができないなどの欠
点があった。
この変換形式を容易に変更することができないなどの欠
点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、論理回路の代わりにリードオンリ
ーメモリー（以下ＲＯＭと称す）を使用することによっ
てＲＡＭのアドレス制御用の信号を簡単に得ることがで
き、しかもｌｉＬＯＭの記憶内容を変更することによっ
て容易に送信用バースト信号列の変換形式を変更するこ
とができる時分割多重送信機の多方向同期回路を提供す
ることを目的としている。
めになされたもので、論理回路の代わりにリードオンリ
ーメモリー（以下ＲＯＭと称す）を使用することによっ
てＲＡＭのアドレス制御用の信号を簡単に得ることがで
き、しかもｌｉＬＯＭの記憶内容を変更することによっ
て容易に送信用バースト信号列の変換形式を変更するこ
とができる時分割多重送信機の多方向同期回路を提供す
ることを目的としている。
以下、この発明の一実施例を図について説明する。
第２図はこの発明の一実施例による時分割多重送信機の
多方向同期回路を示す。図において、第１図と同一符号
は第１図と同一のものを示し、本実施例ではＲＡ Ｍ
＋２１のアドレス制御のために論理第３図は端局からの
端局信号Ｔのビット配列を示すもので、この信号Ｔはあ
る一定の周期ｔａで１フレームを構成している。図にお
いて、Ｓは同期ビットであり＋１）、＋２１．（３１，
＋４１．・・・は各チャンネルのビットを表わすもので
ある。
多方向同期回路を示す。図において、第１図と同一符号
は第１図と同一のものを示し、本実施例ではＲＡ Ｍ
＋２１のアドレス制御のために論理第３図は端局からの
端局信号Ｔのビット配列を示すもので、この信号Ｔはあ
る一定の周期ｔａで１フレームを構成している。図にお
いて、Ｓは同期ビットであり＋１）、＋２１．（３１，
＋４１．・・・は各チャンネルのビットを表わすもので
ある。
第４図は第２図の多方向同期回路において、上記信号Ｔ
を変換した後の送信用バースト信号Ｂのビット配列を示
すもので、この信号８はある一定のＭｉＭｌｂで１フレ
ームを構成している。図において８．（１１，（２い３
）、（４）、・・・は第３図と同じビットを示している
。
を変換した後の送信用バースト信号Ｂのビット配列を示
すもので、この信号８はある一定のＭｉＭｌｂで１フレ
ームを構成している。図において８．（１１，（２い３
）、（４）、・・・は第３図と同じビットを示している
。
次に第２図ないし第４図を用いて動作について説明する
。
。
まず、第３図に示す一定のフレーム構成になる端局信号
Ｔはシフトレジスタ（１）によって何ビットかに区切ら
れて一時蓄えられ並列直列変換が行われて、ｉＬ Ａ
Ｍ （２１のアドレス順に蓄えられる。
Ｔはシフトレジスタ（１）によって何ビットかに区切ら
れて一時蓄えられ並列直列変換が行われて、ｉＬ Ａ
Ｍ （２１のアドレス順に蓄えられる。
次いで、ＲＡ Ｍ （２）より端局信号を端局信号列の
ビット配列を送信用バースト信号のビット配列に変換し
て読み出す際にＲＡ Ｍ （２１のアドレス制御信号を
ＲＯＭ （５）によって作り出す。このＩＬ ＯＭ （
５１によって作られたアドレス順にＩＬ Ａ Ｍ （２
１から読み出される信号のビット配列は送信用バースト
信号のビット配列となり、これはシフトレジスタ（４）
に一時蓄えられる。そして、一定のフレーム構成になる
送信用バースト信号がシフトレジスタ（４）から送出さ
れる。
ビット配列を送信用バースト信号のビット配列に変換し
て読み出す際にＲＡ Ｍ （２１のアドレス制御信号を
ＲＯＭ （５）によって作り出す。このＩＬ ＯＭ （
５１によって作られたアドレス順にＩＬ Ａ Ｍ （２
１から読み出される信号のビット配列は送信用バースト
信号のビット配列となり、これはシフトレジスタ（４）
に一時蓄えられる。そして、一定のフレーム構成になる
送信用バースト信号がシフトレジスタ（４）から送出さ
れる。
なお、上記実施例では時分割多重送信機の多方向同期回
路の場合について説明したが、この発明はこれのみに限
定されるものではなく、ある一定のフレーム構成をもつ
信号のビット配列を変換する回路に適用でき、上記実施
例と同様の効果を奏する。
路の場合について説明したが、この発明はこれのみに限
定されるものではなく、ある一定のフレーム構成をもつ
信号のビット配列を変換する回路に適用でき、上記実施
例と同様の効果を奏する。
以上のように、この発明によればＲＡＭのアドレス制御
回路として論理回路の代わりにＲＯＭを用いたので、装
置が簡単にでき、論理素子数を減らすことができ、しか
もＲＯＭの記憶内容を変更することによって、容易に送
信用バースト信号列の羨換形式を変更できるものが得ら
れる効果がある。
回路として論理回路の代わりにＲＯＭを用いたので、装
置が簡単にでき、論理素子数を減らすことができ、しか
もＲＯＭの記憶内容を変更することによって、容易に送
信用バースト信号列の羨換形式を変更できるものが得ら
れる効果がある。
第１図は従来の時分割多方向多重送信機の多方向同期回
路を示す回路図、第２図はこの発明の一実施例の回路図
、第３図、第４図はそれぞれ第２図の回路の動作を説明
するための端局信号および送信用バースト信号のビット
構成を示す図である。 （２）・・・ランダムアクセスメモリ、（５）・・・リ
ードオンリーメモリ。 なお図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
路を示す回路図、第２図はこの発明の一実施例の回路図
、第３図、第４図はそれぞれ第２図の回路の動作を説明
するための端局信号および送信用バースト信号のビット
構成を示す図である。 （２）・・・ランダムアクセスメモリ、（５）・・・リ
ードオンリーメモリ。 なお図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- （１）端局からの端局信号を記憶するランダムアクセス
メモリと、このランダムアクセスメモリの読み出しアド
レスを制御して上記端局信号のビット配列が変更された
送信用バースト信号を上記ランダムアクセスメモリから
出力させるリードオンリーメモリとを備えたことを特徴
とする時分割多方向多電送信機の多方向同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19965881A JPS58100549A (ja) | 1981-12-09 | 1981-12-09 | 時分割多方向多重送信機の多方向同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19965881A JPS58100549A (ja) | 1981-12-09 | 1981-12-09 | 時分割多方向多重送信機の多方向同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100549A true JPS58100549A (ja) | 1983-06-15 |
Family
ID=16411483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19965881A Pending JPS58100549A (ja) | 1981-12-09 | 1981-12-09 | 時分割多方向多重送信機の多方向同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123435A (ja) * | 1984-07-11 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 通信装置 |
-
1981
- 1981-12-09 JP JP19965881A patent/JPS58100549A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123435A (ja) * | 1984-07-11 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 通信装置 |
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