JP3436229B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は３つの電源系を内蔵して
いるレベルシフト回路内蔵型半導体装置に関する。
いるレベルシフト回路内蔵型半導体装置に関する。
【０００２】
【従来の技術】従来の３つの電源系を使う半導体装置の
入出力（Ｉ／Ｏ）セルにおいては、図３のように第一の
電源端子（ｖｄｄ１）がチップＡ（２５）につながり、
第一の電源端子（ｖｄｄ１）と第二の電源端子（ｖｄｄ
２）がレベルシフト回路のあるチップＢ（２６）に接続
されている。また第三の電源端子手段（ｖｄｄ３）と第
一の電源端子手段（ｖｄｄ１）がレベルシフト回路ある
チップＣ（２７）に接続されている。第一の電源端子
（ｖｄｄ１）のあるチップＡ（２５）の出力を第二の電
源端子（ｖｄｄ２）の電圧にするためにチップＢは第一
の電源端子（ｖｄｄ１）の電圧を持つ信号Ｘを第一の電
源端子（ｖｄｄ１）と第二の電源端子（ｖｄｄ２）が第
一段目の入力回路に接続され、第二の電源端子手段（ｖ
ｄｄ２）が第二段目の入力回路に接続されている。この
とき第二の電源端子（ｖｄｄ２）の電圧は第一の電源端
子（ｖｄｄ１）の電圧よりも高いものとする。チップＡ
からの信号Ｘを第二の電源端子（ｖｄｄ２）の電圧で外
部に出力する場合にはレベルシフト専用のＩＣであるチ
ップＢを図のように接続し、信号Ｘを第一の電源端子
（ｖｄｄ１）の電圧から第二の電源端子（ｖｄｄ２）の
電圧に変換していた。
入出力（Ｉ／Ｏ）セルにおいては、図３のように第一の
電源端子（ｖｄｄ１）がチップＡ（２５）につながり、
第一の電源端子（ｖｄｄ１）と第二の電源端子（ｖｄｄ
２）がレベルシフト回路のあるチップＢ（２６）に接続
されている。また第三の電源端子手段（ｖｄｄ３）と第
一の電源端子手段（ｖｄｄ１）がレベルシフト回路ある
チップＣ（２７）に接続されている。第一の電源端子
（ｖｄｄ１）のあるチップＡ（２５）の出力を第二の電
源端子（ｖｄｄ２）の電圧にするためにチップＢは第一
の電源端子（ｖｄｄ１）の電圧を持つ信号Ｘを第一の電
源端子（ｖｄｄ１）と第二の電源端子（ｖｄｄ２）が第
一段目の入力回路に接続され、第二の電源端子手段（ｖ
ｄｄ２）が第二段目の入力回路に接続されている。この
とき第二の電源端子（ｖｄｄ２）の電圧は第一の電源端
子（ｖｄｄ１）の電圧よりも高いものとする。チップＡ
からの信号Ｘを第二の電源端子（ｖｄｄ２）の電圧で外
部に出力する場合にはレベルシフト専用のＩＣであるチ
ップＢを図のように接続し、信号Ｘを第一の電源端子
（ｖｄｄ１）の電圧から第二の電源端子（ｖｄｄ２）の
電圧に変換していた。
【０００３】また第一の電源端子手段（ｖｄｄ１）の信
号Ｘ２を第三の電源端子手段（ｖｄｄ３）の電圧に変換
するためには、第一の電源端子手段（ｖｄｄ１）の電圧
から第三の電源端子手段（ｖｄｄ３）の電圧に変換する
専用のレベルシフト用ＩＣであるチップＣを図のように
接続し、信号Ｘ２を第一の電源端子（ｖｄｄ１）の電圧
から第三の電源端子手段（ｖｄｄ３）の電圧に変換して
いた。
号Ｘ２を第三の電源端子手段（ｖｄｄ３）の電圧に変換
するためには、第一の電源端子手段（ｖｄｄ１）の電圧
から第三の電源端子手段（ｖｄｄ３）の電圧に変換する
専用のレベルシフト用ＩＣであるチップＣを図のように
接続し、信号Ｘ２を第一の電源端子（ｖｄｄ１）の電圧
から第三の電源端子手段（ｖｄｄ３）の電圧に変換して
いた。
【０００４】
【発明が解決しようとする課題】しかし従来の回路構成
の問題点としては、 （１）第一の電源端子（ｖｄｄ１）の電圧から第二の電
源端子（ｖｄｄ２）の電圧に変換するためのＩＣ（チッ
プＢレベルシフト回路）が別に必要になりコストが高く
なる。
の問題点としては、 （１）第一の電源端子（ｖｄｄ１）の電圧から第二の電
源端子（ｖｄｄ２）の電圧に変換するためのＩＣ（チッ
プＢレベルシフト回路）が別に必要になりコストが高く
なる。
【０００５】（２）第一の電源端子（ｖｄｄ１）の電圧
から第三の電源端子（ｖｄｄ３）の電圧に変換するため
のＩＣ（チップＣレベルシフト回路）が別に必要になり
コストが高くなる。
から第三の電源端子（ｖｄｄ３）の電圧に変換するため
のＩＣ（チップＣレベルシフト回路）が別に必要になり
コストが高くなる。
【０００６】（３）Ｉ／Ｏ数が多いと必然的に前記の電
圧を変換するためのＩＣ（チップＢレベルシフト回路お
よびチップＣレベルシフト回路）の数が増加しプリント
基板も大きくせざるを得ず、これが更に多くのコスト増
加を招く。
圧を変換するためのＩＣ（チップＢレベルシフト回路お
よびチップＣレベルシフト回路）の数が増加しプリント
基板も大きくせざるを得ず、これが更に多くのコスト増
加を招く。
【０００７】（４）前記電圧を変換するためのＩＣ（チ
ップ３レベルシフト回路およびチップＣ）を信号が通る
ために速度が極めて遅くなる。（約８００ｎｓ）等、性
能、価格の面での問題が大であった。
ップ３レベルシフト回路およびチップＣ）を信号が通る
ために速度が極めて遅くなる。（約８００ｎｓ）等、性
能、価格の面での問題が大であった。
【０００８】（５）更に、チップＢ及びチップＣへ接続
されるＶｄｄ１、Ｖｄｄ２及びＶｄｄ３の電源線は、図
３のように複雑に引き回して配線する必要があった。
されるＶｄｄ１、Ｖｄｄ２及びＶｄｄ３の電源線は、図
３のように複雑に引き回して配線する必要があった。
【０００９】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、電圧を変換するた
めのレベルシフト回路を内蔵したコストが安く、かつス
ピードが速い高性能な半導体装置を提供し、更に、いた
ずらに配線の複雑化やそれによるチップ面積の増加を招
くこともなくレベルシフト回路を備えた半導体装置を提
供することにある。
るもので、その目的とするところは、電圧を変換するた
めのレベルシフト回路を内蔵したコストが安く、かつス
ピードが速い高性能な半導体装置を提供し、更に、いた
ずらに配線の複雑化やそれによるチップ面積の増加を招
くこともなくレベルシフト回路を備えた半導体装置を提
供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
内部ロジックと、前記内部ロジックの外周部をそれぞれ
一周するようにとり囲むようにして設けられた、接地配
線、第１の電源系配線と、少なくとも第２及び第３の電
源系配線を含む複数の電源系配線によって前記内部ロジ
ックの外周部を一周するよう形成された概略リング状配
線と、前記接地配線、前記第１の電源系配線及び前記第
２の電源系配線を有する第１の入出力セル部と、前記接
地配線、前記第１の電源系配線及び前記第３の電源系配
線を有する第２の入出力セル部と、を有する半導体装置
であって、前記第１の電源系の信号を前記第２の電源系
の信号にレベルシフトする第1のレベルシフト回路を、
前記接地配線、前記第１の電源系配線及び前記第２の電
源系配線のうち隣接する２つの配線で挟まれた領域に設
け、前記第１の電源系の信号を前記第３の電源系の信号
にレベルシフトする第２のレベルシフト回路を、前記接
地配線、前記第１の電源系配線及び前記第３の電源系配
線のうち隣接する２つの配線で挟まれた領域に設けたこ
とを特徴とする。
内部ロジックと、前記内部ロジックの外周部をそれぞれ
一周するようにとり囲むようにして設けられた、接地配
線、第１の電源系配線と、少なくとも第２及び第３の電
源系配線を含む複数の電源系配線によって前記内部ロジ
ックの外周部を一周するよう形成された概略リング状配
線と、前記接地配線、前記第１の電源系配線及び前記第
２の電源系配線を有する第１の入出力セル部と、前記接
地配線、前記第１の電源系配線及び前記第３の電源系配
線を有する第２の入出力セル部と、を有する半導体装置
であって、前記第１の電源系の信号を前記第２の電源系
の信号にレベルシフトする第1のレベルシフト回路を、
前記接地配線、前記第１の電源系配線及び前記第２の電
源系配線のうち隣接する２つの配線で挟まれた領域に設
け、前記第１の電源系の信号を前記第３の電源系の信号
にレベルシフトする第２のレベルシフト回路を、前記接
地配線、前記第１の電源系配線及び前記第３の電源系配
線のうち隣接する２つの配線で挟まれた領域に設けたこ
とを特徴とする。
【００１１】また、前記記載の半導体装置において、前
記第１の入出力セル部は、前記接地配線、前記第１の電
源系配線及び前記第２の電源系配線の外側に設けられた
第１の出力パッドと、前記接地配線及び前記第１の電源
系配線で挟まれた領域に設けられ、前記第１の電源系の
信号を前記第２の電源系の信号にレベルシフトする第２
のレベルシフト回路と、前記第１の電源系配線及び前記
第２の電源系配線で囲まれた領域に設けられ、前記第２
の電源系の信号にレベルシフトされた信号を入力とし、
出力信号を前記出力パッドへ出力する第１のインバータ
回路とを有し、前記第２の入出力セル部は、前記接地配
線、前記第１の電源系配線及び前記第３の電源系配線の
外側に設けられた第２の出力パッドと、前記接地配線及
び前記第１の電源系配線で挟まれた領域に設けられ、前
記第１の電源系の信号を前記第３の電源系の信号にレベ
ルシフトする第２のレベルシフト回路と、前記第１の電
源系配線及び前記第３の電源系配線で囲まれた領域に設
けられ、前記第３の電源系の信号にレベルシフトされた
信号を入力とし、出力信号を前記第２の出力パッドへ出
力する第２のインバータ回路とを有することを特徴とす
る。また、前記記載の半導体装置において、前記第２の
電源系配線と前記第３の電源系配線とが電気的に絶縁さ
れていることを特徴とする。
記第１の入出力セル部は、前記接地配線、前記第１の電
源系配線及び前記第２の電源系配線の外側に設けられた
第１の出力パッドと、前記接地配線及び前記第１の電源
系配線で挟まれた領域に設けられ、前記第１の電源系の
信号を前記第２の電源系の信号にレベルシフトする第２
のレベルシフト回路と、前記第１の電源系配線及び前記
第２の電源系配線で囲まれた領域に設けられ、前記第２
の電源系の信号にレベルシフトされた信号を入力とし、
出力信号を前記出力パッドへ出力する第１のインバータ
回路とを有し、前記第２の入出力セル部は、前記接地配
線、前記第１の電源系配線及び前記第３の電源系配線の
外側に設けられた第２の出力パッドと、前記接地配線及
び前記第１の電源系配線で挟まれた領域に設けられ、前
記第１の電源系の信号を前記第３の電源系の信号にレベ
ルシフトする第２のレベルシフト回路と、前記第１の電
源系配線及び前記第３の電源系配線で囲まれた領域に設
けられ、前記第３の電源系の信号にレベルシフトされた
信号を入力とし、出力信号を前記第２の出力パッドへ出
力する第２のインバータ回路とを有することを特徴とす
る。また、前記記載の半導体装置において、前記第２の
電源系配線と前記第３の電源系配線とが電気的に絶縁さ
れていることを特徴とする。
【００１２】また、前記記載の半導体装置において、前
記第2の電源系の電圧は前記第1の電源系の電圧よりも高
く、前記第３の電源系の電圧は前記第1の電源系の電圧
よりも高いことを特徴とする。
記第2の電源系の電圧は前記第1の電源系の電圧よりも高
く、前記第３の電源系の電圧は前記第1の電源系の電圧
よりも高いことを特徴とする。
【００１３】更に、前記記載の半導体装置において、前
記第２の電源系の電圧は、前記第３の電源系の電圧とは
概略異なる値であることを特徴とする。
記第２の電源系の電圧は、前記第３の電源系の電圧とは
概略異なる値であることを特徴とする。
【００１４】
【作用】本発明の上記の構成による特徴を以下に第１図
と図２において説明する。図１において、第一の電源端
子（ｖｄｄ１）（２）と第二の電源端子（ｖｄｄ２）
（１）をチップに接続し、また接地端子（３）を接続す
る。そして第三の電源端子手段（ｖｄｄ３）（２８）も
チップに接続する。ここで第二の電源端子手段（ｖｄｄ
２）と第三の電源端子手段（ｖｄｄ３）は図に示される
ようにお互いに分離されている。
と図２において説明する。図１において、第一の電源端
子（ｖｄｄ１）（２）と第二の電源端子（ｖｄｄ２）
（１）をチップに接続し、また接地端子（３）を接続す
る。そして第三の電源端子手段（ｖｄｄ３）（２８）も
チップに接続する。ここで第二の電源端子手段（ｖｄｄ
２）と第三の電源端子手段（ｖｄｄ３）は図に示される
ようにお互いに分離されている。
【００１５】第一の電源端子手段（ｖｄｄ１）から第二
の電源端子手段（ｖｄｄ２）の電圧に信号を変換するに
は、図２に示されるレベルシフト手段を図１の中のチッ
プ周辺部のＩ／Ｏセル（２３）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（ｖｄｄ
２）を電源とする次段のインパータ（第一のＰｃｈトラ
ンジスタ９、第一のＮｃｈトランジスタ、１０）の入力
にいれる。インパーク手段の出力はそのままパッドに出
される。
の電源端子手段（ｖｄｄ２）の電圧に信号を変換するに
は、図２に示されるレベルシフト手段を図１の中のチッ
プ周辺部のＩ／Ｏセル（２３）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（ｖｄｄ
２）を電源とする次段のインパータ（第一のＰｃｈトラ
ンジスタ９、第一のＮｃｈトランジスタ、１０）の入力
にいれる。インパーク手段の出力はそのままパッドに出
される。
【００１６】これにより第一の電源端子（ｖｄｄ１）の
電圧から第二の電源端子（ｖｄｄ２）の電圧に変換する
ためのＩＣを外につける必要がなくなり、また前記電圧
を変換するためのＩＣ（チップＢレベルシフト回路）を
信号が通らずに前記半導体装置の中だけで信号の変換が
可能となるため、従来に比べ約８００ｎｓにたいし約２
０ｎｓのディレイですむため極めて高速化が可能となる
特徴を有する。
電圧から第二の電源端子（ｖｄｄ２）の電圧に変換する
ためのＩＣを外につける必要がなくなり、また前記電圧
を変換するためのＩＣ（チップＢレベルシフト回路）を
信号が通らずに前記半導体装置の中だけで信号の変換が
可能となるため、従来に比べ約８００ｎｓにたいし約２
０ｎｓのディレイですむため極めて高速化が可能となる
特徴を有する。
【００１７】また第一の電源端子手段（ｖｄｄ１）から
第三の電源端子手段（ｖｄｄ３）の電圧に信号を変換す
るには、同様にしてレベルシフト手段（１２）をＩ／Ｏ
セルの２９の位置にいれる。このことにより第一の電源
端子（ｖｄｄ１）の電圧から第三の電源端子手段（ｖｄ
ｄ３）の電圧に変換するためのＩＣを外につける必要が
なくなり、また前記電圧を変換するためのＩＣ（チップ
Ｃレベルシフト回路）を信号が通らずに前記半導体装置
の中だけで信号の変換が可能となるため、従来に比べ約
８００ｎｓにたいし約２００ｎｓのディレイですむため
極めて高速化が可能となる特徴を有する。
第三の電源端子手段（ｖｄｄ３）の電圧に信号を変換す
るには、同様にしてレベルシフト手段（１２）をＩ／Ｏ
セルの２９の位置にいれる。このことにより第一の電源
端子（ｖｄｄ１）の電圧から第三の電源端子手段（ｖｄ
ｄ３）の電圧に変換するためのＩＣを外につける必要が
なくなり、また前記電圧を変換するためのＩＣ（チップ
Ｃレベルシフト回路）を信号が通らずに前記半導体装置
の中だけで信号の変換が可能となるため、従来に比べ約
８００ｎｓにたいし約２００ｎｓのディレイですむため
極めて高速化が可能となる特徴を有する。
【００１８】
【実施例】図１は本発明の実施例の半導体装置のレイア
ウト図である。また図２は図１のレベルシフト手段の回
路図を示したものである。
ウト図である。また図２は図１のレベルシフト手段の回
路図を示したものである。
【００１９】また図４は図２のレベルシフト手段の動作
を分かりやすく説明するためのタイミングチャート図で
ある。
を分かりやすく説明するためのタイミングチャート図で
ある。
【００２０】図１、図２および図４に従って詳しく説明
を進めることにする。
を進めることにする。
【００２１】図１において、第二の電源端子（ｖｄｄ
２）はチップの最外周を回っており、第一の電源端子
（ｖｄｄ１）はその内側を回っている。そして接地端子
（ｖｓｓ）は更にその内側を回っている。
２）はチップの最外周を回っており、第一の電源端子
（ｖｄｄ１）はその内側を回っている。そして接地端子
（ｖｓｓ）は更にその内側を回っている。
【００２２】第一の電源端子（ｖｄｄ１）はＰＡＤ
（２）より供給され、チップ内部のロジックに接続され
ており、第二の電源端子（ｖｄｄ２）もＰＡＤ（１）よ
り供給されている。接地端子（ｖｓｓ）はＰＡＤ（３）
につながり、チップの内部のロジックに接続されてい
る。
（２）より供給され、チップ内部のロジックに接続され
ており、第二の電源端子（ｖｄｄ２）もＰＡＤ（１）よ
り供給されている。接地端子（ｖｓｓ）はＰＡＤ（３）
につながり、チップの内部のロジックに接続されてい
る。
【００２３】また第三の電源端子手段（ｖｄｄ３）はパ
ッド２８に接続されており、ここからレベルシフト手段
のあるＩ／Ｏセルに電圧を供給している。
ッド２８に接続されており、ここからレベルシフト手段
のあるＩ／Ｏセルに電圧を供給している。
【００２４】チップの周辺部にはＩ／Ｏセル（２３）が
並んでいる。またチップのコーナー部（４、５、６、
７）はＩ／Ｏセル（２２）はおくことが出来ないので、
通常は電源線である第一の電源端子（ｖｄｄ１）、第二
の電源端子（ｖｄｄ２）と接地端子（ｖｓｓ）を回して
いるだけである。
並んでいる。またチップのコーナー部（４、５、６、
７）はＩ／Ｏセル（２２）はおくことが出来ないので、
通常は電源線である第一の電源端子（ｖｄｄ１）、第二
の電源端子（ｖｄｄ２）と接地端子（ｖｓｓ）を回して
いるだけである。
【００２５】次に本発明の内容を分かりやすく説明する
ためにまず図２のレベルシフト手段の回路図を図４のタ
イミングチャート図に従って説明をすることにする。こ
こでは第一の電源端子手段の電圧から第二の電源端子手
段の電圧に変換する場合を扱うが、これは第一の電源端
子手段の電圧から第三の電源端子手段（ｖｄｄ３）の電
圧に変換するときにも全く同様の仕組みで行われる。
ためにまず図２のレベルシフト手段の回路図を図４のタ
イミングチャート図に従って説明をすることにする。こ
こでは第一の電源端子手段の電圧から第二の電源端子手
段の電圧に変換する場合を扱うが、これは第一の電源端
子手段の電圧から第三の電源端子手段（ｖｄｄ３）の電
圧に変換するときにも全く同様の仕組みで行われる。
【００２６】図２のレベルシフト手段の回路図におい
て、第一の電源端子手段（ｖｄｄ１）と第二の電源端子
手段があり、第一の音源端子手段（ｖｄｄ１）を電源と
し、第一の入力端子（ＩＡ）が入力である第一のインバ
ータ手段（Ｐｃｈトランジスタ１３、Ｎｃｈトランジス
タ１４）、第二の電源端子（ｖｄｄ２）をソース端子と
している第一のＰｃｈトランジスタ（１５）、前記第一
のＰｃｈトランジスタ（１５）のドレイン端子をソース
端子とし、ゲート端子が前記第一の入力端子（ＩＡ）に
接続されている第二のＰｃｈトランジスタ（１６）、第
一の入力端子がゲート端子に接続され、ソース端子が接
地され、またドレイン端子が前記第二のＰｃｈトランジ
スタ（１６）のドレイン端子に接続されている第三のＮ
ｃｈトランジスタ（１７）、第二の電源端子をソース端
子とし、第二のＰｃｈトランジスタ（１６）のドレイン
端子がゲート端子に接続されている第四のＰｃｈトラン
ジスタ（１８）、前記第四のＰｃｈトランジスタ（１
８）のドレイン端子をソース端子とし、ゲート端子が第
一のインバータ手段の出力に接続されている第五のＰｃ
ｈトランジスタ（１９）、前記第五のＰｃｈトランジス
タ（１９）のドレイン端子がドレイン端子につながり、
前記第一のインバータ手段の出力がゲート端子につなが
り、ソース端子が接地されている第六のＮｃｈトランジ
スタ（２０）、前記第二のＰｃｈトランジスタ（１６）
のドレイン端子がゲート端子につながっている前記第四
のＰｃｈトランジスタ（１８）、前記第五のＰｃｈトラ
ンジスタ（１９）のドレイン端子を入力とし、第二の電
源端子（ｖｄｄ２）を電源とする第二のインバータ手段
（Ｐｃｈトランジスタ２１、Ｎｃｈトランジスタ２２）
の構成を有している。図１の中にあるレベルシフト手段
の構成の一例として図２のレベルシフト手段の回路図を
上げたが、レベルシフト手段の構成の仕方はこの実施例
だけに限定されるのではなく、この例は一例である。
て、第一の電源端子手段（ｖｄｄ１）と第二の電源端子
手段があり、第一の音源端子手段（ｖｄｄ１）を電源と
し、第一の入力端子（ＩＡ）が入力である第一のインバ
ータ手段（Ｐｃｈトランジスタ１３、Ｎｃｈトランジス
タ１４）、第二の電源端子（ｖｄｄ２）をソース端子と
している第一のＰｃｈトランジスタ（１５）、前記第一
のＰｃｈトランジスタ（１５）のドレイン端子をソース
端子とし、ゲート端子が前記第一の入力端子（ＩＡ）に
接続されている第二のＰｃｈトランジスタ（１６）、第
一の入力端子がゲート端子に接続され、ソース端子が接
地され、またドレイン端子が前記第二のＰｃｈトランジ
スタ（１６）のドレイン端子に接続されている第三のＮ
ｃｈトランジスタ（１７）、第二の電源端子をソース端
子とし、第二のＰｃｈトランジスタ（１６）のドレイン
端子がゲート端子に接続されている第四のＰｃｈトラン
ジスタ（１８）、前記第四のＰｃｈトランジスタ（１
８）のドレイン端子をソース端子とし、ゲート端子が第
一のインバータ手段の出力に接続されている第五のＰｃ
ｈトランジスタ（１９）、前記第五のＰｃｈトランジス
タ（１９）のドレイン端子がドレイン端子につながり、
前記第一のインバータ手段の出力がゲート端子につなが
り、ソース端子が接地されている第六のＮｃｈトランジ
スタ（２０）、前記第二のＰｃｈトランジスタ（１６）
のドレイン端子がゲート端子につながっている前記第四
のＰｃｈトランジスタ（１８）、前記第五のＰｃｈトラ
ンジスタ（１９）のドレイン端子を入力とし、第二の電
源端子（ｖｄｄ２）を電源とする第二のインバータ手段
（Ｐｃｈトランジスタ２１、Ｎｃｈトランジスタ２２）
の構成を有している。図１の中にあるレベルシフト手段
の構成の一例として図２のレベルシフト手段の回路図を
上げたが、レベルシフト手段の構成の仕方はこの実施例
だけに限定されるのではなく、この例は一例である。
【００２７】次に図４のタイミングチャート図に従って
説明を続けることとする。図４においてＩＡは第一の電
源端子（ｖｄｄ１）の電源系の信号である。この信号を
レベルシフト手段を用いて第二の電源端子（ｖｄｄ２）
の電源系の信号に変換する場合において、ＩＡがＬから
Ｈに変化した時を考えるとする。ＩＡがＬから第一の電
源端子（ｖｄｄ１）の電源系であるＨに変化すると第六
のＮｃｈトランジスタ（２０）がＯＮするために信号ｅ
が第二の電源端子手段の電源系のＨからＬにさがり、こ
れによって出力Ｘが第二の電源端子手段の電圧系のＨに
なる。それにともなって第一のＰｃｈトランジスタ（１
５）もＯＮになり、また第二のＰｃｈトランジスタ（１
６）はＯＮ、第三のＮｃｈトランジスタ（１７）はＯＦ
Ｆになるので信号ｆは第二の電源端子手段の電圧系のＨ
になって第四のＰｃｈトランジスタ（１８）をＯＦＦに
する。この様にして第一の電源端子手段（ｖｄｄ１）の
電圧系の信号が第二の電源端子手段の電圧系の信号に変
換されるのである。この変換にかかる時間は約２０ｎｓ
であるが、もしもこの変換を別のそとづけのＩＣで行う
とすると、出力の部分とチップの外の負荷容量を駆動す
る時間とレベルシフト手段のＩＣの入力部の時間及び変
換に要する時間及び出力に要する時間を合せて約８００
ｎｓの時間を要することになり、レベルシフト手段を前
記半導体の中に入れることは性能の面で大変な効果があ
る。また上記レベルシフト手段はＩ／Ｏセル部分におい
て使うために、これを半導体装置の周辺部にあるＩ／Ｏ
セルにいれることで変換は高速にできる。
説明を続けることとする。図４においてＩＡは第一の電
源端子（ｖｄｄ１）の電源系の信号である。この信号を
レベルシフト手段を用いて第二の電源端子（ｖｄｄ２）
の電源系の信号に変換する場合において、ＩＡがＬから
Ｈに変化した時を考えるとする。ＩＡがＬから第一の電
源端子（ｖｄｄ１）の電源系であるＨに変化すると第六
のＮｃｈトランジスタ（２０）がＯＮするために信号ｅ
が第二の電源端子手段の電源系のＨからＬにさがり、こ
れによって出力Ｘが第二の電源端子手段の電圧系のＨに
なる。それにともなって第一のＰｃｈトランジスタ（１
５）もＯＮになり、また第二のＰｃｈトランジスタ（１
６）はＯＮ、第三のＮｃｈトランジスタ（１７）はＯＦ
Ｆになるので信号ｆは第二の電源端子手段の電圧系のＨ
になって第四のＰｃｈトランジスタ（１８）をＯＦＦに
する。この様にして第一の電源端子手段（ｖｄｄ１）の
電圧系の信号が第二の電源端子手段の電圧系の信号に変
換されるのである。この変換にかかる時間は約２０ｎｓ
であるが、もしもこの変換を別のそとづけのＩＣで行う
とすると、出力の部分とチップの外の負荷容量を駆動す
る時間とレベルシフト手段のＩＣの入力部の時間及び変
換に要する時間及び出力に要する時間を合せて約８００
ｎｓの時間を要することになり、レベルシフト手段を前
記半導体の中に入れることは性能の面で大変な効果があ
る。また上記レベルシフト手段はＩ／Ｏセル部分におい
て使うために、これを半導体装置の周辺部にあるＩ／Ｏ
セルにいれることで変換は高速にできる。
【００２８】
【発明の効果】以上述べたように、本発明の上記の構成
によれば第一の電源端子（ｖｄｄ１）（２）と第二の電
源端子（ｖｄｄ２）（１）をチップに接続し、また接地
端子（３）を接続する。第三の電源端子手段（ｖｄｄ
３）も接続されており、ここからレベルシフト手段のあ
るＩ／Ｏセルに電圧を供給し、図２に示されるレベルシ
フト手段を図１の中のチップ周辺部のＩ／Ｏセル（２
３）列の中に図のように配置し、レベルシフト手段の出
力を第二の電源端子（ｖｄｄ２）を電源とする次段のイ
ンバータ（第一のＰｃｈトランジスタ９、第一のＮｃｈ
トランジスタ、１０）の入力にいれる。また第三の電源
端子手段（ｖｄｄ３）に接続されたレベルシフト手段を
図１の中のチップ周辺部のＩ／Ｏセル（２９）列の中に
図のように配置し、レベルシフト手段の出力を第三の電
源端子手段（ｖｄｄ３）を電源とする次段のインバータ
（第一のＰｃｈトランジスタ９、第一のＮｃｈトランジ
スタ、１０）の入力にいれる。
によれば第一の電源端子（ｖｄｄ１）（２）と第二の電
源端子（ｖｄｄ２）（１）をチップに接続し、また接地
端子（３）を接続する。第三の電源端子手段（ｖｄｄ
３）も接続されており、ここからレベルシフト手段のあ
るＩ／Ｏセルに電圧を供給し、図２に示されるレベルシ
フト手段を図１の中のチップ周辺部のＩ／Ｏセル（２
３）列の中に図のように配置し、レベルシフト手段の出
力を第二の電源端子（ｖｄｄ２）を電源とする次段のイ
ンバータ（第一のＰｃｈトランジスタ９、第一のＮｃｈ
トランジスタ、１０）の入力にいれる。また第三の電源
端子手段（ｖｄｄ３）に接続されたレベルシフト手段を
図１の中のチップ周辺部のＩ／Ｏセル（２９）列の中に
図のように配置し、レベルシフト手段の出力を第三の電
源端子手段（ｖｄｄ３）を電源とする次段のインバータ
（第一のＰｃｈトランジスタ９、第一のＮｃｈトランジ
スタ、１０）の入力にいれる。
【００２９】インバータ手段の出力はそのままパッドに
出すことにより、第一の電源端子（ｖｄｄ１）の電圧か
ら第二の電源端子（ｖｄｄ２）の電圧に変換するための
ＩＣを外につける必要がなくなり、また前記電圧を変換
するためのそとづけのＩＣを信号が通らずに前記半導体
装置の中だけで信号の変換が可能となるため、従来に比
べ約８００ｎｓにたいし約２０ｎｓのディレイですむた
め極めて高速化が可能となる。更に、Ｉ／Ｏセル内部に
既に設けられているＶｄｄ１、Ｖｄｄ２及びＶｓｓ配線
から直にレベルシフト回路への電源配線をすることがで
きるので、いたずらに配線の複雑化やそれによるチップ
面積の増加を招くこともない。またこれらの効果は第一
の電源端子手段−の電圧から第三の電源端子手段（ｖｄ
ｄ３）の電圧に変換するときにも全く同じことがいえ
る。そのうえそとづけのチップが不要になることのコス
トの低減化が可能等の特徴をもちその効果は絶大なもの
がある。
出すことにより、第一の電源端子（ｖｄｄ１）の電圧か
ら第二の電源端子（ｖｄｄ２）の電圧に変換するための
ＩＣを外につける必要がなくなり、また前記電圧を変換
するためのそとづけのＩＣを信号が通らずに前記半導体
装置の中だけで信号の変換が可能となるため、従来に比
べ約８００ｎｓにたいし約２０ｎｓのディレイですむた
め極めて高速化が可能となる。更に、Ｉ／Ｏセル内部に
既に設けられているＶｄｄ１、Ｖｄｄ２及びＶｓｓ配線
から直にレベルシフト回路への電源配線をすることがで
きるので、いたずらに配線の複雑化やそれによるチップ
面積の増加を招くこともない。またこれらの効果は第一
の電源端子手段−の電圧から第三の電源端子手段（ｖｄ
ｄ３）の電圧に変換するときにも全く同じことがいえ
る。そのうえそとづけのチップが不要になることのコス
トの低減化が可能等の特徴をもちその効果は絶大なもの
がある。
【図１】本発明の一実施例を示す半導体装置のレイアウ
ト図。
ト図。
【図２】本発明の一実施例のなかに使われているレベル
シフト手段の回路図。
シフト手段の回路図。
【図３】従来の回路図の一例を示す図。
【図４】図２の動作を示したタイミングチャート図。
１…第二の電源端子（ｖｄｄ２）のＰＡＤ
２…第一の電源端子（ｖｄｄ１）のＰＡＤ
３…接地端子（ｖｓｓ）のＰＡＤ
４、５、６、７…半導体装置のコーナー部
８…レベルシフト手段
９…Ｐｃｈトランジスタ
１０…Ｎｃｈトランジスタ
１１…出力パッド
１２…ロジック部
１３、２１…Ｐ型ＭＯＳトランジスタ
１４、２２…Ｎ型ＭＯＳトランジスタ
１５…第一のＰｃｈトランジスタ
１６…第二のＰｃｈトランジスタ（１６）
１７…第三のＰｃｈトランジスタ（１７）
１８…第四のＰｃｈトランジスタ（１８）
１９…第五のＰｃｈトランジスタ（１９）
２０…第六のＰｃｈトランジスタ（２０）
２３…Ｉ／Ｏセル部
２５…チップＡ
２６…チップＢ
２７…チップＣ
２８…第三の電源端子手段（ｖｄｄ３）
２９…第三の電源端子手段（ｖｄｄ３）系のレベルシフ
ト手段を持つＩ／Ｏセル
ト手段を持つＩ／Ｏセル
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−255317（ＪＰ，Ａ)
特開 平２−89345（ＪＰ，Ａ)
特開 平１−93145（ＪＰ，Ａ)
特開 平１−196917（ＪＰ，Ａ)
特開 平２−84815（ＪＰ，Ａ)
特開 昭63−168896（ＪＰ，Ａ)
特開 昭54−23340（ＪＰ，Ａ)
特開 昭63−152220（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 内部ロジックと、 前記内部ロジックの外周部をそれぞれ一周するようにと
り囲むようにして設けられた、接地配線、第１の電源系
配線と、少なくとも第２及び第３の電源系配線を含む複数の電源
系配線によって前記内部ロジックの外周部を一周するよ
う形成された概略リング状配線と、 前記接地配線、前記第１の電源系配線及び前記第２の電
源系配線を有する第１の入出力セル部と、 前記接地配線、前記第１の電源系配線及び前記第３の電
源系配線を有する第２の入出力セル部と、を有する半導
体装置であって、 前記第１の電源系の信号を前記第２の電源系の信号にレ
ベルシフトする第1のレベルシフト回路を、前記接地配
線、前記第１の電源系配線及び前記第２の電源系配線の
うち隣接する２つの配線で挟まれた領域に設け、 前記第１の電源系の信号を前記第３の電源系の信号にレ
ベルシフトする第２のレベルシフト回路を、前記接地配
線、前記第１の電源系配線及び前記第３の電源系配線の
うち隣接する２つの配線で挟まれた領域に設けたことを
特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記第１の入出力セル部は、 前記接地配線、前記第１の電源系配線及び前記第２の電
源系配線の外側に設けられた第１の出力パッドと、 前記接地配線及び前記第１の電源系配線で挟まれた領域
に設けられた前記第１のレベルシフト回路と、 前記第１の電源系配線及び前記第２の電源系配線で囲ま
れた領域に設けられ、前記第２の電源系の信号にレベル
シフトされた信号を入力とし、出力信号を前記出力パッ
ドへ出力する第１のインバータ回路と、を有し、 前記第２の入出力セル部は、 前記接地配線、前記第１の電源系配線及び前記第３の電
源系配線の外側に設けられた第２の出力パッドと、 前記接地配線及び前記第１の電源系配線で挟まれた領域
に設けられた前記第２のレベルシフト回路と、 前記第１の電源系配線及び前記第３の電源系配線で囲ま
れた領域に設けられ、前記第３の電源系の信号にレベル
シフトされた信号を入力とし、出力信号を前記第２の出
力パッドへ出力する第２のインバータ回路と、を有する
ことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前 記第２の電源系配線と前記第３の電源系配線とが電気
的に絶縁されていることを特徴とする半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置にお
いて、 前記第２の電源系の電圧は前記第１の電源系の電圧より
も高く、前記第３の電源系の電圧は前記第１の電源系の
電圧よりも高いことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、
前記第２の電源系の電圧は、前記第３の電源系の電圧と
は概略異なる値であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029201A JP3436229B2 (ja) | 1990-06-20 | 2000-02-07 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172190A JP3233627B2 (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
| JP2000029201A JP3436229B2 (ja) | 1990-06-20 | 2000-02-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16172190A Division JP3233627B2 (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228629A JP2000228629A (ja) | 2000-08-15 |
| JP3436229B2 true JP3436229B2 (ja) | 2003-08-11 |
Family
ID=27767139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029201A Expired - Fee Related JP3436229B2 (ja) | 1990-06-20 | 2000-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436229B2 (ja) |
-
2000
- 2000-02-07 JP JP2000029201A patent/JP3436229B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000228629A (ja) | 2000-08-15 |
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