JPH0641967B2 - Logical waveform generator - Google Patents

Logical waveform generator

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JPH0641967B2
JPH0641967B2 JP59049584A JP4958484A JPH0641967B2 JP H0641967 B2 JPH0641967 B2 JP H0641967B2 JP 59049584 A JP59049584 A JP 59049584A JP 4958484 A JP4958484 A JP 4958484A JP H0641967 B2 JPH0641967 B2 JP H0641967B2
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data
circuit
circuits
logic
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淳治 西浦
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Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばＩＣ試験装置において論理波形を発生
し、しかもその論理波形の種類を高速度に切り換えて発
生する論理波形生成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic waveform generating apparatus for generating a logic waveform in an IC test apparatus, for example, and switching the type of the logic waveform to high speed to generate the logic waveform.

「従来の技術」 従来のこの種の論理波形生成装置においては、例えば特
開昭５７−１１１４７０号公報の第４図あるいは第７図
に示されているように、被試験装置に対し各種の論理波
形を発生する必要があり、そのため選択信号によって各
種の波形を選択して発生することができ、従って選択信
号を実時間で切り換えることによって実時間で各種波形
を発生することができる。"Prior Art" In a conventional logic waveform generating apparatus of this type, as shown in FIG. 4 or FIG. 7 of Japanese Patent Laid-Open No. 57-111470, for example, various logics are applied to a device under test. Since it is necessary to generate a waveform, various waveforms can be selected and generated by the selection signal, and therefore, various waveforms can be generated in real time by switching the selection signal in real time.

例えばスターティックカラム方式のメモリに対する試験
においては、そのアドレスデータとしてＮＲＺ波形とＲ
Ｚ波形との排他的論理和をとった波形（以下ＥＸＯＲ波
形と記す）と、ＮＲＺ波形とを交互に実時間で切り換え
て発生する必要がある。このような異なる種類の波形を
切り換えて発生することは、前記公開公報に記載した論
理波形生成装置においては、端子４２６〜４３１をすべ
て“１”にして、つまり３つのクロック５１３，５１
４，５１５のすべてを使ってＥＸＯＲ波形の発生を発生
し、端子４２６と４２９のみを“１”として、つまり３
つのクロック５１３，５１４，５１５のうち、クロック
５１３のみを用いてＮＲＺ波形を発生することを実時間
で切り換えて実施することができる。しかし論理波形の
生成を高速度に行うためインターリブ方式を用いたもの
があるが、このインターリブ方式を前記公開公報に記載
した論理波形生成回路に適用した場合は、前記ＮＲＺ波
形発生時に、クロック５１４，５１５が除去され、その
除去されたり、されなかったりするクロック５１４，５
１５をそれぞれ空間分割することになり、そのままでは
実時間で目的とする各種の波形を切り換えて発生するこ
とはできない。For example, in a test for a static column type memory, the NRZ waveform and R
It is necessary to alternately generate a waveform (hereinafter referred to as EXOR waveform) obtained by exclusive OR with the Z waveform and the NRZ waveform by switching in real time. In the logic waveform generating apparatus described in the above-mentioned publication, all of the terminals 426 to 431 are set to "1", that is, three clocks 513 and 51 are generated by switching between different kinds of waveforms.
The generation of the EXOR waveform is generated using all 4, 515, and only the terminals 426 and 429 are set to "1", that is, 3
Of the two clocks 513, 514, 515, only the clock 513 can be used to generate the NRZ waveform by switching in real time. However, there is a method using an interleave method in order to generate a logic waveform at a high speed. However, when this interleave method is applied to the logic waveform generating circuit described in the above publication, a clock is generated when the NRZ waveform is generated. 514, 515 are removed, and clocks 514, 5 are removed or not removed.
Since each of 15 is spatially divided, various target waveforms cannot be generated in real time by switching them.

「発明の構成」 この発明の目的はインターリブ方式を用い、従って高速
度に論理波形を発生することができ、しかもその波形の
種類を実時間で切り換えて発生することができる論理波
形生成装置を提供することにある。[Constitution of the Invention] An object of the present invention is to use a logic waveform generation apparatus which uses an interleave method and therefore can generate a logic waveform at a high speed and can generate the waveform by switching the type of the waveform in real time. To provide.

この発明によれば、論理波形入力端子から入力された入
力論理データは、第１データ分割回路により１タイムス
ロットずつ位相の異なるｎ個の空間に分割され、かつｎ
タイムスロットを有効期間とするデータに変換される。
また禁止用論理データ入力端子より入力された禁止用論
理データは、第２データ分割回路により１タイムスロッ
トずつ位相の異なるｎ個の空間に分割され、かつｎタイ
ムスロットを有効期間とするデータに変換される。また
複数のクロック列がクロック分割回路で、その各クロッ
ク列について、その１つのクロックで立上り、次のクロ
ックで立下り、周期をそのクロック列のクロック周期の
ｎ周期分とした低速クロック列で、順次１クロックずつ
位相がずれたｎ個の低速クロック列に空間分割される。
上記第１データ分割回路により分割された第１論理デー
タと、上記空間分割された低速クロックの対応するもの
との論理積が、上記複数のクロック列についてそれぞれ
第１論理回路によってとられ、また第２データ分割回路
で分割された禁止用論理データと、上記空間分割された
低速クロックの対応するものとの論理積が、上記複数の
クロック列についてそれぞれ複数の第２論理回路によっ
てとられる。これら第１論理回路の出力信号は第１多重
化回路によって、上記複数のクロック列の各クロック列
対応にそれぞれ時間的に多重化され、また第２論理回路
の出力信号は第２多重化回路によって、上記複数のクロ
ック列の各クロック列対応にそれぞれ時間的に多重化さ
れる。この第１多重化回路の出力データと、第２多重化
回路の出力データと、上記複数のクロック列との論理積
が、その各クロック列対応にそれぞれ複数の論理積手段
によってとられ、これら論理積手段の出力中の上記低速
クロック列の対応するものがそれぞれ論理和がとられ
て、その論理和出力によってフリップフロップがセット
リセットされる。According to the present invention, the input logic data input from the logic waveform input terminal is divided into n spaces having different phases by one time slot by the first data division circuit, and n
Converted to data with a time slot as the valid period.
Further, the prohibition logic data input from the prohibition logic data input terminal is divided by the second data division circuit into n spaces each having a different phase by one time slot and converted into data having an effective period of n time slots. To be done. Further, a plurality of clock trains are clock division circuits, and for each clock train, a low-speed clock train in which one clock rises and the next clock falls, and the cycle is n cycles of the clock cycle of the clock train, The space is sequentially divided into n low-speed clock trains whose phases are shifted by one clock.
The logical product of the first logical data divided by the first data dividing circuit and the corresponding one of the space-divided low-speed clocks is obtained by the first logical circuit for each of the plurality of clock trains, and A logical product of the prohibition logical data divided by the two-data division circuit and the corresponding one of the space-divided low-speed clocks is obtained by each of the plurality of second logic circuits for each of the plurality of clock trains. The output signals of these first logic circuits are time-multiplexed by the first multiplexing circuit in correspondence with each clock train of the plurality of clock trains, and the output signals of the second logic circuit are processed by the second multiplexing circuit. , Each of the plurality of clock trains is time-multiplexed in correspondence with each clock train. The logical product of the output data of the first multiplex circuit, the output data of the second multiplex circuit, and the plurality of clock trains is obtained by a plurality of logical product means corresponding to each clock train. Corresponding ones of the low-speed clock trains in the output of the product means are respectively ORed, and the flip-flop is set / reset by the ORed output.

「実施例」 第１図はこの発明による論理波形生成装置の一例を示
す。論理データ入力端子１１から入力論理データが入力
され、これは第１データ分割回路１２へ供給される。第
１データ分割回路においてはこの例では１タイムスロッ
トずつずれた２個の空間に分割し、かつ２タイムスロッ
トの有効な期間を持つデータに変換される。例えば入力
端子１１より入力の論理データは第１データ分割回路１
２内のＤ形フリップフロップ１３，１４のデータ端子Ｄ
にそれぞれ供給される。一方、端子１５から上記タイム
スロットを周期とするクロックが供給され、そのクロッ
クは分割回路１６に供給されて１タイムスロット位相が
異なり、２タイムスロットを周期とするクロックに分割
され、これらのクロックによってフリップフロップ１
３，１４のクロック端子Ｃが駆動される。[Embodiment] FIG. 1 shows an example of a logic waveform generator according to the present invention. Input logical data is input from the logical data input terminal 11 and is supplied to the first data division circuit 12. In this example, the first data division circuit divides the data into two spaces shifted by one time slot, and converts the data into data having an effective period of two time slots. For example, the logical data input from the input terminal 11 is the first data division circuit 1
Data terminal D of D-type flip-flops 13 and 14 in 2
Is supplied to each. On the other hand, a clock having the above-mentioned time slot as a cycle is supplied from the terminal 15, and the clock is supplied to the dividing circuit 16 and divided into clocks having a cycle of two time slots with different phases of one time slot. Flip flop 1
Clock terminals C of 3 and 14 are driven.

また禁止用論理データ入力端子１７より禁止用論理デー
タが入力され、これは第２データ分割回路１８において
第１データ分割回路１２と同様に１タイムスロットずつ
位相が異なった２個の空間に分割され、かつ２タイムス
ロットの有効期間を持つデータに変換される。第２デー
タ分割回路１８もＤ形フリップフロップ２１，２２を備
え、そのデータ端子Ｄに端子１７よりの禁止用論理デー
タが供給される。クロック分割回路１６よりの２つのク
ロックがフリップフロップ２１，２２のクロック端子Ｃ
にそれぞれ供給される。Further, forbidden logical data is input from the forbidden logical data input terminal 17, and this is divided in the second data dividing circuit 18 into two spaces having different phases by one time slot as in the first data dividing circuit 12. , And is converted into data having a valid period of 2 time slots. The second data division circuit 18 also includes D-type flip-flops 21 and 22, and the inhibition logic data from the terminal 17 is supplied to the data terminal D thereof. Two clocks from the clock division circuit 16 are clock terminals C of the flip-flops 21 and 22.
Is supplied to each.

複数のクロック端子３３，３４，３５からの各クロック
列Ａｃ，Ｂｃ，Ｃｃはクロック分割回路３６，３７，３
８へ供給され、クロック分割回路３６で、クロック列Ａ
ｃについて１つのクロックで立上り、次のクロック立下
り、周期をクロック列Ａｃのクロック周期の２周期分と
した低速クロック列で順次１クロックずつ位相がずれた
２個の第１，第２の低速クロック列Ａ１，Ａ２に空間分
割され、同様にクロック列Ｂｃ，Ｃｃがそれぞれクロッ
ク分割回路３７，３８で２個の第１，第２低速クロック
列Ｂ１，Ｂ２，Ｃ１，Ｃ２に空間分割される。The clock trains Ac, Bc, Cc from the plurality of clock terminals 33, 34, 35 are clock division circuits 36, 37, 3 respectively.
8 and is supplied to the clock train A by the clock division circuit 36.
For c, a first clock, a second clock, a second clock, and a low-speed clock train having a cycle corresponding to two clock cycles of the clock train Ac have two first and second low speeds whose phases are sequentially shifted by one clock. The clock trains A 1 and A 2 are spatially divided, and similarly, the clock trains Bc and Cc are respectively divided into two first and second low-speed clock trains B 1 , B 2 , C 1 and C 2 by the clock dividing circuits 37 and 38, respectively. Is divided into spaces.

この空間分割された低速クロック列はそれぞれ空間分割
された論理データの対応するものとの論理積が、各クロ
ック列Ａｃ，Ｂｃ，Ｃｃについて論理回路においてとら
れる。即ち第１データ分割回路１２の出力であるフリッ
プフロップ１３の出力はアンド回路４１，４２，４３に
それぞれ供給され、またフリップフロップ１４の出力は
アンド回路４４，４５，４６にそれぞれ供給される。分
割回路３６よりの分割された第１，第２低速クロック列
Ａ１，Ａ２はアンド回路４１，４２の他方の入力側に供
給され、クロック分割回路３７よりの２つの分割された
第１，第２低速クロック列Ｂ１，Ｂ２はアンド回路４
２，４５にそれぞれ供給され、クロック分割回路３８の
第１，第２低速クロック列Ｃ１，Ｃ２はアンド回路４
３，４６にそれぞれ供給される。またフリップフロップ
２１の出力はアンド回路４７，４８，４９に供給され、
フリップフロップ２２の出力はアンド回路５１，５２，
５３に供給され、アンド回路４７，５１にクロック分割
回路３６の第１，第２低速クロック列Ａ１，Ａ２がそれ
ぞれ供給され、アンド回路４８，５２にクロック分割回
路３７の第１，第２低速クロック列Ｂ１，Ｂ２がそれぞ
れ供給され、アンド回路４９，５３にクロック分割回路
３８の第１，第２低速クロック列Ｃ１，Ｃ２がぞれぞれ
供給される。This space-divided low-speed clock train is ANDed with the corresponding space-divided logic data in the logic circuit for each clock train Ac, Bc, Cc. That is, the output of the flip-flop 13, which is the output of the first data division circuit 12, is supplied to the AND circuits 41, 42, 43, respectively, and the output of the flip-flop 14 is supplied to the AND circuits 44, 45, 46, respectively. The divided first and second low-speed clock trains A 1 and A 2 from the division circuit 36 are supplied to the other input side of the AND circuits 41 and 42, and the divided first and second low-speed clock sequences from the clock division circuit 37. The second low-speed clock train B 1 , B 2 has an AND circuit 4
2 and 45, and the first and second low-speed clock trains C 1 and C 2 of the clock division circuit 38 are connected to the AND circuit 4 respectively.
3 and 46, respectively. The output of the flip-flop 21 is supplied to the AND circuits 47, 48, 49,
The output of the flip-flop 22 is the AND circuits 51, 52,
53, the AND circuits 47 and 51 are supplied with the first and second low-speed clock trains A 1 and A 2 of the clock division circuit 36, respectively, and the AND circuits 48 and 52 are supplied to the AND circuits 48 and 52, respectively. The low speed clock trains B 1 and B 2 are supplied respectively, and the AND circuits 49 and 53 are supplied with the first and second low speed clock trains C 1 and C 2 of the clock division circuit 38, respectively.

これらアンド回路の出力信号は入力論理データ、禁止用
論理データ、各クロック列Ａｃ，Ｂｃ，Ｃｃ対応に多重
化回路では時間的に多重化される。即ちアンド回路４
１，４４の各出力信号はオア回路５４において多重化さ
れ、アンド回路４２，４５の出力はオア回路５５で多重
化され、アンド回路４３，４６の出力はオア回路５６で
多重化されて入力論理データ側について各クロック列Ａ
ｃ，Ｂｃ，Ｃｃ対応にそれぞれ多重化される。同様にア
ンド回路４７，５１の出力はオア回路５７で多重化さ
れ、アンド回路４８，５２の出力はオア回路５８で多重
化され、アンド回路４９，５３の出力はオア回路５９で
多重化されて禁止用論理データ側について多重化され
る。オア回路５４，５５，５６の各出力は必要に応じて
極性反転制御回路６１，６２，６３に供給される。極性
反転制御回路６１，６２，６３は排他的論理和回路から
構成されており、その極性反転指示入力端子６４，６
５，６６に論理１が入力されている場合は極性反転が行
われ、論理０が入力されている場合は極性反転が行われ
ない。The output signals of these AND circuits are time-multiplexed in the multiplexing circuit corresponding to the input logic data, the prohibition logic data, and the respective clock trains Ac, Bc, Cc. That is, AND circuit 4
The output signals of 1 and 44 are multiplexed in the OR circuit 54, the outputs of the AND circuits 42 and 45 are multiplexed in the OR circuit 55, and the outputs of the AND circuits 43 and 46 are multiplexed in the OR circuit 56 to obtain the input logic. Clock side for data side A
c, Bc and Cc are multiplexed respectively. Similarly, the outputs of the AND circuits 47 and 51 are multiplexed by the OR circuit 57, the outputs of the AND circuits 48 and 52 are multiplexed by the OR circuit 58, and the outputs of the AND circuits 49 and 53 are multiplexed by the OR circuit 59. The prohibition logical data side is multiplexed. The outputs of the OR circuits 54, 55 and 56 are supplied to the polarity reversal control circuits 61, 62 and 63 as needed. The polarity inversion control circuits 61, 62, 63 are composed of exclusive OR circuits, and their polarity inversion instruction input terminals 64, 6 are provided.
When logic 1 is input to 5, 66, polarity inversion is performed, and when logic 0 is input, polarity inversion is not performed.

極性反転制御回路６１，６２，６３の各正極性出力はア
ンド回路６７，６８，６９に供給され、反対極性出力は
アンド回路７１，７２，７３に供給される。またオア回
路５７，５８，５９の各出力はナンド回路７４，７５，
７６の一方の入力側に供給され、これらナンド回路７
４，７５，７６には制御端子７７，７８，７９より制御
信号が供給される。ナンド回路７４，７５，７６の出力
は対応するアンド回路、つまりナンド回路７４の出力は
アンド回路６７，７１に供給され、ナンド回路７５の出
力はアンド回路６８，７２に供給され、ナンド回路７６
の出力はアンド回路６９，７３に供給される。更に端子
３３，３４，３５のクロックは遅延回路８１，８２，８
３をそれぞれ通じてアンド回路の対応するものに供給さ
れる。つまりクロック３３の出力はアンド回路６７，７
１に供給され、クロック３４はアンド回路６８，７２に
供給され、端子３５のクロックはアンド回路６９，７３
に供給される。つまりクロック列Ａｃと、第１低速クロ
ック列と対応するオア回路５４，５７の各出力との論理
積がアンド回路６７でとられ、クロック列Ａｃと第２低
速クロック列と対応するオア回路５５，５８の各出力と
の論理積がアンド回路７１でとられる。他のアンド回路
６８，７２，６９，７３についてもそれぞれクロック列
Ｂｃ，Ｃｃについて同様のことがなされると言える。The positive polarity outputs of the polarity inversion control circuits 61, 62 and 63 are supplied to the AND circuits 67, 68 and 69, and the opposite polarity outputs are supplied to the AND circuits 71, 72 and 73. The outputs of the OR circuits 57, 58, 59 are the NAND circuits 74, 75,
76 is supplied to one input side of these NAND circuits 7
Control signals are supplied to 4, 75 and 76 from control terminals 77, 78 and 79. The outputs of the NAND circuits 74, 75, 76 are supplied to the corresponding AND circuits, that is, the outputs of the NAND circuit 74 are supplied to the AND circuits 67, 71, the outputs of the NAND circuit 75 are supplied to the AND circuits 68, 72, and the NAND circuit 76.
Is supplied to AND circuits 69 and 73. Further, the clocks at the terminals 33, 34 and 35 are delay circuits 81, 82 and 8
3 to the corresponding ones of the AND circuits. That is, the output of the clock 33 is the AND circuits 67, 7
1 and the clock 34 is supplied to AND circuits 68 and 72, and the clock of the terminal 35 is AND circuits 69 and 73.
Is supplied to. That is, the AND circuit 67 calculates the logical product of the clock train Ac and the outputs of the OR circuits 54 and 57 corresponding to the first low-speed clock train, and the OR circuit 55 corresponding to the clock train Ac and the second low-speed clock train. An AND circuit 71 obtains a logical product of each output of 58. It can be said that the same applies to the other AND circuits 68, 72, 69, 73 for the clock trains Bc, Cc, respectively.

アンド回路６７，６８，６９の出力は遅延回路８４，８
５，８６をそれぞれ通じてオア回路８７に供給され、ア
ンド回路７１，７２，７３の各出力は遅延回路８８，８
９，９１をそれぞれ通じてオア回路９２に供給される。
オア回路８７，および９２の各出力はセットリセット形
フリップフロップ９３のセット端子Ｓおよびリセット端
子Ｒにそれぞれ供給され、フリップフロップ９３の出力
は生成波形出力端子９４に供給される。The outputs of the AND circuits 67, 68, 69 are delay circuits 84, 8
5, 86 are supplied to the OR circuit 87, and the outputs of the AND circuits 71, 72, 73 are delayed by the delay circuits 88, 8 respectively.
It is supplied to the OR circuit 92 through 9 and 91 respectively.
The outputs of the OR circuits 87 and 92 are supplied to the set terminal S and the reset terminal R of the set-reset flip-flop 93, respectively, and the output of the flip-flop 93 is supplied to the generated waveform output terminal 94.

この第１図の構成において例えば端子１１より第２図に
示すように論理データＬＤが入力され、端子１７には論
理データＩＤが入力され、更にクロック端子１５にはク
ロックＭｃが入力され、端子３３，３４，３５にはクロ
ック列Ａｃ，Ｂｃ，Ｃｃが入力される。クロックＭｃに
対し、クロック列Ａｃは僅か位相が遅れており、クロッ
ク列Ｂｃ，Ｃｃは１つおきに１タイムスロット内におい
て位相が異なったものと位相が一致したものとが交互に
生じる。In the configuration of FIG. 1, for example, the logical data LD is input from the terminal 11 as shown in FIG. 2, the logical data ID is input to the terminal 17, the clock Mc is input to the clock terminal 15, and the terminal 33. , 34, 35 are input with clock trains Ac, Bc, Cc. The clock train Ac has a slight phase delay with respect to the clock Mc, and every other clock train Bc, Cc alternates in phase and in phase in one time slot.

このような論理データおよびクロックが入力されたとす
ると、クロック分割回路３６においてはクロック列Ａｃ
が１クロックずれて、２クロック周期を周期とし１クロ
ック周期の幅を持つ第１，第２低速クロック列Ａ１，Ａ
２に分割される。同様にしてクロック列Ｂｃは分割回路
３７により第１，第２低速クロック列Ｂ１，Ｂ２に分割
され、更にクロック列Ｃｃはクロック分割回路３８によ
って第１，第２低速クロック列Ｃ１，Ｃ２に分割され
る。If such logical data and a clock are input, the clock train Ac in the clock division circuit 36.
Is shifted by one clock and has a width of one clock cycle with a cycle of two clock cycles, the first and second low-speed clock trains A 1 , A
It is divided into two . Similarly, the clock train Bc is divided by the dividing circuit 37 into the first and second low speed clock trains B 1 and B 2 , and the clock train Cc is further divided by the clock dividing circuit 38 into the first and second low speed clock trains C 1 and C 2. It is divided into two .

端子１１の入力論理データＬＤはクロックＭｃの１つお
きのものによりサンプリングされ、第２図に示すように
２タイムスロット継続するデータＤ１と、これに対して
１タイムスロット位相がずれたデータＤ２とがフリップ
フロップ１３，１４からそれぞれ得られる。この分割さ
れたデータＤ１，Ｄ２は分割された第１，第２低速クロ
ック列Ａ１，Ａ２との論理積がそれぞれアンド回路４
１，４４によってとられ、更にその出力はオア回路５４
で時間的に多重化され、第２図に示すように出力Ｌａが
得られる。同様にしてデータＤ１，Ｄ２と分割された第
１，第２低速クロック列Ｂ１，Ｂ２との論理積の出力を
時間的に多重化した出力Ｌｂがオア回路５５から得ら
れ、データＤ１，Ｄ２と分割された第１，第２低速クロ
ック列Ｃ１，Ｃ２との論理積の論理和をとった出力Ｌｃ
が論理和回路５６から得られる。The input logic data LD of the terminal 11 is sampled by every other clock Mc, and as shown in FIG. 2, data D 1 which continues for 2 time slots and data D 1 whose phase is shifted by 1 time slot. 2 and 2 are obtained from the flip-flops 13 and 14, respectively. The logical products of the divided data D 1 and D 2 and the divided first and second low speed clock trains A 1 and A 2 are AND circuits 4, respectively.
1, 44, the output of which is the OR circuit 54.
Are time-multiplexed to obtain an output L a as shown in FIG. Similarly, an output L b obtained by temporally multiplexing the output of the logical product of the data D 1 and D 2 and the divided first and second low-speed clock trains B 1 and B 2 is obtained from the OR circuit 55, An output L c that is the logical sum of the logical product of the data D 1 and D 2 and the divided first and second low-speed clock trains C 1 and C 2.
Is obtained from the logical sum circuit 56.

端子１７よりの禁止用論理データＩＤはクロックＭｃの
１つおきによってサンプリングされてそれぞれフリップ
フロップ２１，２２よりｉ１，ｉ２として出力される。
この分割された論理データｉ１，ｉ２と分割された第
１，第２低速クロックＡ１，Ａ２とのそれぞれの論理積
がアンド回路４７，５１でとられ、更にその出力はオア
回路５７で時間的に多重化されてデータｉａとなる。ま
た同様にして分割されたデータｉ１，ｉ２と分割された
第１，第２低速クロックＢ１，Ｂ２との論理積がとら
れ、その論理和が論理和回路５８から出力ｉｂとして出
力される。更にデータｉ１，ｉ２と分割された第１，第
２低速クロックＣ１，Ｃ２との論理積を論理和した出力
が論理和回路５９よりｉｃとして得られる。The prohibiting logic data ID from the terminal 17 is sampled at every other clock Mc and output as i 1 and i 2 from the flip-flops 21 and 22, respectively.
The logical products of the divided logical data i 1 and i 2 and the divided first and second low-speed clocks A 1 and A 2 are obtained by AND circuits 47 and 51, and the output thereof is the OR circuit 57. Is temporally multiplexed to form data i a . Similarly, a logical product of the divided data i 1 and i 2 and the divided first and second low speed clocks B 1 and B 2 is obtained, and the logical sum thereof is output from the logical sum circuit 58 as an output i b. Is output. Further, the logical sum of the logical products of the data i 1 and i 2 and the divided first and second low speed clocks C 1 and C 2 is obtained from the logical sum circuit 59 as i c .

この第２図の例ではタイムスロットごとにＥＸＯＲ，Ｎ
ＲＺ，ＥＸＯＲ，ＮＲＺ波形をそれぞれ出力する場合
で、制御端子７７，７９に対しては論理１が与えられ、
端子７８には論理０が与えられる。従ってナンド回路７
４，７６の出力はオア回路５７，５９の出力がそれぞれ
反転されて出力され、オア回路５７，５９の出力が
“１”のとき、アンド回路６７，７１，６９，７３がそ
れぞれれ禁止され、出力は“０”となり、一方、ナンド
回路７５の出力は常に論理１のまゝである。またアンド
回路６７，６８，６９，７１，７２，７３には選択端子
９５乃至１００が接続され、これに対し選択信号が論理
１として与えられている。このため、アンド回路６７，
７１の出力は第２図に示すＡｓ，Ａｒとなり、アンド回
路６８，７２の出力は出力Ｂｓ，Ｂｒとなり、アンド回
路６９，７３の出力はＣｓ，Ｃｒとなる。従ってオア回
路８７および９２の各出力はＳ，Ｒとなり、フリップフ
ロップ９３の出力はＤ０となり、所望の波形、つまりＥ
ＸＯＲ，ＮＲＺ，ＥＸＯＲ，ＮＲＺを交互に繰り返すモ
ードが得られる。このように禁止用論理データが“１”
のとき、アンド回路６７，７１，６９，７３に対するク
ロックが禁止され、ＮＲＺ波形が得られ、しかもクロッ
ク列Ａｃ，Ｂｃ，Ｃｃは除去されることなく、空間時分
割されるため正しく動作する。In the example of FIG. 2, EXOR, N is set for each time slot.
When outputting RZ, EXOR, and NRZ waveforms, respectively, a logical 1 is given to the control terminals 77 and 79,
A logic 0 is applied to terminal 78. Therefore, NAND circuit 7
The outputs of the OR circuits 57 and 59 are inverted from the outputs of the OR circuits 57 and 59, and when the outputs of the OR circuits 57 and 59 are "1", the AND circuits 67, 71, 69 and 73 are prohibited, respectively. The output is "0", while the output of the NAND circuit 75 is always at logic "1". Select terminals 95 to 100 are connected to the AND circuits 67, 68, 69, 71, 72 and 73, to which a select signal is given as logic 1. Therefore, the AND circuit 67,
The output of 71 is A s shown in FIG. 2, A r, and the output of the AND circuit 68 and 72 output B s, B r and the output of the AND circuit 69, 73 becomes C s, C r. Therefore, the outputs of the OR circuits 87 and 92 are S and R, the output of the flip-flop 93 is D 0 , and the desired waveform, that is, E
A mode in which XOR, NRZ, EXOR, and NRZ are alternately repeated is obtained. In this way, the prohibition logical data is "1"
At this time, the clocks to the AND circuits 67, 71, 69, 73 are prohibited, the NRZ waveform is obtained, and the clock trains Ac, Bc, Cc are not removed but are spatially time-divided, so that they operate correctly.

第３図にクロック入力が２種類の場合の例を第１図と対
応する部分に同一符号を付けて示し説明は省略する。な
お、端子９５〜１００は前記公開公報の第４図、第７図
中の端子４２６〜４３１と対応し、また端子６４〜６６
は同公報中の端子４２２と対応し、同公報の第６図に示
すように各端子を制御することにより各種の波形を発生
することができる。In FIG. 3, an example in the case of two types of clock inputs is given to the portion corresponding to FIG. The terminals 95 to 100 correspond to the terminals 426 to 431 in FIGS. 4 and 7 of the above-mentioned publication, and the terminals 64 to 66.
Corresponds to the terminal 422 in the publication, and various waveforms can be generated by controlling each terminal as shown in FIG. 6 of the publication.

「発明の効果」 以上述べたように、この発明による論理波形生成装置に
よれば各種の論理波形を実時間で切り換えて発生するこ
とができ、しかもインターリブ方式としているため高速
度に波形を生成することができる。かつ、端子１７に与
える禁止用論理データを選択することによって各種の論
理データを実時間で切り換えて出力することが可能であ
る。[Advantages of the Invention] As described above, according to the logic waveform generation device of the present invention, various logic waveforms can be switched and generated in real time, and since the inter-lib system is used, waveforms are generated at high speed. can do. Moreover, it is possible to switch and output various kinds of logic data in real time by selecting the prohibition logic data given to the terminal 17.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明による論理波形生成装置の一例を示す
論理回路図、第２図はその動作の一例を示すタイムチャ
ート、第３図はこの発明の論理波形生成装置の他の例を
示す論理回路図である。 １１，１７：論理データ入力端子、１２，１８：データ
分割回路、１５，３３，３４，３５：クロック入力端
子、１６，３６，３７，３８：クロック分割回路、５４
乃至５９：多重化回路としての論理和回路。FIG. 1 is a logic circuit diagram showing an example of a logic waveform generating device according to the present invention, FIG. 2 is a time chart showing an example of its operation, and FIG. 3 is a logic showing another example of the logic waveform generating device of the present invention. It is a circuit diagram. 11, 17: Logical data input terminal, 12, 18: Data division circuit, 15, 33, 34, 35: Clock input terminal, 16, 36, 37, 38: Clock division circuit, 54
To 59: OR circuits as multiplexing circuits.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】論理データ入力端子よりの入力論理データ
を１タイムスロットずつ位相の異なるｎ個の空間に分割
し、かつｎタイムスロットの有効期間を持つデータに変
換する第１データ分割回路と、 禁止用論理データ入力端子より入力された禁止用論理デ
ータをそれぞれ１タイムスロットずつ位相の異なるｎ個
の空間に分割し、かつｎタイムスロットの有効期間を有
するデータに変換する第２データ分割回路と、 複数のクロック列の各クロック列について、その１つの
クロックで立上り、次のクロックで立下り、周期をその
クロック列のクロック周期のｎ周期分とした低速クロッ
ク列で、順次１クロックずつ位相がずれたｎ個の低速ク
ロック列に空間分割するクロック分割回路と、 上記空間分割された第１入力論理データと、上記空間分
割された低速クロックの対応するものとの論理積を、上
記複数のクロック列についてそれぞれとる複数の第１論
理回路と、 上記空間分割された禁止用論理データと上記空間分割さ
れた低速クロック列の対応するものとの論理積を、上記
複数のクロック列についてそれぞれとる複数の第２論理
回路と、 上記第１論理回路の出力信号を、上記複数のクロック列
の各クロック列対応に時間的に多重化する複数の第１多
重化回路と、 上記第２論理回路の出力信号を、上記複数のクロック列
の各クロック列対応に時間的に多重化する複数の第２多
重化回路と、 上記第１多重化回路の出力と、第２多重化回路の出力と
上記複数のクロック列との論理積をその各クロック列対
応にそれぞれとる論理積手段とを具備する論理波形生成
装置。1. A first data division circuit for dividing input logical data from a logical data input terminal into n spaces each having a different phase by one time slot and converting the data into data having an effective period of n time slots. A second data division circuit for dividing the prohibition logic data inputted from the prohibition logic data input terminal into n spaces each having a phase difference of one time slot and converting the data into data having an effective period of n time slots; , A low-speed clock train in which each clock train of a plurality of clock trains rises at one clock thereof and falls at the next clock, and the cycle is set to n cycles of the clock cycle of the clock train, and the phase is sequentially increased by one clock at a time. A clock division circuit for performing space division into shifted n low-speed clock trains, the space-divided first input logical data, and the space division Of a plurality of low-speed clocks and a corresponding one of the plurality of clock trains, the plurality of first logic circuits, the space-divided prohibition logic data, and the space-divided low-speed clock trains. Output signals of the first logic circuit and the plurality of second logic circuits that respectively take the logical product of the above-mentioned clock sequences with respect to the plurality of clock sequences. A plurality of first multiplex circuits, a plurality of second multiplex circuits that temporally multiplex the output signals of the second logic circuit in correspondence with the clock strings of the plurality of clock strings, and the first multiplex circuit. A logical waveform generating device comprising: a logical product of the output of the digitizing circuit, the logical product of the output of the second multiplexing circuit and the plurality of clock trains corresponding to each clock train.
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DE602004010136T2 (en) * 2003-05-15 2008-09-11 Advantest Corp. TEST DEVICE WITH A WAVEFORM FORMATTING DEVICE

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