JPH04354418A - Pulse width modulation circuit - Google Patents
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Landscapes
- Led Devices (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、パルス幅変調回路に係
り、特に回路素子を高速化することなく多ビット入力デ
ータに対応することができる新規なパルス幅変調回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation circuit, and more particularly to a novel pulse width modulation circuit that can handle multi-bit input data without increasing the speed of circuit elements.
【０００２】0002
【従来の技術】一般に、パルス幅変調回路は、通信系の
分野や電動機の速度制御など電力制御系において、種々
使用されている。ところで、多くの発光ダイオード（以
下ＬＥＤと称す）を高密度に集積して文字や画像等を記
録する装置としてＬＥＤアレイが実用化されている。各
ＬＥＤは、１画素を形成するが、その特性は必ずしも均
一ではなく、製造工程上の理由より±３０％程度の光量
のバラツキが生ずる。そのため、従来のＬＥＤアレイの
駆動装置にあっては、特開平２−４５４７号公報にも開
示されているように、各ＬＥＤごとの光量バラツキ補正
データを記憶した補正ＲＯＭを設けておき、このＲＯＭ
から画信号の各画素に対応した補正データを読み出し、
この補正データに基づいてチョッパ発生回路にてチョッ
パ信号を発生させてドライバを駆動させていた。2. Description of the Related Art Generally, pulse width modulation circuits are used in various fields such as communication systems and power control systems such as motor speed control. By the way, LED arrays have been put into practical use as devices for recording characters, images, etc. by integrating many light emitting diodes (hereinafter referred to as LEDs) at high density. Each LED forms one pixel, but its characteristics are not necessarily uniform, and due to manufacturing process reasons, the amount of light varies by about ±30%. Therefore, in a conventional LED array driving device, as disclosed in Japanese Patent Application Laid-Open No. 2-4547, a correction ROM is provided that stores light intensity variation correction data for each LED.
Reads the correction data corresponding to each pixel of the image signal from
Based on this correction data, a chopper generation circuit generates a chopper signal to drive the driver.
【０００３】0003
【発明が解決しようとする課題】ところで、上記したよ
うな駆動装置においては、ＬＥＤアレイを構成する個々
のＬＥＤに対してはチョッパ発生回路が必要であるばか
りか、このチョッパ発生回路は、コンパレータやカウン
タ、フリップフロップ回路等よりなる複雑な回路構成と
なり、消費電力も大きいという問題点があった。そこで
、本出願人は、上記問題点を解決するために、パルス幅
変調手段を用いて構造が簡単で消費電力の少ないＬＥＤ
アレイ駆動装置を先の出願（特願平２−３３６１２２）
にて開示した。具体的には、図７に示すようにこの駆動
装置は、各発光素子に対して１つの基本処理ユニット２
を有しており、この前段にはデータ画信号を時系列的に
順次シフトするシフトレジスタ４が設けられている。６
は発光素子アレイ、８はクロックをカウントするカウン
タである。この基本処理ユニット２は、ラッチ回路１０
、コンパレータ１２、フリップフロップ回路１４、上記
アレイ６内の１つの発光素子を駆動するドライバ１６に
より構成されている。図中ラインクロックは、１ライン
分の画信号を取り込む期間、すなわち１ライン駆動期間
毎に作動するラッチ用クロックである。[Problems to be Solved by the Invention] Incidentally, in the above-mentioned driving device, not only is a chopper generating circuit required for each individual LED constituting the LED array, but this chopper generating circuit also requires a comparator or a This has the problem of a complicated circuit configuration consisting of counters, flip-flop circuits, etc., and high power consumption. Therefore, in order to solve the above problems, the present applicant has developed an LED with a simple structure and low power consumption by using pulse width modulation means.
Earlier application for array drive device (patent application 2-336122)
It was disclosed at. Specifically, as shown in FIG. 7, this driving device includes one basic processing unit 2 for each light emitting element.
A shift register 4 for sequentially shifting data image signals in time series is provided at the preceding stage. 6
8 is a light emitting element array, and 8 is a counter for counting clocks. This basic processing unit 2 includes a latch circuit 10
, a comparator 12, a flip-flop circuit 14, and a driver 16 for driving one light emitting element in the array 6. The line clock in the figure is a latch clock that operates every period for capturing one line of image signals, that is, every one line driving period.
【０００４】ここで、１画素当たりｎビットの画信号デ
ータは、シフトレジスタ４に順次印加され、この入力デ
ータはシフトレジスタ内を順次シフトされて、１ライン
分のデータがシフトレジスタ４内に取り込まれた時点で
、基本処理ユニット２内のラッチ回路１０により上記画
信号は保持される。そして、この保持信号は、次の１ラ
イン後までコンパレータ１２へ入力される。一方、クロ
ック信号はカウンタ８にてカウントされ、その出力がコ
ンパレータ１２へ入力される。このコンパレータ１２は
、ラッチ回路１０からの出力とカウンタ８からの出力を
監視しており、両者が一致した時点で一致パルスをフリ
ップフロップ回路１４へ送出し、この出力によりドライ
バ１６を駆動している。Here, image signal data of n bits per pixel is sequentially applied to the shift register 4, this input data is sequentially shifted within the shift register, and data for one line is taken into the shift register 4. At the time when the image signal is stored, the latch circuit 10 in the basic processing unit 2 holds the image signal. This holding signal is then input to the comparator 12 until after the next line. On the other hand, the clock signal is counted by a counter 8 and its output is input to a comparator 12. This comparator 12 monitors the output from the latch circuit 10 and the output from the counter 8, and when they match, sends a matching pulse to the flip-flop circuit 14, and drives the driver 16 with this output. .
【０００５】この駆動装置は、上述のように光素子アレ
イの各素子に対応するパルス幅決定手段をラッチ回路、
コンパレータ及びフリップフロップ回路によって構成し
、コンパレータの比較基準信号を作るカウンタは、上記
光素子全てに対して共通となっている。この構成により
、パルスの立上がりは上記光素子全て同時とし、立下が
り部分を上記コンパレータ出力により個々に決定するよ
うにしたものである。しかしながら、この装置例にあっ
ては、入力データに対応したパルス幅変調を行なう方法
として、単一のクロック信号から発生したカウンタ信号
と入力データとを比較して一致したときにパルスの発生
を停止するようにしていた。このため、この装置例にあ
ては、入力データの周波数が高くなって高速化に対応さ
せるには、入力データのビット数に比例してクロック周
波数を高くし、且つカウンタ及び比較回路を高速で動作
させなければならない。そのため、同一時間内で多ビッ
ト入力データ化するためには回路素子の高速化が課題と
なり、コスト、消費電力及び発熱などのため、高集積化
が困難となってくる。本発明は、以上のような問題点に
着目し、これを有効に解決すべく創案されたものである
。本発明の目的は、複数のクロックによりカウンタ及び
一致回路の動作速度を低速化することができるパルス幅
変調回路を提供することにある。[0005] As described above, this driving device includes a latch circuit, a pulse width determining means corresponding to each element of the optical element array, and a latch circuit.
The counter, which is composed of a comparator and a flip-flop circuit and generates a comparison reference signal for the comparator, is common to all of the above-mentioned optical elements. With this configuration, the rising edge of the pulse is made simultaneous for all of the optical elements, and the falling edge of the pulse is individually determined by the output of the comparator. However, in this device example, the method of performing pulse width modulation corresponding to input data is to compare the counter signal generated from a single clock signal with the input data and stop generating pulses when they match. I was trying to do that. Therefore, in this device example, in order to cope with higher speeds due to the higher frequency of input data, the clock frequency must be increased in proportion to the number of bits of input data, and the counter and comparison circuit must be operated at high speed. I have to let it happen. Therefore, in order to convert multi-bit input data in the same amount of time, it is necessary to increase the speed of circuit elements, and high integration becomes difficult due to cost, power consumption, heat generation, etc. The present invention has focused on the above-mentioned problems and has been devised to effectively solve them. An object of the present invention is to provide a pulse width modulation circuit that can reduce the operating speed of a counter and a matching circuit by using a plurality of clocks.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記問題点を
解決するために、入力データをパルス幅変調するパルス
幅変調回路において、複数のクロック信号から１つのク
ロック信号を選択するクロック選択手段と、前記入力デ
ータとカウンタ信号を比較してこれらが一致した時に一
致パルスを発生する比較手段と、前記一致パルスと前記
選択されたクロック信号とに基づいてパルスの発生を停
止するパルス発生停止手段とを備え、前記入力データに
対応して発生するパルス幅を制御するように構成したも
のである。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention provides clock selection means for selecting one clock signal from a plurality of clock signals in a pulse width modulation circuit that pulse width modulates input data. a comparison means for comparing the input data and a counter signal and generating a coincidence pulse when they match; and a pulse generation stop means for stopping the generation of pulses based on the coincidence pulse and the selected clock signal. and is configured to control the pulse width generated in response to the input data.
【０００７】[0007]
【作用】本発明は、以上のように構成したので、クロッ
ク選択手段により、複数のクロック信号から１つのクロ
ック信号を選択し、一方、入力データとカウンタ信号と
が一致した時に比較手段は一致パルスを出力する。そし
て、この一致パルスと上記選択されたクロック信号に基
づいてパルス発生手段は、ドライバを駆動するパルスの
発生を停止する。[Operation] Since the present invention is configured as described above, the clock selection means selects one clock signal from a plurality of clock signals, and when the input data and the counter signal match, the comparison means generates a match pulse. Output. Then, based on this matching pulse and the selected clock signal, the pulse generating means stops generating pulses for driving the driver.
【０００８】[0008]
【実施例】以下に、本発明に係るパルス幅変調回路の一
実施例を添付図面に基づいて詳述する。本実施例におい
ては、本発明に係るパルス幅変調回路を光素子アレイ駆
動装置へ適用した場合について述べる。具体的には、図
１に示す本発明に係るパルス幅変調回路は、図７に示す
装置例の１点鎖線Ａに示す部分に適用される。また、本
実施例においては、４種類（４相）のクロック信号を用
いた場合について説明する。図１に示すように、このパ
ルス幅変調回路は、複数のクロック信号から１つのクロ
ック信号を選択するクロック選択手段としてのセレクタ
２０、入力データとカウンタ信号とを比較してこれらが
一致した時に一致パルスを発生する比較手段としての第
１一致回路２２及び第２一致回路２４、この一致パルス
と上記選択されたクロック信号とに基づいてパルスの発
生を停止するパルス発生停止手段としてのフリップフロ
ップ回路２６とにより主に構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the pulse width modulation circuit according to the present invention will be described below in detail with reference to the accompanying drawings. In this embodiment, a case will be described in which a pulse width modulation circuit according to the present invention is applied to an optical element array driving device. Specifically, the pulse width modulation circuit according to the present invention shown in FIG. 1 is applied to the portion shown by the dashed-dotted line A of the device example shown in FIG. Further, in this embodiment, a case will be described in which four types (four phases) of clock signals are used. As shown in FIG. 1, this pulse width modulation circuit includes a selector 20 as a clock selection means for selecting one clock signal from a plurality of clock signals, a selector 20 as a clock selection means that selects one clock signal from a plurality of clock signals, and a clock signal that compares input data and a counter signal. A first matching circuit 22 and a second matching circuit 24 as comparison means for generating pulses, and a flip-flop circuit 26 as pulse generation stopping means for stopping pulse generation based on the matching pulse and the selected clock signal. It is mainly composed of.
【０００９】上記セレクタ２０は、図５に示す４つのク
ロック信号ＣＬＫＡ〜Ｄから１つのクロック信号を選択
するものであり、選択されたクロック信号は上記フリッ
プフロップ回路２６のＴ端子へ入力される。上記各クロ
ック信号ＣＬＫＡ〜Ｄは、それぞれ１／２パルス幅ずつ
順次遅延されている。具体的には、上記セレクタ２０は
、図２に示すように各クロック信号ＣＬＫＡ〜Ｄとデー
タ信号の下位２ビットデータＤＩＮ０、ＤＩＮ１等との
ナンドをとるＮＡＮＤ回路２１と、これからの出力に対
して更にナンドをとるＮＡＮＤ回路２３とにより主に構
成されている。また、ラッチ回路１０（図７参照）から
の、例えば８ビットのデータＤＩＮ０〜７の内、最下位
ビット（ＬＳＢ）ＤＩＮ０とその上位のビットデータＤ
ＩＮ１、すなわち下位２ビットは上記セレクタ２０へ入
力され、これに基づいて上記セレクタ２０は１つのクロ
ック信号を選択する。The selector 20 selects one clock signal from the four clock signals CLKA to D shown in FIG. 5, and the selected clock signal is input to the T terminal of the flip-flop circuit 26. Each of the clock signals CLKA to D is sequentially delayed by 1/2 pulse width. Specifically, as shown in FIG. 2, the selector 20 includes a NAND circuit 21 that NANDs each of the clock signals CLKA to D and the lower two bits of data DIN0, DIN1, etc. of the data signal, and a Furthermore, it is mainly constituted by a NAND circuit 23 which takes a NAND. Furthermore, among the 8-bit data DIN0 to DIN7 from the latch circuit 10 (see FIG. 7), the least significant bit (LSB) DIN0 and its upper bit data D
IN1, ie, the lower two bits, is input to the selector 20, and based on this, the selector 20 selects one clock signal.
【００１０】また、最上位ビット（ＭＳＢ）ＤＩＮ７を
含む上位６ビットデータＤＩＮ２〜７は、上記第１及び
第２一致回路２２、２４へ入力される。そして、カウン
タ信号ＣＮＴＡ０〜５は、図６に示すように、クロック
信号ＣＬＫＡを基にして、これを順次１／２分周して作
ったものであり、上記第１一致回路２２へ入力される。
また、カウンタ信号ＣＮＴＢ０〜５は、図６に示すよう
に、クロック信号ＣＬＫＣを基にして、これを順次１／
２分周して作ったものであり、上記第２一致回路２４へ
入力される。上記第１一致回路２２及び第２一致回路２
４は、それぞれ図３及び図４に示すように構成されてい
る。すなわち、第１一致回路２２は、データＤＩＮ２〜
７とこれに対応するカウンタ信号ＣＮＴＡ０〜５との排
他的論理和をとるＸＯＲ回路４０と、この出力のノアを
とるＮＯＲ回路４２と、最終段のＡＮＤ回路４４とによ
り構成されている。また、第２一致回路２４は、データ
ＤＩＮ２〜７とこれに対応するカウンタ信号ＣＮＴＢ０
〜５との排他的論理和をとるＸＯＲ回路４６と、この出
力のノアをとるＮＯＲ回路４８と、最終段のＡＮＤ回路
５０により構成されている。[0010] Further, the upper six bit data DIN2 to DIN7 including the most significant bit (MSB) DIN7 are input to the first and second matching circuits 22 and 24. The counter signals CNTA0 to CNTA5, as shown in FIG. . Further, as shown in FIG. 6, the counter signals CNTB0 to CNTB5 are sequentially 1/1/1 based on the clock signal CLKC.
It is created by dividing the frequency by two, and is input to the second matching circuit 24. The first matching circuit 22 and the second matching circuit 2
4 are constructed as shown in FIGS. 3 and 4, respectively. That is, the first matching circuit 22 receives the data DIN2~
7 and the corresponding counter signals CNTA0 to CNTA5, an XOR circuit 40 which takes an exclusive OR of this output, a NOR circuit 42 which takes a NOR of this output, and an AND circuit 44 at the final stage. Further, the second coincidence circuit 24 outputs the data DIN2 to DIN7 and the corresponding counter signal CNTB0.
.about.5, a NOR circuit 48 that performs a NOR on this output, and an AND circuit 50 at the final stage.
【００１１】上記第１一致回路２２の出力ＥＱ１は、Ｎ
ＡＮＤ回路３０へ入力され、この出力は上記データＤＩ
Ｎ１をＮＯＴ回路３２にて反転した信号とナンドがとら
れる。また、上記第２一致回路２４の出力ＥＱ２は、Ｎ
ＡＮＤ回路３４へ入力され、この出力は上記データＤＩ
Ｎ１とナンドがとられる。そして、上記各ＮＡＮＤ回路
３０、３４の出力は、ＮＡＮＤ回路３６にてナンドがと
られ、その出力ＥＱは、上記フリップフロップ回路２６
のＪ、Ｋ端子へ入力される。そして、このフリップフロ
ップ回路２６の出力は、ＮＯＴ回路３８を介して出力Ｄ
ＯＴとなってドライバ１６（図７参照）へ入力される。The output EQ1 of the first coincidence circuit 22 is N
It is input to the AND circuit 30, and its output is the above data DI.
A signal obtained by inverting N1 at a NOT circuit 32 and a NAND are taken. Further, the output EQ2 of the second matching circuit 24 is N
It is input to the AND circuit 34, and its output is the above data DI.
N1 and Nando are taken. The outputs of the NAND circuits 30 and 34 are NANDed by a NAND circuit 36, and the output EQ is output from the flip-flop circuit 26.
is input to the J and K terminals of the Then, the output of this flip-flop circuit 26 is outputted via a NOT circuit 38 as an output D.
The signal becomes OT and is input to the driver 16 (see FIG. 7).
【００１２】次に、以上のように構成された本実施例の
動作について説明する。まず、図２に示す構成によりセ
レクタ２０へ入力された、４つのクロック信号ＣＬＫＡ
〜Ｄの内から、データの下位２ビットデータＤＩＮ０、
ＤＩＮ１に基づいて１つのクロック信号が選択される。
一方、第１一致回路２２においては、図３に示す回路に
より、上記６ビットのビットデータＤＩＮ２〜７と、カ
ウンタ信号ＣＮＴＡ０〜５とが比較され、これらが一致
したときのみ出力ＥＱ１のパルスがハイレベルとなる。
すなわち、一致する期間（一致するパルス幅）は、各カ
ウンタ信号ＣＮＴＡの中でパルス幅の最も短い信号、す
なわちカウンタ信号ＣＮＴＡ０のパルス幅だけハイレベ
ルとなる。同様に、第２一致回路２４においては、図４
に示す回路により、上位６ビットのビットデータＤＩＮ
２〜７と、カウンタ信号ＣＮＴＢ０〜５とが比較され、
これらが一致したときのみ出力ＥＱ２のパルスがハイレ
ベルとなる。Next, the operation of this embodiment configured as above will be explained. First, four clock signals CLKA are input to the selector 20 with the configuration shown in FIG.
~D, the lower 2 bits of data DIN0,
One clock signal is selected based on DIN1. On the other hand, in the first matching circuit 22, the circuit shown in FIG. level. That is, during the matching period (matching pulse width), the signal with the shortest pulse width among the counter signals CNTA, that is, the pulse width of the counter signal CNTA0 is at a high level. Similarly, in the second matching circuit 24, as shown in FIG.
By the circuit shown in the figure, the upper 6 bits of bit data DIN
2 to 7 and counter signals CNTB0 to 5 are compared,
Only when these match, the pulse of the output EQ2 becomes high level.
【００１３】この場合、上記したと同様に、各カウンタ
信号ＣＮＴＢの中でパルス幅の最も短い信号、すなわち
カウンタ信号ＣＮＴＢ０のパルス幅だけハイレベルとな
る。そして、この出力ＥＱ１、ＥＱ２は、ＮＡＮＤ回路
３０、３４、３６によりビットデータＤＩＮ１により選
択され出力ＥＱとなり、フリップフロップ回路２６へ入
力される。この時、ビットデータＤＩＮ１がローのとき
は出力ＥＱ１が選択され、ハイのときは出力ＥＱ２が選
択される。そして、フリップフロップ回路２６において
は、一致出力ＥＱがハイレベルの期間のみ、端子Ｔへ入
力されるクロック信号に基づいて出力ＤＯＴが反転する
ことになる。この反転するタイミングは、先にセレクタ
２０により選択されたクロック信号ＣＬＫＡ〜Ｄの中の
１つで決定される。従って、図５に示すように、２つの
ビットデータＤＩＮ０、ＤＩＮ１によって選択される４
つのタイミングでパルス幅を決定することが可能となる
。In this case, as described above, only the signal with the shortest pulse width among the counter signals CNTB, that is, the pulse width of the counter signal CNTB0 becomes high level. Then, these outputs EQ1 and EQ2 are selected by the bit data DIN1 by the NAND circuits 30, 34, and 36 and become the output EQ, which is input to the flip-flop circuit 26. At this time, when the bit data DIN1 is low, the output EQ1 is selected, and when the bit data DIN1 is high, the output EQ2 is selected. In the flip-flop circuit 26, the output DOT is inverted based on the clock signal input to the terminal T only during the period when the coincidence output EQ is at a high level. The timing of this inversion is determined by one of the clock signals CLKA to D previously selected by the selector 20. Therefore, as shown in FIG. 5, the 4 bits selected by the two bit data DIN0 and DIN1
It becomes possible to determine the pulse width at one timing.
【００１４】また、出力パルスのスタートは、フリップ
フロップ回路２６へ入力されているパルス信号ＣＬＲに
より、常に同一時間、すなわちクロック信号ＣＬＫＡと
カウンタ信号ＣＮＴＡ０のスタート時点となる。このよ
うに、図５における出力ＤＯＴとクロック信号ＣＬＫＡ
〜Ｄとを比較すれば明らかなように、クロック周波数を
４倍した場合と同様なパルス幅変調を行なうことが可能
となる。このことは、動作速度を同じとしたならば、４
倍の周波数のデータに対応することができることを意味
する。本実施例においては、４相のクロック信号を用い
た場合について説明したが、それ以下、或いはそれ以上
の他の複数のクロック信号を用いるようにしてもよく、
回路の動作速度限界や電力等により適切な数を選択する
。また、本実施例においては、本発明を光素子アレイ駆
動装置へ適用した場合について説明したが、これに限定
されず、例えば他の電力制御回路ならばどのような回路
にも適用し得るのは勿論である。Furthermore, the start of the output pulse is always at the same time, that is, the start time of the clock signal CLKA and the counter signal CNTA0, depending on the pulse signal CLR input to the flip-flop circuit 26. In this way, the output DOT and clock signal CLKA in FIG.
As is clear from the comparison between . This means that if the operating speed is the same, then 4
This means that it can handle data at twice the frequency. In this embodiment, a case has been described in which a four-phase clock signal is used, but other plurality of clock signals less than or more than that may be used.
Select an appropriate number depending on the operating speed limit of the circuit, power, etc. Further, in this embodiment, the case where the present invention is applied to an optical element array driving device has been described, but the present invention is not limited to this, and can be applied to any other power control circuit, for example. Of course.
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば、
次のような優れた作用効果を発揮することができる。ク
ロック周波数を下げることなく低速動作が可能となり、
コスト、消費電力及び発熱量を低減することが可能とな
り、この結果、高集積化が可能となる。また、クロック
周波数を高くすることなく、高速化に対応することが可
能となる。[Effects of the Invention] As explained above, according to the present invention,
It can exhibit the following excellent effects. Low-speed operation is possible without lowering the clock frequency,
It becomes possible to reduce cost, power consumption, and heat generation, and as a result, high integration becomes possible. Furthermore, it is possible to cope with higher speeds without increasing the clock frequency.
【図１】本発明に係るパルス幅変調回路を示す回路図で
ある。FIG. 1 is a circuit diagram showing a pulse width modulation circuit according to the present invention.
【図２】図１中のセレクタを示す回路図である。FIG. 2 is a circuit diagram showing a selector in FIG. 1;
【図３】図１中の第１一致回路を示す回路図である。FIG. 3 is a circuit diagram showing a first matching circuit in FIG. 1;
【図４】図１中の第２一致回路を示す回路図である。FIG. 4 is a circuit diagram showing a second matching circuit in FIG. 1;
【図５】図１中の各部の波形を示す波形図である。FIG. 5 is a waveform diagram showing waveforms at various parts in FIG. 1;
【図６】図１中のカウンタ信号の波形を示す波形図であ
る。FIG. 6 is a waveform diagram showing the waveform of a counter signal in FIG. 1;
【図７】本発明に係るパルス幅変調回路を適用する一例
としての光素子アレイ駆動装置を示す構成図である。FIG. 7 is a configuration diagram showing an optical element array driving device as an example to which the pulse width modulation circuit according to the present invention is applied.
２…基本処理ユニット、４…シフトレジスタ、６…発光
素子アレイ、８…クロック、１０…ラッチ回路、１２…
コンパレータ、１６…ドライバ、２０…セレクタ（クロ
ック選択手段）、２２…第１一致回路（比較手段）、２
４…第２一致回路（比較手段）、２６…フリップフロッ
プ回路（パルス発生停止手段）。2... Basic processing unit, 4... Shift register, 6... Light emitting element array, 8... Clock, 10... Latch circuit, 12...
Comparator, 16... Driver, 20... Selector (clock selection means), 22... First matching circuit (comparison means), 2
4... second coincidence circuit (comparison means), 26... flip-flop circuit (pulse generation stop means).
Claims (1)
調回路において、複数のクロック信号から１つのクロッ
ク信号を選択するクロック選択手段と、前記入力データ
とカウンタ信号を比較してこれらが一致した時に一致パ
ルスを発生する比較手段と、前記一致パルスと前記選択
されたクロック信号とに基づいてパルスの発生を停止す
るパルス発生停止手段とを備え、前記入力データに対応
して発生するパルス幅を制御するように構成したことを
特徴とするパルス幅変調回路。1. A pulse width modulation circuit for pulse width modulating input data, comprising: clock selection means for selecting one clock signal from a plurality of clock signals; and a clock selection means for selecting one clock signal from a plurality of clock signals; and a clock selection means for selecting one clock signal from a plurality of clock signals; Comparing means for generating a matching pulse; and pulse generation stopping means for stopping pulse generation based on the matching pulse and the selected clock signal, and controlling the width of the pulse generated in response to the input data. A pulse width modulation circuit characterized in that it is configured to.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155266A JPH04354418A (en) | 1991-05-31 | 1991-05-31 | Pulse width modulation circuit |
| US07/787,867 US5250939A (en) | 1990-11-30 | 1991-11-05 | Drive apparatus for optical element array |
| EP91119275A EP0487971B1 (en) | 1990-11-30 | 1991-11-12 | Drive apparatus for optical element array |
| DE69121365T DE69121365T2 (en) | 1990-11-30 | 1991-11-12 | Control device for arrangement of optical elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155266A JPH04354418A (en) | 1991-05-31 | 1991-05-31 | Pulse width modulation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354418A true JPH04354418A (en) | 1992-12-08 |
Family
ID=15602156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155266A Pending JPH04354418A (en) | 1990-11-30 | 1991-05-31 | Pulse width modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354418A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012039648A (en) * | 2000-09-19 | 2012-02-23 | Philips Solid-State Lighting Solutions Inc | Universal lighting network methods and systems |
-
1991
- 1991-05-31 JP JP3155266A patent/JPH04354418A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012039648A (en) * | 2000-09-19 | 2012-02-23 | Philips Solid-State Lighting Solutions Inc | Universal lighting network methods and systems |
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