JPH0638667B2 - ゲート制御回路 - Google Patents
ゲート制御回路Info
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- JPH0638667B2 JPH0638667B2 JP60230037A JP23003785A JPH0638667B2 JP H0638667 B2 JPH0638667 B2 JP H0638667B2 JP 60230037 A JP60230037 A JP 60230037A JP 23003785 A JP23003785 A JP 23003785A JP H0638667 B2 JPH0638667 B2 JP H0638667B2
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- Japan
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- 238000005070 sampling Methods 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/793—Processing of colour television signals in connection with recording for controlling the level of the chrominance signal, e.g. by means of automatic chroma control circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 本発明は、デイジタルのデータワードの系列として得ら
れる入力信号を制御するために、入力信号と設定値とが
与えられる調整部材と、ゲーテイング期間における調整
部材の出力信号と所望の値との差に従つて出力信号を生
ずる比較回路と、前記設定値を導き出せるカウンタとを
具え、このカウンタにクロツク信号が与えられ、計数方
向が比較回路の出力信号の符号に従つて制御されるゲー
ト制御回路に関するものである。
れる入力信号を制御するために、入力信号と設定値とが
与えられる調整部材と、ゲーテイング期間における調整
部材の出力信号と所望の値との差に従つて出力信号を生
ずる比較回路と、前記設定値を導き出せるカウンタとを
具え、このカウンタにクロツク信号が与えられ、計数方
向が比較回路の出力信号の符号に従つて制御されるゲー
ト制御回路に関するものである。
このようなゲート制御回路は欧州公開特許願第６９８５
６号に開示されている。このゲート制御回路はFBAS信号
（テレビジヨン信号）の、画像クロミナンス信号と色同
期信号とにより形成れさるクロミナンス信号の振幅を制
御するために用いられる。陰極線管に与えられるクロミ
ナンス情報は輝度信号に対し正しい比率でなければなら
ないし、色同期信号は何時も輝度信号に対し一定の比率
であるから、クロミナンス信号の振幅は色同期信号に依
存して制御されることになる。クロミナンス信号はデイ
ジタル信号として上述した従来技術のゲート制御回路に
与えられる。色同期信号の検出された振幅はホールド回
路に蓄えられ、ホールド回路の出力信号は比較回路に加
えられる。出力にずれが存在する場合は、カウンタの内
容が、比較回路の出力信号の値に独立に、各ゲーテング
期間において一単位だけ増減される。出力のずれ（制御
の狂い）が大きい場合は小さい場合よりも一層ゆつくり
と制御される。蓋し、いずれの場合も計数内容は同じ量
だけ変わるからである。
６号に開示されている。このゲート制御回路はFBAS信号
（テレビジヨン信号）の、画像クロミナンス信号と色同
期信号とにより形成れさるクロミナンス信号の振幅を制
御するために用いられる。陰極線管に与えられるクロミ
ナンス情報は輝度信号に対し正しい比率でなければなら
ないし、色同期信号は何時も輝度信号に対し一定の比率
であるから、クロミナンス信号の振幅は色同期信号に依
存して制御されることになる。クロミナンス信号はデイ
ジタル信号として上述した従来技術のゲート制御回路に
与えられる。色同期信号の検出された振幅はホールド回
路に蓄えられ、ホールド回路の出力信号は比較回路に加
えられる。出力にずれが存在する場合は、カウンタの内
容が、比較回路の出力信号の値に独立に、各ゲーテング
期間において一単位だけ増減される。出力のずれ（制御
の狂い）が大きい場合は小さい場合よりも一層ゆつくり
と制御される。蓋し、いずれの場合も計数内容は同じ量
だけ変わるからである。
本発明の目的は、冒頭に述べたタイプのゲート制御回路
であつて、少しの費用で迅速に制御でき、しかも精度が
高いゲート制御回路を提供するにある。
であつて、少しの費用で迅速に制御でき、しかも精度が
高いゲート制御回路を提供するにある。
この目的を達成するため、本発明はディジタルデータワ
ードの系列として得られる入力信号を制御するために、
入力信号と設定値とが与えられる調整部材と、ゲーティ
ング期間における前記調整部材の出力信号と所望値との
差に従って出力信号を生ずる比較回路と、前記設定値を
導き出すカウンタであって、クロック信号受信用のクロ
ック信号入力端子及び前記比較回路の出力信号の符号に
応じて前記カウンタの計数方向を制御するために前記比
較回路に結合させた計数方向制御入力端子を有している
カウンタと、前記比較回路に結合され、この比較回路の
出力信号が高い値の場合には、前記カウンタの計数速度
が高くなり、前記比較回路の出力信号の値が低い場合に
は、前記カウンタの計数速度が低くなるように前記カウ
ンタの計数速度を制御する手段とを具えていることを特
徴とするゲート制御回路にある。
ードの系列として得られる入力信号を制御するために、
入力信号と設定値とが与えられる調整部材と、ゲーティ
ング期間における前記調整部材の出力信号と所望値との
差に従って出力信号を生ずる比較回路と、前記設定値を
導き出すカウンタであって、クロック信号受信用のクロ
ック信号入力端子及び前記比較回路の出力信号の符号に
応じて前記カウンタの計数方向を制御するために前記比
較回路に結合させた計数方向制御入力端子を有している
カウンタと、前記比較回路に結合され、この比較回路の
出力信号が高い値の場合には、前記カウンタの計数速度
が高くなり、前記比較回路の出力信号の値が低い場合に
は、前記カウンタの計数速度が低くなるように前記カウ
ンタの計数速度を制御する手段とを具えていることを特
徴とするゲート制御回路にある。
ここで云う計数速度とは、比較回路の出力信号の値に依
存して、単位時間当り計数内容が予じめ定めた量だけ増
減することを意味する。計数速度を種々の出力のずれに
合わせることにより、このずれを迅速に制御してこのタ
イプのゲート制御回路を短時間で出力のずれを小さくし
なければならない系に適合させる。
存して、単位時間当り計数内容が予じめ定めた量だけ増
減することを意味する。計数速度を種々の出力のずれに
合わせることにより、このずれを迅速に制御してこのタ
イプのゲート制御回路を短時間で出力のずれを小さくし
なければならない系に適合させる。
本発明の第１の実施例によれば、比較回路の出力信号の
値により制御され、クロツク信号をカウンタのいくつか
の計数段に与えるマルチプレクサを設け、各クロツクで
計数内容を、高い値の場合は低い値の場合よりも大きな
量だけ変えるように構成したことを特徴とする。この実
施例では、クロツク信号が一定の周波数で一層上位の計
数段に与えられるため計数速度が変化し、従つて下位の
計数段は動作しない。
値により制御され、クロツク信号をカウンタのいくつか
の計数段に与えるマルチプレクサを設け、各クロツクで
計数内容を、高い値の場合は低い値の場合よりも大きな
量だけ変えるように構成したことを特徴とする。この実
施例では、クロツク信号が一定の周波数で一層上位の計
数段に与えられるため計数速度が変化し、従つて下位の
計数段は動作しない。
本発明の第２の実施例は、クロツク信号を生ずるクロツ
ク信号発生器の出力周波数を、比較回路の出力信号の値
に依存して、制御するように構成したことを特徴とす
る。この実施例では何時もクロツク信号が同じ計数段に
与えられ、計数速度がクロツク信号の周波数を高めた
り、低くすることにより変えられる。
ク信号発生器の出力周波数を、比較回路の出力信号の値
に依存して、制御するように構成したことを特徴とす
る。この実施例では何時もクロツク信号が同じ計数段に
与えられ、計数速度がクロツク信号の周波数を高めた
り、低くすることにより変えられる。
本発明の別の実施例は計数速度と、比較回路の出力信号
の値との商を、比較回路の出力信号が高い値の場合は低
い値の場合よりも一層高くするように構成したことを特
徴とする。こうするとゲート制御回路の前述した２個の
実施例が有利に利用できる。商（quotient）を上述した
ように選択すると制御の狂い（出力のずれ）を迅速且つ
正確に除去できる。商が大きい時は制御の大きな狂いが
迅速に除去され、商が小さい時は制御の小さな狂いがゆ
つくりではあるが、正確に除去される。商を可変にして
カウンタの計数速度を制御の狂いの程度に依存して変え
ることは制御部材に積分作用を持たせることに対応し、
積分の時定数が可変となる。しかし、商の選択はサンプ
リング制御回路が不安定にならないように行わねばなら
ない。
の値との商を、比較回路の出力信号が高い値の場合は低
い値の場合よりも一層高くするように構成したことを特
徴とする。こうするとゲート制御回路の前述した２個の
実施例が有利に利用できる。商（quotient）を上述した
ように選択すると制御の狂い（出力のずれ）を迅速且つ
正確に除去できる。商が大きい時は制御の大きな狂いが
迅速に除去され、商が小さい時は制御の小さな狂いがゆ
つくりではあるが、正確に除去される。商を可変にして
カウンタの計数速度を制御の狂いの程度に依存して変え
ることは制御部材に積分作用を持たせることに対応し、
積分の時定数が可変となる。しかし、商の選択はサンプ
リング制御回路が不安定にならないように行わねばなら
ない。
本発明の別の好適な実施例は、カウンタの計数方向を比
較回路のデイジタルの出力信号の符号ビツトにより制御
するようにし、マルチプレクサ又はクロツク信号発生器
を比較回路のデイジタルの出力信号の上位のビツトによ
り制御するようにしたことを特徴とする。こうすると、
下位のビツトが制御に悪影響を及ぼさないため、全費用
と回路設計上の努力が小さくてすむ。
較回路のデイジタルの出力信号の符号ビツトにより制御
するようにし、マルチプレクサ又はクロツク信号発生器
を比較回路のデイジタルの出力信号の上位のビツトによ
り制御するようにしたことを特徴とする。こうすると、
下位のビツトが制御に悪影響を及ぼさないため、全費用
と回路設計上の努力が小さくてすむ。
ゲート制御回路の調整部材は振幅制御が得られるような
構造にすることができる。これはドイツ連邦共和国公開
特許願第３１３６２１６号に従つて調整部材がシフト段
と乗算器とから成り、内部で各サンプリング値を制御可
能な位置を介してシフトできるシフト段が入力信号を受
け取り、シフト段の出力信号を乗算器に加えるようにす
ることにより行なえる。本発明の別の実施例は、カウン
タの上位のビツトがシフト段でシフトさせるべき位置の
数を決め、カウンタの下位のビツトが乗算器の乗算係数
を構成するようにしたことを特徴とする。シフト段で行
なわれたシフトの乗算と、シフトされた値の次の乗算と
を分離すると乗算器を非常に有効に使用できる。蓋し、
乗算器は意義のある位置しか処理せず、このため位置の
数を最小で済むように設計できるからである。
構造にすることができる。これはドイツ連邦共和国公開
特許願第３１３６２１６号に従つて調整部材がシフト段
と乗算器とから成り、内部で各サンプリング値を制御可
能な位置を介してシフトできるシフト段が入力信号を受
け取り、シフト段の出力信号を乗算器に加えるようにす
ることにより行なえる。本発明の別の実施例は、カウン
タの上位のビツトがシフト段でシフトさせるべき位置の
数を決め、カウンタの下位のビツトが乗算器の乗算係数
を構成するようにしたことを特徴とする。シフト段で行
なわれたシフトの乗算と、シフトされた値の次の乗算と
を分離すると乗算器を非常に有効に使用できる。蓋し、
乗算器は意義のある位置しか処理せず、このため位置の
数を最小で済むように設計できるからである。
本発明の特に有利な実施例は、デイジタルの入力信号を
FBAS信号（テレビジヨン信号）の色差信号と、色同期信
号とにより形成されるデイジタルのクロミナンス信号と
し、比較回路で色同期信号の振幅を所望の値と比較する
ように構成したことを特徴とする。こうすると、ゲート
制御回路をカラーテレビジヨン受信機でデイジタルのク
ロミナンス信号の振幅を制御するために又ビデオレコー
ダで記録若しくは再生する時にクロミナンス信号を制御
するために使用できる。デイジタルのクロミナンス信号
を第１の実施例に係る構造のゲート制御回路により制御
すると、カウンタに加えるクロツク信号をうまくライン
周波数のクロツク信号とすることができる。各ラインに
おいて色同期信号の振幅を検出し、所望の値と現実の値
とを比較し、次のラインの開始時点でカウンタの内容を
変え、以後その一ライン中一定に保つ。
FBAS信号（テレビジヨン信号）の色差信号と、色同期信
号とにより形成されるデイジタルのクロミナンス信号と
し、比較回路で色同期信号の振幅を所望の値と比較する
ように構成したことを特徴とする。こうすると、ゲート
制御回路をカラーテレビジヨン受信機でデイジタルのク
ロミナンス信号の振幅を制御するために又ビデオレコー
ダで記録若しくは再生する時にクロミナンス信号を制御
するために使用できる。デイジタルのクロミナンス信号
を第１の実施例に係る構造のゲート制御回路により制御
すると、カウンタに加えるクロツク信号をうまくライン
周波数のクロツク信号とすることができる。各ラインに
おいて色同期信号の振幅を検出し、所望の値と現実の値
とを比較し、次のラインの開始時点でカウンタの内容を
変え、以後その一ライン中一定に保つ。
本発明の別の実施例はクロミナンス信号を複数個の磁気
ヘッドを有するビデオレコーダにより表示するように
し、複数個のレジスタを設け、その数を磁気ヘツドの数
に等しくし、各フイールド後にカウンタの出力信号を２
個のレジスタの一方に入れ、他方のレジスタの出力信号
をカウンタに入れるようにしたことを特徴とする。ビデ
オレコーダの磁気ヘツドの摩耗の程度はヘツド毎に異な
るから、各磁気ヘツドから送られてくる信号を各別に制
御しなければならない。この結果この実施例では一フィ
ールドの開始時点でその時カウンタに蓄えられていた内
容を出力することになる。
ヘッドを有するビデオレコーダにより表示するように
し、複数個のレジスタを設け、その数を磁気ヘツドの数
に等しくし、各フイールド後にカウンタの出力信号を２
個のレジスタの一方に入れ、他方のレジスタの出力信号
をカウンタに入れるようにしたことを特徴とする。ビデ
オレコーダの磁気ヘツドの摩耗の程度はヘツド毎に異な
るから、各磁気ヘツドから送られてくる信号を各別に制
御しなければならない。この結果この実施例では一フィ
ールドの開始時点でその時カウンタに蓄えられていた内
容を出力することになる。
図面につき本発明を詳細に説明する。
第１図において色同期信号と画像クロミナンス信号とに
より形成されるデイジタルのクロミナンス信号をシフト
段１に加え、このシフト段１の出力を乗算器２に加え
る。デイジタルのクロミナンス信号は色副搬送周波数の
４倍で、即ち、17.7MHzでサンプリングしてある。乗算
器２の出力信号は、分解能が例えば８ビツトであるが、
ゲート制御回路の出力信号であり、振幅検出器３の入力
信号ともなる。比較回路４で振幅検出器３の出力信号と
所望の値Ｓとの間の差を形成する。比較回路４の出力信
号をレジスタ５に加え、レジスタ５の出力信号を積分作
用を伴なう制御部材６に加える。制御部材６の２個の出
力端子を夫々シフト段１と乗算器２に接続する。振幅検
出器３、レジスタ５及び制御部材６には制御信号BAをも
加える。
より形成されるデイジタルのクロミナンス信号をシフト
段１に加え、このシフト段１の出力を乗算器２に加え
る。デイジタルのクロミナンス信号は色副搬送周波数の
４倍で、即ち、17.7MHzでサンプリングしてある。乗算
器２の出力信号は、分解能が例えば８ビツトであるが、
ゲート制御回路の出力信号であり、振幅検出器３の入力
信号ともなる。比較回路４で振幅検出器３の出力信号と
所望の値Ｓとの間の差を形成する。比較回路４の出力信
号をレジスタ５に加え、レジスタ５の出力信号を積分作
用を伴なう制御部材６に加える。制御部材６の２個の出
力端子を夫々シフト段１と乗算器２に接続する。振幅検
出器３、レジスタ５及び制御部材６には制御信号BAをも
加える。
シフト段１と乗算器２の動作モードはドイツ連邦共和国
公開特許願第３１３６２１６号に詳細に説明されてい
る。制御部材６はシフト段１にシフトさせるべき位置の
数を表わす制御信号を加える。乗算器２は制御部材６か
ら乗算係数（multiplication coefficient）を受け取
る。色同期信号の最大振幅を検出器３で検出するか又は
色同期信号の振幅平均値を形成する。蓋し、この制御は
色同期信号の振幅に依存して行なわれるからである。振
幅検出器３は色同期−帰線消去パルスBAの正の縁で付勢
される。ゲーテイング信号として働らくライン周波数の
パルスBAが色同期信号の前にスタートし、この色同期信
号が終わる迄終了しない。次に振幅検出器３はパルスBA
の負の縁を加えられることにより不動作状態になる。
公開特許願第３１３６２１６号に詳細に説明されてい
る。制御部材６はシフト段１にシフトさせるべき位置の
数を表わす制御信号を加える。乗算器２は制御部材６か
ら乗算係数（multiplication coefficient）を受け取
る。色同期信号の最大振幅を検出器３で検出するか又は
色同期信号の振幅平均値を形成する。蓋し、この制御は
色同期信号の振幅に依存して行なわれるからである。振
幅検出器３は色同期−帰線消去パルスBAの正の縁で付勢
される。ゲーテイング信号として働らくライン周波数の
パルスBAが色同期信号の前にスタートし、この色同期信
号が終わる迄終了しない。次に振幅検出器３はパルスBA
の負の縁を加えられることにより不動作状態になる。
ドイツ連邦共和国公開特許願第３１３６２１６号には振
幅検出器の種々の実施例が記載されている。制御の狂い
を比較回路４で検出するが、この比較回路４は所望の値
Ｓが負の符号を有するならば加算器の形にすることがで
きる。この加算処理の結果はパルスBAの負の縁が終了し
た後にレジスタ５に蓄わえる。こうしてレジスタ５に蓄
わえられているデータを今度は制御部材６に転送する。
こうする代りにレジスタ５は比較回路４の前段に置くこ
ともできる。
幅検出器の種々の実施例が記載されている。制御の狂い
を比較回路４で検出するが、この比較回路４は所望の値
Ｓが負の符号を有するならば加算器の形にすることがで
きる。この加算処理の結果はパルスBAの負の縁が終了し
た後にレジスタ５に蓄わえる。こうしてレジスタ５に蓄
わえられているデータを今度は制御部材６に転送する。
こうする代りにレジスタ５は比較回路４の前段に置くこ
ともできる。
第２図は積分作用を有する制御部材６の第１の実施例を
示す。レジスタ５の出力信号とパルスBAとをマルチプレ
クサ７に加える。マルチプレクサ７はカウンタ８に接続
する。本例では８段アツプ／ダウン非同期カウンタの本
質的な回路要素を図示しているが、これは本発明に係る
制御部材の動作モードの説明のためだけにすぎない。こ
のカウンタは８個のフリツプフロツプ９ａ〜９ｈと３個
のORゲート１０ａ〜１０ｃを具えている。マルチプレク
サ７の一本の出力ラインをフリツプフロツプ９ａのクロ
ツク入力端子に接続し、フリツプフロツプ９ａの出力端
子をORゲート１０ａの第１の入力端子に接続する。マル
チプレクサ７の別の出力ラインをORゲート１０ａの第２
の入力端子に接続する。ORゲート１０ａの出力端子をフ
リツプフロツプ９ｂのクロツク入力端子に接続する。フ
リツプフロツプ９ｂの出力端子QBとマルチプレクサ７の
第３の出力ラインとをORゲート１０ｂの夫々の入力端子
に接続し、ORゲート１０ｂの出力端子を第３のフリツプ
フロツプ９ｃのクロツク入力端子に接続する。フリツプ
フロツプ９ｃの出力端子Qcを第４のフリツプフロツプ９
ｄのクロツク入力端子に接続し、第４のフリツプフロツ
プ９ｄの出力端子とマルチプレクサ７の第４の出力ライ
ンとをORゲート１０ｃの夫々の入力端子に接続する。OR
ゲート１０ｃの出力端子をフリツプフロツプ９ｅのクロ
ツク入力端子に接続し、フリツプフロツプ９ｅの出力端
子Qeをフリツプフロツプ９ｆのクロツク入力端子に接続
する。同じようにしてフリツプフロツプ９ｇおよび９ｈ
がフリツプフロツプ９ｆの後段に続く。
示す。レジスタ５の出力信号とパルスBAとをマルチプレ
クサ７に加える。マルチプレクサ７はカウンタ８に接続
する。本例では８段アツプ／ダウン非同期カウンタの本
質的な回路要素を図示しているが、これは本発明に係る
制御部材の動作モードの説明のためだけにすぎない。こ
のカウンタは８個のフリツプフロツプ９ａ〜９ｈと３個
のORゲート１０ａ〜１０ｃを具えている。マルチプレク
サ７の一本の出力ラインをフリツプフロツプ９ａのクロ
ツク入力端子に接続し、フリツプフロツプ９ａの出力端
子をORゲート１０ａの第１の入力端子に接続する。マル
チプレクサ７の別の出力ラインをORゲート１０ａの第２
の入力端子に接続する。ORゲート１０ａの出力端子をフ
リツプフロツプ９ｂのクロツク入力端子に接続する。フ
リツプフロツプ９ｂの出力端子QBとマルチプレクサ７の
第３の出力ラインとをORゲート１０ｂの夫々の入力端子
に接続し、ORゲート１０ｂの出力端子を第３のフリツプ
フロツプ９ｃのクロツク入力端子に接続する。フリツプ
フロツプ９ｃの出力端子Qcを第４のフリツプフロツプ９
ｄのクロツク入力端子に接続し、第４のフリツプフロツ
プ９ｄの出力端子とマルチプレクサ７の第４の出力ライ
ンとをORゲート１０ｃの夫々の入力端子に接続する。OR
ゲート１０ｃの出力端子をフリツプフロツプ９ｅのクロ
ツク入力端子に接続し、フリツプフロツプ９ｅの出力端
子Qeをフリツプフロツプ９ｆのクロツク入力端子に接続
する。同じようにしてフリツプフロツプ９ｇおよび９ｈ
がフリツプフロツプ９ｆの後段に続く。
これに加えて、出力端子QaないしQeを乗算器２に接続
し、出力端子QfないしQhをシフト段１に接続する。
し、出力端子QfないしQhをシフト段１に接続する。
マルチプレクサ７の４本の出力ラインの１本を介してパ
ルスBAを対応する計数段に加える。パルチBAを何時もフ
リツプフロツプ９ａだけに加えると、このカウンタが既
知の非同期カウンタとして動作し、カウンタ８の内容が
１単位だけ増す。しかし、ORゲート１０ａを介してパル
スBAを加えると、フリツプフロツプ９ｂ及び後段のフリ
ツプフロツプの計数内容だけが変わり得ることになり、
フリツプフロツプ９ａの内容は変わらない。この時カウ
ンタ８の内容は２単位だけ増す。パルスBAがORゲート１
０ｂ又は１０ｃだけに加えられる場合は、カウンタ８の
内容が何時も４単位又は１６単位だけ変わる。その結果
制御の狂いが大きい場合の方が小さい場合よりもカウン
タ８の計数速度と、比較回路（４）の出力信号の値との
商が大きくなる。カウンタ８により選択できるのは４通
りの異なる計数速度だけであるから、マルチプレクサ７
は４本の出力ラインの１本を選択するのに２個の２ビツ
ト情報を必要とするだけである。このため比較回路４の
出力信号の２個の最上位の桁のビツトだけをマルチプレ
クサ７に加える。前述したように、本発明にとつて基本
的な関心がある回路要素しか図示していない。この実施
例ではカウンタ８をアツプカウンタとした場合だけを図
示している。しかし、既知の手法によりこのカウンタを
アツプ−ダウンカウンタに拡張できる。この場合は計数
方向を決めるために、比較回路４の出力信号の符号ビツ
トをカウンタ８に与える。同じようにして段を付加又は
削減することにより計数速度の個数を増減できる。この
場合は最初の５個の計数段の計数内容が乗算器２に対す
る乗算係数となり、最後の３個の計数段の計数入力シフ
ト段１にシフトすべき位置の数についての情報を与え
る。ライン毎に計数内容が変わる必要がない場合でも下
位の計数段を付加し、これに乗算器２に接続しないこと
もできる。代りにカウンタ８を同期カウンタとして作る
こともできる。
ルスBAを対応する計数段に加える。パルチBAを何時もフ
リツプフロツプ９ａだけに加えると、このカウンタが既
知の非同期カウンタとして動作し、カウンタ８の内容が
１単位だけ増す。しかし、ORゲート１０ａを介してパル
スBAを加えると、フリツプフロツプ９ｂ及び後段のフリ
ツプフロツプの計数内容だけが変わり得ることになり、
フリツプフロツプ９ａの内容は変わらない。この時カウ
ンタ８の内容は２単位だけ増す。パルスBAがORゲート１
０ｂ又は１０ｃだけに加えられる場合は、カウンタ８の
内容が何時も４単位又は１６単位だけ変わる。その結果
制御の狂いが大きい場合の方が小さい場合よりもカウン
タ８の計数速度と、比較回路（４）の出力信号の値との
商が大きくなる。カウンタ８により選択できるのは４通
りの異なる計数速度だけであるから、マルチプレクサ７
は４本の出力ラインの１本を選択するのに２個の２ビツ
ト情報を必要とするだけである。このため比較回路４の
出力信号の２個の最上位の桁のビツトだけをマルチプレ
クサ７に加える。前述したように、本発明にとつて基本
的な関心がある回路要素しか図示していない。この実施
例ではカウンタ８をアツプカウンタとした場合だけを図
示している。しかし、既知の手法によりこのカウンタを
アツプ−ダウンカウンタに拡張できる。この場合は計数
方向を決めるために、比較回路４の出力信号の符号ビツ
トをカウンタ８に与える。同じようにして段を付加又は
削減することにより計数速度の個数を増減できる。この
場合は最初の５個の計数段の計数内容が乗算器２に対す
る乗算係数となり、最後の３個の計数段の計数入力シフ
ト段１にシフトすべき位置の数についての情報を与え
る。ライン毎に計数内容が変わる必要がない場合でも下
位の計数段を付加し、これに乗算器２に接続しないこと
もできる。代りにカウンタ８を同期カウンタとして作る
こともできる。
制御は下記の時系列で特徴づけられる。パルスBAの立上
り縁後そのパルスが終了する迄振幅検出器３で色同期信
号の振幅を求める。その後で比較を行ない、その結果を
レジスタ５に蓄わえる。次のパルスBAの立上り縁により
計数内容が変わる。この後でクロミナンス信号に新しい
設定値を乗算する。
り縁後そのパルスが終了する迄振幅検出器３で色同期信
号の振幅を求める。その後で比較を行ない、その結果を
レジスタ５に蓄わえる。次のパルスBAの立上り縁により
計数内容が変わる。この後でクロミナンス信号に新しい
設定値を乗算する。
第３図は積分挙動を伴なう制御部材６の第２の実施例を
示す。クロツク信号発生器１９をレジスタ５に接続し且
つ制御ラインにのつているパルスBAを受け取るようにす
る。クロツク信号発生器１９により生ずるクロツク信号
をカウンタ１４に加える。カウンタ１４のもう一つの入
力端子は計数方向を制御するためのものであるが、この
入力端子をレジスタ５の出力端子に接続する。カウンタ
１４の出力信号をレジスタ２０に与える。レジスタ２０
の２個の出力端子を乗算器２とシフト段１とに接続す
る。レジスタ２０の別の入力端子にはパルスBAが与えら
れる。このカウンタは市販のアツプ／ダウンカウンタと
することができる。クロツク信号発生器１９は周波数が
ライン周波数の整数倍に対応するクロツク信号を発生す
る振幅器１１並びにANDゲート１５、カウンタ１２及び
デマルチプレクサ１３を具える。発振器１１から送られ
てくるクロツク信号とパルスBAとをANDゲート１５に与
える。ANDゲート１５の出力信号をカウンタに送り、カ
ウンタ１２の出力信号をデマルチプレクサ１３に送る。
デマルチプレクサ１３の別の入力端子はレジスタ５に接
続する。デマルチプレクサ１３の出力信号はカウンタ１
４に与えられる。
示す。クロツク信号発生器１９をレジスタ５に接続し且
つ制御ラインにのつているパルスBAを受け取るようにす
る。クロツク信号発生器１９により生ずるクロツク信号
をカウンタ１４に加える。カウンタ１４のもう一つの入
力端子は計数方向を制御するためのものであるが、この
入力端子をレジスタ５の出力端子に接続する。カウンタ
１４の出力信号をレジスタ２０に与える。レジスタ２０
の２個の出力端子を乗算器２とシフト段１とに接続す
る。レジスタ２０の別の入力端子にはパルスBAが与えら
れる。このカウンタは市販のアツプ／ダウンカウンタと
することができる。クロツク信号発生器１９は周波数が
ライン周波数の整数倍に対応するクロツク信号を発生す
る振幅器１１並びにANDゲート１５、カウンタ１２及び
デマルチプレクサ１３を具える。発振器１１から送られ
てくるクロツク信号とパルスBAとをANDゲート１５に与
える。ANDゲート１５の出力信号をカウンタに送り、カ
ウンタ１２の出力信号をデマルチプレクサ１３に送る。
デマルチプレクサ１３の別の入力端子はレジスタ５に接
続する。デマルチプレクサ１３の出力信号はカウンタ１
４に与えられる。
制御部材６の第２の実施例の動作モードを第４図に示
す。第４図の線ａにはパルスBAが示されており、線ｂに
は発振器１１のクロツク信号が示されている。クロツク
信号はパルスBAが存在する時だけANDゲート１５を介し
てカウンタ１２に与えられる。カウンタ１２は複数個の
計数段を具えるが、これらの計数段は既知の態様でクロ
ツク信号の周波数を分周する。カウンタ１２の最初の計
数段の出力信号を第４図のｃに示すが、この信号はパル
スBAが存在する時だけ存在し、４個のパルスにより形成
されている。第４図の線ｄは２個のパルスから成る第２
出力信号を示し、線ｅは１個のパルスしか含まない第３
の出力信号を示す。比較回路４の出力信号の値に存在し
てデマルチプレクサ１３が切り換えられ、カウンタ１２
の１個の出力信号がカウンタ１４に与えられる。第４図
の線ｃに示すような出力信号がカウンタ１４に与えられ
る場合は、４単位だけ計数内容が増減される。蓋し、ク
ロツク信号の各立ち上り縁に応答して計数入力端子が変
わるからである。計数方向は比較回路信号の符号に依存
する。ライン周波数のこのクロツク信号の高さは任意と
することができる。クロツク信号の周波数はゲーテイン
グ周波数と等しくすると有利である。
す。第４図の線ａにはパルスBAが示されており、線ｂに
は発振器１１のクロツク信号が示されている。クロツク
信号はパルスBAが存在する時だけANDゲート１５を介し
てカウンタ１２に与えられる。カウンタ１２は複数個の
計数段を具えるが、これらの計数段は既知の態様でクロ
ツク信号の周波数を分周する。カウンタ１２の最初の計
数段の出力信号を第４図のｃに示すが、この信号はパル
スBAが存在する時だけ存在し、４個のパルスにより形成
されている。第４図の線ｄは２個のパルスから成る第２
出力信号を示し、線ｅは１個のパルスしか含まない第３
の出力信号を示す。比較回路４の出力信号の値に存在し
てデマルチプレクサ１３が切り換えられ、カウンタ１２
の１個の出力信号がカウンタ１４に与えられる。第４図
の線ｃに示すような出力信号がカウンタ１４に与えられ
る場合は、４単位だけ計数内容が増減される。蓋し、ク
ロツク信号の各立ち上り縁に応答して計数入力端子が変
わるからである。計数方向は比較回路信号の符号に依存
する。ライン周波数のこのクロツク信号の高さは任意と
することができる。クロツク信号の周波数はゲーテイン
グ周波数と等しくすると有利である。
この第２の実施例により行なわれる制御は下記の時系列
により特徴づけられる。比較回路４の出力信号がレジス
タ５に蓄えられ終つた後だけこの動作系列は第１の実施
例の系列と異なる。振幅が検出され終つたライン時にお
いてだけ比較回路が比較を行ない、比較回路の出力信号
がレジスタ５に蓄えられる。次のパルスBAの立上り縁後
に、このパルスBAが終る迄カウンタの内容が変えられ
る。この計数内容はパルスBAの立下り縁によりレジスタ
２０に入れられる。今度はこのレジスタ２０に蓄えられ
ている新しい設定値にクロミナンス信号が乗算される。
により特徴づけられる。比較回路４の出力信号がレジス
タ５に蓄えられ終つた後だけこの動作系列は第１の実施
例の系列と異なる。振幅が検出され終つたライン時にお
いてだけ比較回路が比較を行ない、比較回路の出力信号
がレジスタ５に蓄えられる。次のパルスBAの立上り縁後
に、このパルスBAが終る迄カウンタの内容が変えられ
る。この計数内容はパルスBAの立下り縁によりレジスタ
２０に入れられる。今度はこのレジスタ２０に蓄えられ
ている新しい設定値にクロミナンス信号が乗算される。
この実施例でカウンタの内容を２の累乗と異なる量だけ
変えることもできる。蓋し、カウンタの内容はクロツク
信号のパルスの数に依存するだけであるからである。斯
くして制御の狂いに対して線形に増大する商が選べる。
変えることもできる。蓋し、カウンタの内容はクロツク
信号のパルスの数に依存するだけであるからである。斯
くして制御の狂いに対して線形に増大する商が選べる。
制御が全然狂つていない場合は、本実施例では各ライン
時にその時の最低の計数速度だけ計数内容が変わる。こ
の結果カウンタの内容は或る量だけはふらつく。しか
し、この回路を修正して制御の狂がない場合に、計数内
容が全然変わらないようにすることができる。この目的
で、例えば、クロツク信号をカウンタに与える出力ライ
ン内にスイツチを設けることができる。このスイツチを
論理回路に接続し、この論理回路を比較回路の出力端子
に接続する。今度はこの論理回路が制御の狂いがある場
合にだけこのスイツチを閉じるようにスイツチを制御す
る。
時にその時の最低の計数速度だけ計数内容が変わる。こ
の結果カウンタの内容は或る量だけはふらつく。しか
し、この回路を修正して制御の狂がない場合に、計数内
容が全然変わらないようにすることができる。この目的
で、例えば、クロツク信号をカウンタに与える出力ライ
ン内にスイツチを設けることができる。このスイツチを
論理回路に接続し、この論理回路を比較回路の出力端子
に接続する。今度はこの論理回路が制御の狂いがある場
合にだけこのスイツチを閉じるようにスイツチを制御す
る。
このゲートされる制御回路の安定性は計数速度に依存す
る。計数速度は調整部材の出力信号（現実の値）が１０
０％より大きく変わることがないようにしなければなら
ない。蓋し、そうすると系が不安定になるからである。
る。計数速度は調整部材の出力信号（現実の値）が１０
０％より大きく変わることがないようにしなければなら
ない。蓋し、そうすると系が不安定になるからである。
第５図は積分動作付きの制御部材の一実施例を示すが、
これはビデオレコーダの表示部でクロミナンス信号を制
御する上で特別な利点を与える。カウンタ１７（これは
カウンタ８又は１４と同じ構造にすることができる）の
データ出力端子を２個のレジスタ１６ａお呼び１６ｂの
データ入力端子並びにシフト段１及び乗算器２に接続す
る。２個のレジスタ１６ａ及び１６ｂのデータ出力端子
をカウンタ１７のデータ入力端子に接続する。加えて、
マルチプレクサ７又はデマルチプレクサ１３からの信号
及び計数方向を設定するための信号を接続路１８を介し
てカウンタ１７に与える。更に、２個のレジスタ１６ａ
及び１６ｂ並びにカウンタ１７は制御パルスを受け取
る。
これはビデオレコーダの表示部でクロミナンス信号を制
御する上で特別な利点を与える。カウンタ１７（これは
カウンタ８又は１４と同じ構造にすることができる）の
データ出力端子を２個のレジスタ１６ａお呼び１６ｂの
データ入力端子並びにシフト段１及び乗算器２に接続す
る。２個のレジスタ１６ａ及び１６ｂのデータ出力端子
をカウンタ１７のデータ入力端子に接続する。加えて、
マルチプレクサ７又はデマルチプレクサ１３からの信号
及び計数方向を設定するための信号を接続路１８を介し
てカウンタ１７に与える。更に、２個のレジスタ１６ａ
及び１６ｂ並びにカウンタ１７は制御パルスを受け取
る。
市販されているカウンタの場合は１個のデータワードを
加えることにより計数内容をプリセツトできる。しか
し、このためにはイネーブル信号をカウンタの対応する
データ入力端子に加えなければならない。２個の磁気ヘ
ツドを有するビデオレコーダの場合は、フイールド毎に
磁気ヘツドを変える。例えば、摩耗の程度が異なるため
２個の磁気ヘツドの伝達特性が異なるから、２個の磁気
ヘツドに対する信号の制御も異なつてくる。ビデオレコ
ーダ又はテレビジヨンセツトで得られるフイールドパル
ス（パルスHI）を用いてこの回路を制御する。ここでは
これ以上述べないが、制御回路がパルスHDを生ずる。パ
ルスHDはパルスHIから導き出されるもので、パルスHIの
２倍の周波数を有し、或る時間だけパルスHIに対してず
れている。
加えることにより計数内容をプリセツトできる。しか
し、このためにはイネーブル信号をカウンタの対応する
データ入力端子に加えなければならない。２個の磁気ヘ
ツドを有するビデオレコーダの場合は、フイールド毎に
磁気ヘツドを変える。例えば、摩耗の程度が異なるため
２個の磁気ヘツドの伝達特性が異なるから、２個の磁気
ヘツドに対する信号の制御も異なつてくる。ビデオレコ
ーダ又はテレビジヨンセツトで得られるフイールドパル
ス（パルスHI）を用いてこの回路を制御する。ここでは
これ以上述べないが、制御回路がパルスHDを生ずる。パ
ルスHDはパルスHIから導き出されるもので、パルスHIの
２倍の周波数を有し、或る時間だけパルスHIに対してず
れている。
第６図でパルスHIを線ａに示し、このパルスHIを反転し
たパルスHINを線ｂに示し、パルスHDを線ｃに示す。パ
ルスHIをレジスタ１６ａのクロツク入力端子に与え、パ
ルスHINをレジスタ１６ｂのクロツク入力端子に加え
る。２個のレジスタ１６ａ及び１６ｂに蓄えられている
データはイネーブル信号を加えることにより取り出され
る。この目的で、パルスHINをレジスタ１６ａに与え、
パルスHIをレジスタ１６ｂに与える。カウンタ１７のデ
ータ入力端子はカウンタ１７に与えられるパルスHDの立
上り縁に応答してイネーブルされ、新しい計数位置がプ
リセツトされる。１個のフイールドの開始時点でパルス
HIの立上り縁により計数位置がレジスタ１６ａに蓄えら
れる。レジスタ１６ｂに蓄えられているデータは、イネ
ーブルパルスが現われたのち解放され、カウンタ１７に
移される。次のフイールドの開始時点ではパルスHINの
立上り縁に応答して計数内容がレジスタ１６ａに移され
る。レジスタ１６ａに蓄えられているデータが解放され
た後パルスHDの立上り縁に応答して計数内容がカウンタ
１７に移される。次にフイールドでもこの手順を繰り返
す。この回路の利点は磁気ヘツドが変わる度に新しい制
御をスタートさせる必要がなく、その時点でカウンタに
蓄えられている値を用いて制御を続けることができる点
である。
たパルスHINを線ｂに示し、パルスHDを線ｃに示す。パ
ルスHIをレジスタ１６ａのクロツク入力端子に与え、パ
ルスHINをレジスタ１６ｂのクロツク入力端子に加え
る。２個のレジスタ１６ａ及び１６ｂに蓄えられている
データはイネーブル信号を加えることにより取り出され
る。この目的で、パルスHINをレジスタ１６ａに与え、
パルスHIをレジスタ１６ｂに与える。カウンタ１７のデ
ータ入力端子はカウンタ１７に与えられるパルスHDの立
上り縁に応答してイネーブルされ、新しい計数位置がプ
リセツトされる。１個のフイールドの開始時点でパルス
HIの立上り縁により計数位置がレジスタ１６ａに蓄えら
れる。レジスタ１６ｂに蓄えられているデータは、イネ
ーブルパルスが現われたのち解放され、カウンタ１７に
移される。次のフイールドの開始時点ではパルスHINの
立上り縁に応答して計数内容がレジスタ１６ａに移され
る。レジスタ１６ａに蓄えられているデータが解放され
た後パルスHDの立上り縁に応答して計数内容がカウンタ
１７に移される。次にフイールドでもこの手順を繰り返
す。この回路の利点は磁気ヘツドが変わる度に新しい制
御をスタートさせる必要がなく、その時点でカウンタに
蓄えられている値を用いて制御を続けることができる点
である。
２個のレジスタを直列に配置することもできる。こうす
ると計数内容は先ず何時も同じレジスタに蓄えられ、次
に他方のレジスタに移される。
ると計数内容は先ず何時も同じレジスタに蓄えられ、次
に他方のレジスタに移される。
第１図はデイジタル信号処理の場合の本発明に係るゲー
ト制御回路全体のブロツク図、 第２図は第１図の制御部材６の第１の実施例のブロツク
図、 第３図は第１図の制御部材６の第２の実施例のブロツク
図、 第４図は第３図に示した制御部材６の動作モードの説明
図、 第５図はビデオレコーダ用の制御部材６の一部の一実施
例のブロツク図、 第６図は第５図に示した回路の動作モードの説明図であ
る。 １……シフト段、２……乗算器 ３……振幅検出器、４……比較回路 ５……レジスタ、６……制御部材 ７……マルチプレクサ、11……発振器 12……カウンタ、13……デマルチプレクサ 15……ANDゲート、16……レジスタ 17……カウンタ、19……クロツク信号発生器 20……レジスタ
ト制御回路全体のブロツク図、 第２図は第１図の制御部材６の第１の実施例のブロツク
図、 第３図は第１図の制御部材６の第２の実施例のブロツク
図、 第４図は第３図に示した制御部材６の動作モードの説明
図、 第５図はビデオレコーダ用の制御部材６の一部の一実施
例のブロツク図、 第６図は第５図に示した回路の動作モードの説明図であ
る。 １……シフト段、２……乗算器 ３……振幅検出器、４……比較回路 ５……レジスタ、６……制御部材 ７……マルチプレクサ、11……発振器 12……カウンタ、13……デマルチプレクサ 15……ANDゲート、16……レジスタ 17……カウンタ、19……クロツク信号発生器 20……レジスタ
Claims (9)
- 【請求項１】ディジタルデータワードの系列として得ら
れる入力信号を制御するために、入力信号と設定値とが
与えられる調整部材（１，２）と、ゲーティング期間に
おける前記調整部材（１，２）の出力信号と所望値との
差に従って出力信号を生ずる比較回路（４）と、前記設
定値を導き出すカウンタであって、クロック信号受信用
のクロック信号入力端子及び前記比較回路（４）の出力
信号の符号に応じて前記カウンタの計数方向を制御する
ために前記比較回路に結合させた計数方向制御入力端子
を有しているカウンタ（８，１４，１７）と、前記比較
回路（４）に結合され、この比較回路の出力信号が高い
値の場合には、前記カウンタの計数速度が高くなり、前
記比較回路（４）の出力信号の値が低い場合には、前記
カウンタの計数速度が低くなるように前記カウンタの計
数速度を制御する手段（７，１９）とを具えていること
を特徴とするゲート制御回路。 - 【請求項２】比較回路（４）の出力信号の値により制御
され、クロック信号をカウンタ（８，１４，１７）のい
くつかの計数段に与えるマルチプレクサ（７）を設け、
各クロックで計数内容を、高い値の場合は低い値の場合
よりも大きい量だけ変えるように構成したことを特徴と
する特許請求の範囲第１項記載のゲート制御回路。 - 【請求項３】クロック信号を生ずるクロック信号発生器
（１９）の出力周波数を、比較回路（４）の出力信号の
値に依存して、制御するように構成したことを特徴とす
る特許請求の範囲第１項記載のゲート制御回路。 - 【請求項４】計数速度と、比較回路（４）の出力信号の
値との商を、比較回路（４）の出力信号が高い値の場合
は低い値の場合よりも一層高くするように構成したこと
を特徴とする特許請求の範囲前記各項のいずれか一項に
記載のゲート制御回路。 - 【請求項５】カウンタ（８，１４，１７）の計数方向を
比較回路（４）のディジタル出力信号の符号ビットによ
り制御するようにし、マルチプレクサ（７）又はクロッ
ク信号発生器（１９）を比較回路（４）のディジタル出
力信号の上位ビットにより制御するようにしたことを特
徴とする特許請求の範囲前記各項のいずれか一項に記載
のゲート制御回路。 - 【請求項６】シフト段（１）と乗算器（２）とからなる
調整部材を設け、入力信号をシフト段（１）に与え、こ
こにおいて各サンプリング値が制御可能な整数個の位置
を介してシフトされ得るようにし、シフト段（１）の出
力信号を乗算器（２）に与えるようにする特許請求の範
囲前記各項のいずれか一項に記載のゲート制御回路にお
いて、カウンタ（８，１４，１７）の上位ビットがシフ
ト段（１）でシフトさせるべき位置の数を決め、カウン
タ（８，１４）の下位ビットが乗算器（２）の乗算係数
を構成するようにしたことを特徴とするゲート制御回
路。 - 【請求項７】ディジタル入力信号をＦＢＡＳ信号（テレ
ビジョン信号）の色差信号と、色同期信号とにより形成
されるディジタルクロミナンス信号とし、比較回路
（４）で色同期信号の振幅を所望の値に比較するように
構成したことを特徴とする特許請求の範囲前記各項のい
ずれか一項に記載のゲート制御回路。 - 【請求項８】カウンタ（８，１４，１７）に与えるクロ
ック信号をライン周波数のクロック信号とすることを特
徴とする特許請求の範囲第２項記載のゲート制御回路。 - 【請求項９】クロミナンス信号を複数個の磁気ヘッドを
有するビデオレコーダにより表示するようにし、複数個
のレジスタ（１６ａ，１６ｂ）を設け、その数を磁気ヘ
ッドの数に等しくし、各フィールド後にカウンタ（１
７）の出力信号を２個のレジスタの一方（１６ｂ）に入
れ、他方のレジスタ（１６ｂ）の出力信号をカウンタ
（１７）に入れるようにしたことを特徴とする特許請求
の範囲前記各項のいずれか一項に記載のゲート制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843438564 DE3438564A1 (de) | 1984-10-20 | 1984-10-20 | Abtastregelkreis |
| DE3438564.9 | 1984-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100088A JPS61100088A (ja) | 1986-05-19 |
| JPH0638667B2 true JPH0638667B2 (ja) | 1994-05-18 |
Family
ID=6248426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230037A Expired - Fee Related JPH0638667B2 (ja) | 1984-10-20 | 1985-10-17 | ゲート制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4689665A (ja) |
| EP (1) | EP0179526B1 (ja) |
| JP (1) | JPH0638667B2 (ja) |
| DE (2) | DE3438564A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989074A (en) * | 1988-09-27 | 1991-01-29 | Matsushita Electric Industrial Co., Ltd. | Digital automatic gain control apparatus |
| DE4201564A1 (de) * | 1992-01-22 | 1993-07-29 | Thomson Brandt Gmbh | Schaltung zur regelung der farbtraegeramplitude in einem videorecorder |
| JPH05336534A (ja) * | 1992-06-04 | 1993-12-17 | Sony Corp | レベル検出回路 |
| JP3523890B2 (ja) * | 1993-07-01 | 2004-04-26 | ソニー株式会社 | クロマ信号復調回路 |
| EP1125442B1 (en) | 1998-09-25 | 2003-12-03 | STMicroelectronics Asia Pacific Pte Ltd. | A digital cut-off control loop for tv using speeding and blanking circuits |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1515301A (en) * | 1975-05-16 | 1978-06-21 | Techsyst Ltd | Control of variables |
| US3972626A (en) * | 1975-06-17 | 1976-08-03 | General Electric Company | Autoranging digital luxmeter |
| US4028534A (en) * | 1976-04-14 | 1977-06-07 | The United States Of America As Represented By The Secretary Of The Army | Automatic span circuit |
| US4161628A (en) * | 1978-01-31 | 1979-07-17 | Harris Corporation | Technique for tracking amplitude fades for multi-amplitude signalling |
| US4191995A (en) * | 1979-01-02 | 1980-03-04 | Bell Telephone Laboratories, Incorporated | Digital automatic gain control circuit |
| DE3123038A1 (de) * | 1981-06-10 | 1982-12-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur regelung des digitalen chrominanzssignales eines farbfernsehempfaengers |
| DE3136216A1 (de) * | 1981-09-12 | 1983-03-31 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum regeln der amplitude des farbsignals |
| CA1177588A (en) * | 1982-02-12 | 1984-11-06 | Ernst A. Munter | Digital circuit and method for the detection of call progress tones in telephone systems |
| DE3266503D1 (en) * | 1982-05-27 | 1985-10-31 | Itt Ind Gmbh Deutsche | Integrated digital chrominance channel-circuit with controlled amplification |
| US4525741A (en) * | 1982-11-03 | 1985-06-25 | Ncr Corporation | Self-adjusting video camera |
| US4604645A (en) * | 1983-09-30 | 1986-08-05 | Rca Corporation | Coarse/fine automatic chrominance gain control using a gain adjustable IF amplifier in a digital television receiver |
| US4602276A (en) * | 1984-04-12 | 1986-07-22 | Rca Corporation | Digital signal level overload system |
-
1984
- 1984-10-20 DE DE19843438564 patent/DE3438564A1/de active Granted
-
1985
- 1985-10-11 DE DE8585201667T patent/DE3567138D1/de not_active Expired
- 1985-10-11 EP EP85201667A patent/EP0179526B1/de not_active Expired
- 1985-10-15 US US06/787,393 patent/US4689665A/en not_active Expired - Lifetime
- 1985-10-17 JP JP60230037A patent/JPH0638667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4689665A (en) | 1987-08-25 |
| DE3567138D1 (en) | 1989-02-02 |
| EP0179526A2 (de) | 1986-04-30 |
| EP0179526A3 (en) | 1987-06-03 |
| DE3438564C2 (ja) | 1989-02-02 |
| DE3438564A1 (de) | 1986-04-30 |
| EP0179526B1 (de) | 1988-12-28 |
| JPS61100088A (ja) | 1986-05-19 |
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