JPH06350097A - Nonvolatile semiconductor memory - Google Patents
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- JPH06350097A JPH06350097A JP5133145A JP13314593A JPH06350097A JP H06350097 A JPH06350097 A JP H06350097A JP 5133145 A JP5133145 A JP 5133145A JP 13314593 A JP13314593 A JP 13314593A JP H06350097 A JPH06350097 A JP H06350097A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電気的書換機能を備え
た不揮発性半導体記憶装置に関わり、特に、書換え回数
の向上を可能とする不揮発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device having an electric rewriting function, and more particularly to a non-volatile semiconductor memory device capable of improving the number of times of rewriting.
【０００２】[0002]
【従来の技術】従来、不揮発性半導体記憶装置は、例え
ば、特開昭62−276878号や特開平3−219496号公報に示
される電気的一括消去型のＮＯＲ型フラッシュメモリと
呼ばれる記憶装置が開発されている。2. Description of the Related Art Conventionally, as a non-volatile semiconductor memory device, for example, a memory device called an NOR type flash memory of electrical batch erasing type has been developed which is disclosed in JP-A-62-276878 and JP-A-3-219496. Has been done.
【０００３】従来のＮＯＲ型フラッシュメモリセルは、
シリコン基板上にゲート酸化膜を介して浮遊ゲート電極
／層間絶縁膜／制御ゲートが積層構造で形成され、ホッ
トエレクトロン注入現象を用いてシリコン基板（ドレイ
ン側）から浮遊ゲート電極に電子を注入し、また、Ｆ−
Ｎ（Fowler−Nordheim）トンネル現象を用いて浮遊ゲー
ト電極からシリコン基板（ソース側）に電子を放出する
ことにより、浮遊ゲート電極中の電子の個数を制御して
いた。浮遊ゲート電極中に多数の電子を蓄積し、メモリ
セルのしきい値電圧を高くした状態を書込み状態とし、
浮遊ゲート電極中の電子数を減少させ、しきい値電圧を
低くした状態を消去状態とし、情報の記憶を行ってい
た。A conventional NOR flash memory cell is
A floating gate electrode / interlayer insulating film / control gate is formed in a laminated structure on a silicon substrate via a gate oxide film, and electrons are injected from the silicon substrate (drain side) to the floating gate electrode by using a hot electron injection phenomenon. Also, F-
The number of electrons in the floating gate electrode is controlled by emitting electrons from the floating gate electrode to the silicon substrate (source side) using the N (Fowler-Nordheim) tunnel phenomenon. A large number of electrons are accumulated in the floating gate electrode, and the state where the threshold voltage of the memory cell is increased is set to the write state,
Information is stored by reducing the number of electrons in the floating gate electrode and reducing the threshold voltage to an erased state.
【０００４】[0004]
【発明が解決しようとする課題】従来のＮＯＲ型フラッ
シュメモリセルでは、ゲート酸化膜を介してチャネル領
域と浮遊ゲート電極間でホットエレクトロン現象やＦ−
Ｎトンネル現象により電子の注入・放出を行っていた。
このため、ホットエレクトロン現象による電子注入時に
は、ドレイン端において発生した電子が酸化膜近傍にお
いて電子正孔対を発生し、ゲート酸化膜に正孔が逆に注
入され、ゲート酸化膜中に蓄積されていた。また、Ｆ−
Ｎトンネル現象による電子放出時には、シリコン基板側
で発生した正孔が電界の向きにしたがってゲート酸化膜
に注入され、ゲート酸化膜中に蓄積されていた。二つの
現象のうち少なくとも一方を用いて情報の書き換えを行
う場合、書き換え回数が少ない時には、正孔の注入量も
少なく、メモリセルの電流駆動能力βを低下させるに至
らない。しかし、書き換え回数が十万回以上と増加して
くると、ゲート酸化膜を通過する電荷量が１クーロン以
上となり、正孔の蓄積量が増加し、劣化がチャネル全面
に拡がる。その結果、メモリセルのしきい値電圧が変動
するとともに、ゲート酸化膜とシリコン基板界面の界面
準位の発生を促し、メモリセルの電流駆動能力βが低下
するという問題点があった。In the conventional NOR type flash memory cell, a hot electron phenomenon or an F-type phenomenon occurs between the channel region and the floating gate electrode via the gate oxide film.
The electrons were injected and emitted by the N tunnel phenomenon.
Therefore, at the time of electron injection due to the hot electron phenomenon, electrons generated at the drain edge generate electron-hole pairs in the vicinity of the oxide film, and holes are reversely injected into the gate oxide film and accumulated in the gate oxide film. It was Also, F-
At the time of electron emission due to the N tunnel phenomenon, holes generated on the silicon substrate side were injected into the gate oxide film according to the direction of the electric field and accumulated in the gate oxide film. When information is rewritten using at least one of the two phenomena, the amount of holes injected is small when the number of times of rewriting is small, and the current driving capability β of the memory cell is not lowered. However, when the number of times of rewriting increases to 100,000 or more, the amount of charge passing through the gate oxide film becomes 1 coulomb or more, the amount of accumulated holes increases, and the deterioration spreads over the entire surface of the channel. As a result, there is a problem that the threshold voltage of the memory cell fluctuates, the generation of the interface state between the gate oxide film and the silicon substrate is promoted, and the current driving capability β of the memory cell is lowered.
【０００５】[0005]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、データ読み出し領域と記憶領域を分
離し、記憶情報を書き換える際にデータ読み出し領域を
劣化させない構造を考案した。ここでは、データ読み出
し領域と記憶領域を積層化して、その記憶領域が複数の
記憶単位の積層構造からなり、記憶単位間の記憶量の移
動で情報を記憶する。例えば、記憶単位として浮遊ゲー
ト構造を用いたメモリセルにより、課題を解決する手法
を説明する。In order to solve the above problems, the present invention has devised a structure in which the data read area and the storage area are separated and the data read area is not deteriorated when the stored information is rewritten. Here, the data read area and the storage area are stacked, the storage area has a stacked structure of a plurality of storage units, and information is stored by moving the storage amount between the storage units. For example, a method for solving the problem by using a memory cell using a floating gate structure as a memory unit will be described.
【０００６】本発明は、図１，図２に示すように、ｐ型
半導体基板１に互いに分離して設けられたｎ型のドレイ
ン領域８およびソース領域９を備えたデータ読み出し領
域と、浮遊ゲート電極を記憶単位とし、ｐ型半導体基板
１上に均一な膜厚を有するゲート絶縁膜２を介して形成
された浮遊ゲート電極３と、浮遊ゲート電極３上に層間
絶縁膜４を介して形成された浮遊ゲート電極５と、浮遊
ゲート電極５上に層間絶縁膜６を介して形成された制御
ゲート７を積層構造に有する記憶領域を備えたＭＯＳト
ランジスタの１素子をメモリセルとした不揮発性半導体
記憶装置である。メモリセルを行と列のマトリックス状
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上のメモリセルの制御ゲートが行
毎に形成されたワード線に接続することにより、電気的
に書き換え可能な不揮発性半導体記憶装置が形成でき
る。不揮発性半導体記憶装置において、浮遊ゲート電極
５に保持した電子を浮遊ゲート電極３に移動する電気的
消去動作を行う際には、消去動作の対象となるメモリセ
ルの制御ゲート７に半導体基板１に対して負電圧を印加
し、半導体基板１を接地する。これにより、浮遊ゲート
電極３と浮遊ゲート電極５間の層間絶縁膜４に１０ＭＶ
／cm程度の強い電界が加わり、トンネル現象により電子
が浮遊ゲート電極５から浮遊ゲート電極３に移動する。According to the present invention, as shown in FIGS. 1 and 2, a data read region having an n-type drain region 8 and a source region 9 provided separately from each other on a p-type semiconductor substrate 1 and a floating gate. A floating gate electrode 3 is formed on the p-type semiconductor substrate 1 via a gate insulating film 2 having a uniform film thickness, and an electrode is used as a memory unit, and is formed on the floating gate electrode 3 via an interlayer insulating film 4. Nonvolatile semiconductor memory using one element of a MOS transistor having a storage region having a stacked structure of a floating gate electrode 5 and a control gate 7 formed on the floating gate electrode 5 via an interlayer insulating film 6 as a memory cell It is a device. A memory array in which a plurality of memory cells are arranged in a matrix of rows and columns, and the drain regions of a plurality of memory cells on the same column are connected to data lines formed for each column, An electrically rewritable nonvolatile semiconductor memory device can be formed by connecting the control gate to the word line formed for each row. In the nonvolatile semiconductor memory device, when an electric erase operation of moving the electrons held in the floating gate electrode 5 to the floating gate electrode 3 is performed, the semiconductor substrate 1 is applied to the control gate 7 of the memory cell to be erased. A negative voltage is applied to ground the semiconductor substrate 1. As a result, 10 MV is applied to the interlayer insulating film 4 between the floating gate electrodes 3 and 5.
A strong electric field of about / cm is applied, and electrons move from the floating gate electrode 5 to the floating gate electrode 3 by the tunnel phenomenon.
【０００７】浮遊ゲート電極３に保持した電子を浮遊ゲ
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。これにより、浮遊ゲ
ート電極３と浮遊ゲート電極５間の層間絶縁膜４に１０
ＭＶ／cm程度の強い電界が上記書込み時と逆方向に加わ
り、トンネル現象により電子が浮遊ゲート電極３から浮
遊ゲート電極５に移動する。When performing an electric write operation of moving the electrons held in the floating gate electrode 3 to the floating gate electrode 5,
A positive voltage is applied to the semiconductor substrate 1 to the control gates 7 of a plurality of memory cells to be written, and all the other electrodes and the semiconductor substrate 1 are grounded. As a result, the interlayer insulating film 4 between the floating gate electrode 3 and the floating gate electrode 5 has a thickness of 10
A strong electric field of about MV / cm is applied in the direction opposite to that at the time of writing, and the electrons move from the floating gate electrode 3 to the floating gate electrode 5 by the tunnel phenomenon.
【０００８】図３に示すように、この動作により、下段
の浮遊ゲート電極３に電子が蓄積されたときには、メモ
リセルのしきい値電圧が高くなり、また、上段の浮遊ゲ
ート電極５に電子が蓄積されたときには、しきい値電圧
が低くなる。しきい値電圧の差をデータの１と０に対応
させることにより、情報を記憶することができる。二つ
の浮遊ゲート電極ともに、周囲が絶縁膜で覆われている
ので、浮遊ゲート電極中の電荷の外部への放出はない。As shown in FIG. 3, by this operation, when electrons are accumulated in the lower floating gate electrode 3, the threshold voltage of the memory cell is increased, and electrons are accumulated in the upper floating gate electrode 5. When accumulated, the threshold voltage becomes low. Information can be stored by associating the difference in threshold voltage with data 1 and 0. Since the surroundings of both floating gate electrodes are covered with an insulating film, the charges in the floating gate electrodes are not released to the outside.
【０００９】[0009]
【作用】上述した手段によれば、以下の作用により所期
の目的が達成される。According to the above-mentioned means, the intended purpose is achieved by the following actions.
【００１０】本発明の不揮発性半導体記憶装置（図１）
は、浮遊ゲート電極３と浮遊ゲート電極５を積層構造で
備えたメモリセル構造を備えている。消去状態では、浮
遊ゲート電極５に浮遊ゲート電極３よりも多数の電子を
蓄積し、書込み状態では、浮遊ゲート電極３に浮遊ゲー
ト電極５よりも多くの電子を蓄積している。この時、電
子のやりとりは浮遊ゲート間の層間絶縁膜４を介したＦ
−Ｎトンネル現象を用いて行う。したがって、メモリセ
ルのデータの書き換えに伴って層間絶縁膜中に正孔が蓄
積するものの、従来のＮＯＲ型フラッシュメモリとは異
なり、ゲート酸化膜を介した電荷の移動が生じず、ゲー
ト酸化膜中に正孔は蓄積しない。すなわち、本発明で
は、書換え回数を増加してもゲート酸化膜とシリコン基
板界面における界面準位が発生せず、メモリセルの電流
駆動能力βは低下しない。したがって、書換え回数に伴
う、直流特性の変動が生じない不揮発性半導体記憶装置
を提供することができる。Nonvolatile semiconductor memory device of the present invention (FIG. 1)
Has a memory cell structure including the floating gate electrode 3 and the floating gate electrode 5 in a laminated structure. In the erased state, more electrons are stored in the floating gate electrode 5 than in the floating gate electrode 3, and in the written state, more electrons are stored in the floating gate electrode 3 than in the floating gate electrode 5. At this time, electrons are exchanged by F through the interlayer insulating film 4 between the floating gates.
-Use the N-tunnel phenomenon. Therefore, although the holes are accumulated in the interlayer insulating film as the data in the memory cell is rewritten, unlike the conventional NOR flash memory, the electric charge does not move through the gate oxide film, and Holes do not accumulate in the. That is, in the present invention, even if the number of times of rewriting is increased, the interface state at the interface between the gate oxide film and the silicon substrate does not occur, and the current driving capability β of the memory cell does not decrease. Therefore, it is possible to provide a non-volatile semiconductor memory device in which direct current characteristics do not vary with the number of times of rewriting.
【００１１】[0011]
【実施例】本発明の第１の実施例を図２，図４および図
５を用いて説明する。EXAMPLE A first example of the present invention will be described with reference to FIGS. 2, 4 and 5.
【００１２】図４は、制御ゲート７となるワード線に平
行なメモリセルの断面図であり、図２は、ワード線に垂
直な面でのメモリセルの断面図である。また、図５は、
メモリセルの電圧関係を示している。FIG. 4 is a sectional view of the memory cell parallel to the word line which becomes the control gate 7, and FIG. 2 is a sectional view of the memory cell taken along a plane perpendicular to the word line. In addition, FIG.
The voltage relationship of the memory cell is shown.
【００１３】ｐ型半導体基板１上に約１０ｎｍの膜厚を
有するゲート絶縁膜２を形成し、ゲート絶縁膜２上に浮
遊ゲート電極３を形成する。浮遊ゲート電極３上に層間
絶縁膜４と層間絶縁膜１３を形成する。これら層間絶縁
膜４および１３上に浮遊ゲート電極５を形成する。ここ
で、浮遊ゲート電極３および５に対向する層間絶縁膜４
の面積を層間絶縁膜１３の面積の約１／３程度とする。
また、層間絶縁膜４の膜厚を約１０ｎｍとし、層間絶縁
膜１３の膜厚を約５０ｎｍに設定する。すなわち、浮遊
ゲート電極３と浮遊ゲート電極５の間に形成された層間
絶縁膜の中でも強い電界強度が加わる領域を一部に限定
している。A gate insulating film 2 having a thickness of about 10 nm is formed on a p-type semiconductor substrate 1, and a floating gate electrode 3 is formed on the gate insulating film 2. An interlayer insulating film 4 and an interlayer insulating film 13 are formed on the floating gate electrode 3. A floating gate electrode 5 is formed on these interlayer insulating films 4 and 13. Here, the interlayer insulating film 4 facing the floating gate electrodes 3 and 5 is formed.
Is about 1/3 of the area of the interlayer insulating film 13.
The thickness of the interlayer insulating film 4 is set to about 10 nm, and the thickness of the interlayer insulating film 13 is set to about 50 nm. That is, in the interlayer insulating film formed between the floating gate electrode 3 and the floating gate electrode 5, the region to which strong electric field strength is applied is limited to a part.
【００１４】浮遊ゲート電極５上には、約１０ｎｍの膜
厚を有する層間絶縁膜６を介して制御ゲート７を形成し
ている。なお、層間絶縁膜には堆積酸化膜を用いること
ができ、さらに、その膜厚に関しては上記に限定される
ものではない。A control gate 7 is formed on the floating gate electrode 5 via an interlayer insulating film 6 having a film thickness of about 10 nm. A deposited oxide film can be used as the interlayer insulating film, and the film thickness thereof is not limited to the above.
【００１５】図２に示すように、制御ゲート７から浮遊
ゲート電極３までの積層構造が同一形状にパターニング
され、その積層構造の両側のｐ型半導体基板１内に互い
に分離してｎ型のドレイン領域８およびソース領域９を
設けている。As shown in FIG. 2, the laminated structure from the control gate 7 to the floating gate electrode 3 is patterned into the same shape, and n-type drains are separated from each other in the p-type semiconductor substrate 1 on both sides of the laminated structure. A region 8 and a source region 9 are provided.
【００１６】尚、メモリセルを行と列のマトリックス状
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上の該メモリセルの制御ゲートが
行毎に形成されたワード線に接続することにより、電気
的に書き換え可能な不揮発性半導体記憶装置を形成でき
る。A memory array having a plurality of memory cells arranged in a matrix of rows and columns is provided, and drain regions of a plurality of memory cells on the same column are connected to a data line formed for each column, and the same. An electrically rewritable nonvolatile semiconductor memory device can be formed by connecting a control gate of the memory cell on a row to a word line formed for each row.
【００１７】浮遊ゲート電極３に保持した電子を浮遊ゲ
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。上記に示したゲート
酸化膜厚，層間絶縁膜の膜厚設定では、制御ゲート７に
約２０Ｖ加えることにより、浮遊ゲート電極３と浮遊ゲ
ート電極５間の層間絶縁膜４に１０ＭＶ／cm程度の強い
電界が加わり、トンネル現象により電子が浮遊ゲート電
極３から浮遊ゲート電極５に移動する。約１ミリ秒以下
でメモリセルのしきい値電圧を５Ｖ以上に設定すること
ができる。この書込み動作では、同一ワード線上に接続
されたメモリセルの制御ゲートに正電圧が加わるため、
書込みを阻止するために、書込み阻止のメモリセルドレ
イン端子には約１０Ｖの正電圧を印加している。When performing an electric write operation for moving the electrons held in the floating gate electrode 3 to the floating gate electrode 5,
A positive voltage is applied to the semiconductor substrate 1 to the control gates 7 of a plurality of memory cells to be written, and all the other electrodes and the semiconductor substrate 1 are grounded. In setting the gate oxide film thickness and the interlayer insulating film thickness shown above, by applying about 20 V to the control gate 7, the interlayer insulating film 4 between the floating gate electrode 3 and the floating gate electrode 5 has a strong strength of about 10 MV / cm. An electric field is applied, and electrons move from the floating gate electrode 3 to the floating gate electrode 5 by the tunnel phenomenon. The threshold voltage of the memory cell can be set to 5 V or higher in about 1 millisecond or less. In this write operation, since a positive voltage is applied to the control gates of the memory cells connected on the same word line,
In order to prevent writing, a positive voltage of about 10 V is applied to the memory cell drain terminal for writing inhibition.
【００１８】一方、浮遊ゲート電極５に保持した電子を
浮遊ゲート電極３に移動する電気的消去動作を行う際に
は、消去動作の対象となるメモリセルの制御ゲート７に
半導体基板１に対して負電圧を印加し、半導体基板１を
接地する。例えば、制御ゲート７に約−２１Ｖ加えるこ
とにより、浮遊ゲート電極３と浮遊ゲート電極５間の層
間絶縁膜４に１０ＭＶ／cm程度の強い電界を書込み時と
は逆の方向に加えることができる。トンネル現象により
電子が浮遊ゲート電極５から浮遊ゲート電極３に移動
し、メモリセルのしきい値電圧を約０.８Ｖ に設定する
ことができる。On the other hand, when performing an electrical erasing operation in which the electrons held in the floating gate electrode 5 are moved to the floating gate electrode 3, the control gate 7 of the memory cell to be erased is applied to the semiconductor substrate 1. A negative voltage is applied and the semiconductor substrate 1 is grounded. For example, by applying about -21 V to the control gate 7, a strong electric field of about 10 MV / cm can be applied to the interlayer insulating film 4 between the floating gate electrode 3 and the floating gate electrode 5 in the direction opposite to that at the time of writing. Due to the tunnel phenomenon, electrons move from the floating gate electrode 5 to the floating gate electrode 3, and the threshold voltage of the memory cell can be set to about 0.8V.
【００１９】上記に示した消去，書込み動作において、
基板および制御ゲートからの電子の注入，放出を防止す
るために、層間絶縁膜５およびゲート酸化膜厚２に加わ
る電界の強度を５ＭＶ／cm以下に抑制しなければならな
い。本方式では、書き換え動作を層間絶縁膜４を介した
双方向のトンネル電流により行うため、層間絶縁膜４中
に蓄積する電子や正孔が起因するトラップを介した低電
界でのリーク電流の発生が抑制されている。In the erase and write operations described above,
In order to prevent injection and emission of electrons from the substrate and the control gate, the strength of the electric field applied to the interlayer insulating film 5 and the gate oxide film thickness 2 must be suppressed to 5 MV / cm or less. In this method, since the rewriting operation is performed by a bidirectional tunnel current passing through the interlayer insulating film 4, a leak current is generated in a low electric field via a trap caused by electrons and holes accumulated in the interlayer insulating film 4. Is suppressed.
【００２０】本発明の第２の実施例を図６を用いて説明
する。A second embodiment of the present invention will be described with reference to FIG.
【００２１】第１の実施例では、浮遊ゲート電極３と浮
遊ゲート電極５の間での電子のトンネル現象を浮遊ゲー
ト間の層間絶縁膜の一部の領域を用いて行っていた。こ
れに対して、図６では、下層の浮遊ゲート電極３の側壁
に層間絶縁膜１５を形成し、浮遊ゲート３を覆うように
上層の浮遊ゲート電極５を形成した。浮遊ゲート電極３
と浮遊ゲート電極５間での電子のトンネル注入放出は、
側壁の層間絶縁膜を用いて行う。各層間絶縁膜の膜厚設
定の例は、第１の実施例と同様であり、特に、層間絶縁
膜１３は約５０ｎｍ、層間絶縁膜１５は約１０ｎｍであ
るが、これに限定されるものではない。本実施例では、
トンネル領域の面積を浮遊ゲート電極３の高さで制御す
ることが可能となる。In the first embodiment, the tunneling phenomenon of electrons between the floating gate electrodes 3 and 5 is performed by using a part of the interlayer insulating film between the floating gates. On the other hand, in FIG. 6, the interlayer insulating film 15 is formed on the sidewall of the lower floating gate electrode 3, and the upper floating gate electrode 5 is formed so as to cover the floating gate 3. Floating gate electrode 3
The tunnel injection of electrons between the floating gate electrode 5 and the
This is performed using the interlayer insulating film on the side wall. An example of setting the film thickness of each interlayer insulating film is the same as that of the first embodiment. In particular, the interlayer insulating film 13 has a thickness of about 50 nm, and the interlayer insulating film 15 has a thickness of about 10 nm. Absent. In this embodiment,
The area of the tunnel region can be controlled by the height of the floating gate electrode 3.
【００２２】上記二つの実施例では、２層の浮遊ゲート
電極間でのみ電荷の移動を行っているが、例えば、シリ
コン基板１側より、ホットエレクトロン現象ないしはト
ンネル現象を用いて浮遊ゲート電極３中に電子を注入
し、浮遊ゲート電極３と浮遊ゲート電極５中の電子の総
和を変化させ、メモリセルのしきい値電圧を変動させる
ことができる。In the above two embodiments, charges are transferred only between the two layers of floating gate electrodes. For example, from the silicon substrate 1 side, the hot electron phenomenon or tunnel phenomenon is used in the floating gate electrode 3 It is possible to inject electrons into the gate electrode to change the total amount of electrons in the floating gate electrode 3 and the floating gate electrode 5 to change the threshold voltage of the memory cell.
【００２３】また、二つのしきい値電圧状態を情報の１
と０に対応させているが、しきい値電圧の値を二値と規
定する必要はない。メモリセルのしきい値電圧を読み出
しながら、トンネル注入放出現象により、二層の浮遊ゲ
ート間での電子密度の配分を変化させ、メモリセルのし
きい値電圧を多値に制御することが可能であり、一つの
メモリセルで多値の情報を記憶することができる。Further, two threshold voltage states are set as information 1
However, it is not necessary to define the threshold voltage value as a binary value. While reading the threshold voltage of the memory cell, it is possible to control the threshold voltage of the memory cell to multiple values by changing the distribution of the electron density between the floating gates of the two layers by the tunnel injection phenomenon. Yes, one memory cell can store multivalued information.
【００２４】この多値情報の記憶機能を用いると、メモ
リセルをカウンタとして用いることができる。すなわ
ち、図７に示すように、制御ゲートに加える高電圧の時
間に対して、メモリセルのしきい値が上昇する。このし
きい値電圧の変動をセンスアンプにより読み出すことに
より、入力に関するビットカウントが可能である。When this multilevel information storage function is used, the memory cell can be used as a counter. That is, as shown in FIG. 7, the threshold voltage of the memory cell rises with respect to the time of high voltage applied to the control gate. By reading the fluctuation of the threshold voltage with the sense amplifier, it is possible to perform bit counting on the input.
【００２５】[0025]
【発明の効果】本発明によれば、電気的に書換え可能な
不揮発性半導体記憶装置において、二層の浮遊ゲート電
極間でのトンネル現象を用いて書込み，消去の両動作を
行うため、ゲート酸化膜の劣化が発生せず、書き換え回
数に依存したメモリセルの駆動能力の低下の問題が生じ
ない。その結果、百万回以上の書き換え回数を達成する
ことができた。また、書込み，消去の両動作ともに１ビ
ットあたりの消費電流が１ｎＡ以下であり、消費電力を
抑制できる。これにより、メモリチップの外部３Ｖ単一
電源化が可能である。さらに、本発明のメモリセルで
は、１ビットの情報が一つのＭＯＳ型トランジスタで記
憶できるため、メモリセル面積の低減化が可能である。According to the present invention, in an electrically rewritable non-volatile semiconductor memory device, since both writing and erasing operations are performed by using the tunnel phenomenon between two layers of floating gate electrodes, gate oxidation is performed. The film does not deteriorate, and the problem that the driving capability of the memory cell is lowered depending on the number of times of rewriting does not occur. As a result, it has been possible to achieve the number of rewrites of 1 million or more. Further, the current consumption per bit in both the writing and erasing operations is 1 nA or less, and the power consumption can be suppressed. This allows the memory chip to have a single external 3V power supply. Further, in the memory cell of the present invention, 1-bit information can be stored in one MOS transistor, so that the memory cell area can be reduced.
【００２６】本発明により製作された大規模不揮発性半
導体メモリチップにより、小型携帯用ファイルカードが
実現できるとともに、多量の画像データを処理する電子
スチルカメラ用のデータ保存用ファイルシステムを構築
でき、さらに、高品質音楽観賞用カード型の携帯型録音
再生機の製作が可能になる。With the large-scale non-volatile semiconductor memory chip manufactured according to the present invention, a small portable file card can be realized and a data storage file system for an electronic still camera that processes a large amount of image data can be constructed. , It becomes possible to manufacture a high-quality card-type portable recording / playback device for listening to music.
【図１】本発明の不揮発性半導体記憶装置に用いられる
メモリセルの断面図。FIG. 1 is a cross-sectional view of a memory cell used in a nonvolatile semiconductor memory device of the present invention.
【図２】本発明の第１の実施例における不揮発性半導体
記憶装置のワード線に垂直な断面図。FIG. 2 is a cross-sectional view perpendicular to the word line of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図３】本発明の不揮発性半導体記憶装置の直流特性
図。FIG. 3 is a DC characteristic diagram of the nonvolatile semiconductor memory device of the present invention.
【図４】本発明の第１の実施例における不揮発性半導体
記憶装置のワード線に並行な断面構造図。FIG. 4 is a sectional structural view parallel to a word line of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図５】本発明の不揮発性半導体記憶装置の浮遊ゲート
電圧特性図。FIG. 5 is a floating gate voltage characteristic diagram of the nonvolatile semiconductor memory device of the present invention.
【図６】本発明の第２の実施例における不揮発性半導体
記憶装置のワード線に並行な断面図。FIG. 6 is a cross-sectional view of a nonvolatile semiconductor memory device according to a second embodiment of the present invention, which is parallel to a word line.
【図７】メモリセルのしきい値電圧の変動と制御ゲート
への電圧印加時間の関係を示す説明図。FIG. 7 is an explanatory diagram showing a relationship between a variation in threshold voltage of a memory cell and a voltage application time to a control gate.
１…ｐ型半導体基板、２…ゲート酸化膜、３，５…浮遊
ゲート電極、４，６，１３，１５…層間絶縁膜、７…制
御ゲート、９…ソース領域、８…ドレイン領域、１０…
絶縁膜、１１，１２…絶縁膜。DESCRIPTION OF SYMBOLS 1 ... P-type semiconductor substrate, 2 ... Gate oxide film, 3, 5 ... Floating gate electrode, 4, 6, 13, 15 ... Interlayer insulating film, 7 ... Control gate, 9 ... Source region, 8 ... Drain region, 10 ...
Insulating film, 11, 12 ... Insulating film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/10 ４７１ 7210−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location G11C 16/04 H01L 27/10 471 7210-4M
Claims (5)
前記記憶領域が複数の記憶単位の積層構造からなること
を特徴とする不揮発性半導体記憶装置。1. A data read area and a storage area are stacked,
A nonvolatile semiconductor memory device, wherein the memory area has a laminated structure of a plurality of memory units.
み出し領域となるチャネル領域と、ゲート電極間に、記
憶領域となる複数層の積層構造の浮遊ゲートを有するこ
とを特徴とする不揮発性半導体記憶装置。2. A non-volatile semiconductor memory device comprising a MOS transistor having a channel region serving as a data read region and a floating gate having a stacked structure of a plurality of layers serving as a memory region between gate electrodes.
ス領域およびドレイン領域を備え、前記ソース領域の表
面から前記ドレイン領域の表面にかけて均一な膜厚を有
するゲート絶縁膜を介して形成された第１の浮遊ゲート
電極と、前記第１の浮遊ゲート電極の上に第１の層間絶
縁膜を介して形成された第２の浮遊ゲート電極と、前記
第２の浮遊ゲート電極上に第２の層間絶縁膜を介して形
成された制御ゲートを備えたことを特徴とする不揮発性
半導体記憶装置。3. A first-conductivity-type semiconductor substrate is provided with a second-conductivity-type source region and a drain region, and is formed through a gate insulating film having a uniform thickness from the surface of the source region to the surface of the drain region. A first floating gate electrode, a second floating gate electrode formed on the first floating gate electrode via a first interlayer insulating film, and a second floating gate electrode on the second floating gate electrode. 2. A non-volatile semiconductor memory device comprising a control gate formed via a second interlayer insulating film.
び第２の浮遊ゲート電極間で電荷を移動し、しきい値電
圧差を発生する不揮発性半導体記憶装置。4. The non-volatile semiconductor memory device according to claim 2, wherein charges are transferred between the first and second floating gate electrodes to generate a threshold voltage difference.
ス領域およびドレイン領域を備え、前記ソース領域の表
面から前記ドレイン領域の表面にかけて均一な膜厚を有
するゲート絶縁膜を介して形成された第１の浮遊ゲート
電極と、前記第１の浮遊ゲート電極の直上に第１の層間
絶縁膜を介し、前記第１の浮遊ゲート電極の側面に第２
の層間絶縁膜を介して形成された第２の浮遊ゲート電極
と、前記第２の浮遊ゲート電極上に第３の層間絶縁膜を
介して形成された制御ゲートを備えたことを特徴とする
不揮発性半導体記憶装置。5. A first-conductivity-type semiconductor substrate is provided with a second-conductivity-type source region and a drain region, and is formed through a gate insulating film having a uniform thickness from the surface of the source region to the surface of the drain region. A first floating gate electrode formed on the first floating gate electrode and a second floating gate electrode on the side surface of the first floating gate electrode via a first interlayer insulating film directly above the first floating gate electrode.
And a control gate formed on the second floating gate electrode with a third interlayer insulating film interposed between the second floating gate electrode and the control gate. Semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133145A JPH06350097A (en) | 1993-06-03 | 1993-06-03 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133145A JPH06350097A (en) | 1993-06-03 | 1993-06-03 | Nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350097A true JPH06350097A (en) | 1994-12-22 |
Family
ID=15097789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133145A Pending JPH06350097A (en) | 1993-06-03 | 1993-06-03 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350097A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-06-03 JP JP5133145A patent/JPH06350097A/en active Pending
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