KR100521430B1 - Method for programming by the flash memory - Google Patents
Method for programming by the flash memory Download PDFInfo
- Publication number
- KR100521430B1 KR100521430B1 KR10-2003-0035421A KR20030035421A KR100521430B1 KR 100521430 B1 KR100521430 B1 KR 100521430B1 KR 20030035421 A KR20030035421 A KR 20030035421A KR 100521430 B1 KR100521430 B1 KR 100521430B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- data
- semiconductor substrate
- gate
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000007667 floating Methods 0.000 claims abstract description 126
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 53
- 230000008878 coupling Effects 0.000 claims description 25
- 238000010168 coupling process Methods 0.000 claims description 25
- 238000005859 coupling reaction Methods 0.000 claims description 25
- 230000010354 integration Effects 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 description 19
- 239000010410 layer Substances 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Abstract
본 발명은 플래쉬 메모리 및 이를 이용한 프로그램 방법에 관한 것으로, 특히, 일반적인 모스 트랜지스터 형성 공정에 의하여 형성되는 모스 트랜지스터 구조의 게이트 전극 양측면에 스페이서 형태의 플로팅 게이트를 형성하고 게이트 전극을 사이에 두고 이격하며 소스 영역과 드레인 영역이 서로 변경 가능한 제1, 제2 소스 및 드레인 영역을 형성함으로써, 플래쉬 메모리 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상 구현 할 수 있어 반도체 소자의 고용량화 및 고집적화를 이룰 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory and a program method using the same. In particular, a floating gate in a spacer form is formed on both sides of a gate electrode of a MOS transistor structure formed by a general MOS transistor forming process, and spaced apart from each other with a gate electrode interposed therebetween By forming the first and second source and drain regions in which the region and the drain region can be changed from each other, at least two bits can be implemented in one cell without increasing the area of the flash memory cell, thereby achieving high capacity and high integration of the semiconductor device. Can be.
Description
본 발명은 메모리 소자 및 동작 방법에 관한 것으로, 보다 상세하게는 고용량의 플로팅 게이트를 갖는 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법에 관한 것이다. The present invention relates to a memory device and an operation method, and more particularly, to a flash memory having a high-capacity floating gate and a data program method using the same.
일반적으로 플래쉬 메모리는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 기록과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.In general, flash memory starts from the desire to realize the advantages of erasable programmable read only memory (EPROM) and electrically erasable programmable read only memory (EEPROM) at the same time. It is aimed at low manufacturing cost in terms of chip size.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비 휘발성 반도체 메모리지만 정보의 기록과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.In addition, the flash memory is a non-volatile semiconductor memory that does not lose data even when the power supply is interrupted. However, since the flash memory has the characteristics of a random access memory (RAM) in that the recording and erasing of information is easily performed in the system, a memory card is used. It is used for a storage device that replaces a hard disk of a portable office automation device.
이러한 플래쉬 메모리 셀들의 동작 중 데이터의 기록은 열-전자(hot-electron)를 드레인 영역에 형성시킨 다음 게이트 절연막을 통하여 플로팅 게이트로 주입시킴으로써 이루어지며, 플래쉬 메모리 셀의 소거 동작은 F-N(Fowler-Nordheim) 터널링을 이용하여 플로팅 게이트에 주입된 전자를 소스 영역으로 방전시킴으로써 소거 동작을 수행한다.The writing of data during the operation of such flash memory cells is performed by forming hot-electrons in the drain region and injecting them into the floating gate through the gate insulating layer. The erase operation of the flash memory cells is performed by Fowler-Nordheim. An erase operation is performed by discharging electrons injected into the floating gate to the source region using tunneling.
그러면, 도 1을 참조하여 종래 일반적인 플래쉬 메모리를 개략적으로 설명한다.Next, a general general flash memory will be described with reference to FIG. 1.
도 1에 도시한 바와 같이 플래쉬 메모리는, 반도체 기판(1)의 소자 영역 상부의 일부 영역에 게이트 산화막(2)이 형성되어 있으며, 게이트 산화막(2)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(3)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드(storage node) 역할을 한다. As shown in FIG. 1, in the flash memory, a gate oxide film 2 is formed in a portion of an upper portion of an element region of the semiconductor substrate 1, and a floating gate 3 made of polysilicon is formed on the gate oxide film 2. ) Is formed so that it is not connected to the outside and serves as an electronic storage node.
그리고, 플로팅 게이트(3)의 상부에는 산화막과 질화막 및 산화막이 순차적으로 적층된 구조의 유전막(4)이 형성되어 있다. A dielectric film 4 having a structure in which an oxide film, a nitride film, and an oxide film are sequentially stacked is formed on the floating gate 3.
이어, 유전막(4)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(5)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 게이트 산화막(2), 플로팅 게이트(3), 유전막(4) 및 컨트롤 게이트(5)를 포함하는 게이트의 측면에는 절연막으로 형성된 스페이서(spacer)(7)가 형성되어 있으며, 스페이서(7) 하부의 반도체 기판에는 반도체 기판(1)과는 반대 도전형의 불순물이 저농도로 도핑된 LDD(Lightly doped drain)(6)가 형성되고 있고, LDD(6)와 접하는 드러난 반도체 기판(1)에는 LDD(6)와 동일 도전형의 불순물이 고농도로 도핑된 소스 및 드레인 영역(8)이 형성되어 있다.Subsequently, a control gate 5 made of polysilicon is formed on the dielectric layer 4 to serve as a gate in the general MOS transistor. A spacer 7 formed of an insulating film is formed on a side surface of the gate including the gate oxide film 2, the floating gate 3, the dielectric film 4, and the control gate 5. Lightly doped drain (LDD) 6 is formed in the lower semiconductor substrate, which is lightly doped with impurities of a conductivity type opposite to that of the semiconductor substrate 1, and the LDD is exposed in the exposed semiconductor substrate 1 in contact with the LDD 6. The source and drain regions 8 doped with a high concentration of impurities of the same conductivity type as in (6) are formed.
그러나, 상기와 같은 종래 기술에 의한 플로팅 게이트는 높은 플로팅 게이트 전압을 컨트롤 게이트로부터 얻기 위해서 높은 충전 용량이 요구된다. 그래서, 높은 충전 용량을 얻기 위해 플로팅 게이트와 컨트롤 게이트간의 오버랩(overlap)을 증가시키거나, 플로팅 게이트와 컨트롤 게이트 사이에 증착되는 절연층을 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 작게 형성하였다. 그러나, 상기 방법 중 절연층에 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 낮추는 방법은 플로팅 게이트의 충전 용량을 높일 수는 있지만 누설 전류가 커지는 문제가 발생하며, 플로팅 게이트와 컨트롤 게이트 간의 오버랩(overlap)을 증가시키는 방법은 플래쉬 메모리 셀 면적이 증가되는 문제가 발생하여 플로팅 게이트의 충전 용량을 높이는데 어려움이 발생한다.However, the above-described floating gate according to the prior art requires a high charge capacity to obtain a high floating gate voltage from the control gate. Therefore, to increase the overlap between the floating gate and the control gate in order to obtain a high charge capacity, or to use an insulating layer deposited between the floating gate and the control gate using a material having a high dielectric constant, or to reduce the thickness of the insulating layer Formed. However, the method of using a material having a high interlayer dielectric for the insulating layer or reducing the thickness of the insulating layer may increase the charging capacity of the floating gate, but causes a problem of a large leakage current. The method of increasing the overlap has a problem in that the flash memory cell area is increased, which makes it difficult to increase the charge capacity of the floating gate.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 전극의 양측면에 스페이서 형태로 형성하는 플로팅 게이트와 제1, 제2 소스 및 드레인 영역을 이용하여 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상 구현할 수 있는 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention solves the problems of the prior art as described above, and an object of the present invention is to provide an area of a cell by using a floating gate and first and second source and drain regions formed on both sides of the gate electrode in the form of a spacer. The present invention provides a flash memory and a data program method using the same, which can implement at least 2 bits in a single cell without increasing.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판, 반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트 전극, 게이트 전극의 양측면에 형성되어 있고 상기 반도체 기판의 일부분을 덮고 있는 커플링 유전막, 커플링 유전막 위와 측면에 스페이서 형태로 형성되어 있는 제1, 제2 플로팅 게이트, 제1, 제2 플로팅 게이트의 측면에 형성되어 있는 스페이서 및 반도체 기판에 형성되어 있으며 상기 게이트 전극을 사이에 두고 이격되어 있는 제1, 제2 소스 및 드레인 영역을 포함하는 플래쉬 메모리를 제공한다.In order to achieve the above object, the present invention provides a semiconductor substrate, a gate insulating film partially formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, a couple formed on both sides of the gate electrode and covering a portion of the semiconductor substrate. First and second floating gates formed in a ring shape over the coupling dielectric layer and on the side of the coupling dielectric layer, spacers formed on side surfaces of the first and second floating gates, and a semiconductor substrate, and the gate electrode interposed therebetween. A flash memory including first and second source and drain regions spaced apart from each other is provided.
또한, 제1, 제2 소스 및 드레인 영역은 소스 영역과 드레인 영역이 서로 변경 가능하게 하는 것이 바람직하다.The first and second source and drain regions are preferably such that the source region and the drain region can be changed from one another.
또한, 게이트 절연막과 커플링 유전막은 동일한 두께로 형성하여 0.5의 커플링 비를 유지하는 것이 바람직하다.In addition, the gate insulating film and the coupling dielectric film are preferably formed to have the same thickness to maintain a coupling ratio of 0.5.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
이하, 첨부한 도면을 참고로 하여, 본 발명의 일 실시예에 따른 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법에 대해 상세히 설명한다. Hereinafter, with reference to the accompanying drawings, a flash memory and a data program method using the same according to an embodiment of the present invention will be described in detail.
도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이고, 도 3는 도 2에 대한 용량성 커플링을 설명하기 위해 도시한 등가회로도이다.2 is a cross-sectional view schematically illustrating a flash memory according to an embodiment of the present invention, and FIG. 3 is an equivalent circuit diagram illustrating a capacitive coupling for FIG. 2.
먼저, 도 2에 도시한 바와 같이 본 발명의 일 실시예에 따른 플래쉬 메모리는 반도체 기판(10)의 액티브 영역 위의 일부 영역에 산화막으로 이루어진 게이트 절연막(20)이 형성되어 있으며, 게이트 절연막(20) 위에는 폴리 실리콘으로 이루어진 게이트 전극(30)이 형성되어 있다. 그리고, 게이트 전극(30)의 측면과 위에는 커플링 유전막(40)이 형성되어 있다. First, as shown in FIG. 2, in the flash memory according to the exemplary embodiment of the present invention, a gate insulating film 20 made of an oxide film is formed in a portion of an active region of the semiconductor substrate 10, and the gate insulating film 20 is formed. ), A gate electrode 30 made of polysilicon is formed. A coupling dielectric film 40 is formed on the side and top of the gate electrode 30.
커플링 유전막(40)의 양측면에는 커플링 유전막(40)의 높이와 동일하거나 낮게 폴리 실리콘으로 이루어진 제1, 제2 플로팅 게이트(50, 55)가 형성되어 있다. 이때, 제1, 제2 플로팅 게이트((50, 55)는 스페이서 형태로 형성되어 전하의 스토리지 노드 역할을 한다. First and second floating gates 50 and 55 made of polysilicon are formed on both sides of the coupling dielectric layer 40, which is equal to or lower than the height of the coupling dielectric layer 40. In this case, the first and second floating gates 50 and 55 are formed in a spacer shape to serve as a storage node for charge.
스페이서 형태의 제1, 제2 플로팅 게이트(50, 55) 측면에는 절연물로 이루어진 스페이서(도시하지 않음)가 형성되어 플로팅 게이트를 보호하는 보호막 역할을 한다. Spacers (not shown) made of an insulator are formed on side surfaces of the first and second floating gates 50 and 55 in the form of a spacer, and serve as a protective layer to protect the floating gate.
그리고, 제1, 제2 플로팅 게이트(50, 55) 하부의 반도체 기판(10)에는 반도체 기판(10)과는 반대 도전형의 불순물을 주입되어 이루어진 제1 및 제2 소스/드레인 영역(60, 65)이 형성되어 있다. 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65)은 제1, 제2 플로팅 게이트(50, 55)의 측면에 형성되는 스페이서 및 게이트 전극(30)을 사이에 두고 이격하며 액티브영역에 형성되어 있다.The first and second source / drain regions 60 formed by implanting impurities of a conductivity type opposite to the semiconductor substrate 10 are injected into the semiconductor substrate 10 under the first and second floating gates 50 and 55. 65) is formed. The first source / drain region 60 and the second source / drain region 65 are spaced apart from each other with spacers and gate electrodes 30 formed on side surfaces of the first and second floating gates 50 and 55 interposed therebetween. It is formed in the active region.
이때, 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65)은 각각 제1 플로팅 게이트(50)와 제2 플로팅 게이트(55)의 하부 일부분과 중첩하도록 형성되어 있다. In this case, the first source / drain region 60 and the second source / drain region 65 are formed to overlap the lower portions of the first floating gate 50 and the second floating gate 55, respectively.
그러면 본 발명에 따른 플래쉬 메모리 구조에 대한 용량성 커플링에 대하여 도 3 및 위에서 상술한 도 2를 참고하여 설명한다.Next, the capacitive coupling for the flash memory structure according to the present invention will be described with reference to FIG. 3 and FIG. 2 described above.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리의 등가 회로도이다.3 is an equivalent circuit diagram of a flash memory according to an embodiment of the present invention.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 플래쉬 메모리는 5개의 커패시터를 직렬 및 병렬로 연결한 상태의 회로로 표현된다. 즉, 제1 플로팅 게이트(50)와 게이트 전극(30) 사이에 형성되는 커패시터(C1)와 제1 플로팅 게이트(50)와 제1 소스 및 드레인 영역(60) 사이에 형성되는 기생 커패시터(C4)가 직렬로 연결되어 있고, 제2 플로팅 게이트(55)와 게이트 전극(30) 사이에 형성되는 커패시터(C2)와 제2 플로팅 게이트(55)와 제2 소스 및 드레인 영역(65) 사이에 형성되는 기생 커패시터(C5)가 직렬로 연결되어 있으며, 게이트 전극(30)과 반도체 기판(10) 사이에 형성되는 기생 커패시터(C3)가 이들 두 직렬 회로와 게이트 전극(30)을 공통 노드로 하여 병렬로 연결되어 있다. As shown in FIG. 3, a flash memory according to an embodiment of the present invention is represented by a circuit in which five capacitors are connected in series and in parallel. That is, the capacitor C1 formed between the first floating gate 50 and the gate electrode 30 and the parasitic capacitor C4 formed between the first floating gate 50 and the first source and drain regions 60. Is connected in series and is formed between the capacitor C2 and the second floating gate 55 and the second source and drain regions 65 formed between the second floating gate 55 and the gate electrode 30. A parasitic capacitor C5 is connected in series, and a parasitic capacitor C3 formed between the gate electrode 30 and the semiconductor substrate 10 is connected in parallel with these two series circuits and the gate electrode 30 as a common node. It is connected.
이상과 같이, 모스 트랜지스터 형성 공정에 의해 형성되는 모스 트랜지스터 구조의 게이트 전극(30)을 사이에 두고 게이트 전극(30)의 양측면에 스페이서 형태로 제1, 제2 플로팅 게이트(50, 55)를 형성하면 플로팅 게이트(50, 55)의 전하 저장 용량이 증가함은 물론 제1 및 제2 소스/드레인 영역(60, 65)을 이용하여 플래쉬 메모리 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상의 데이터를 저장할 수 있다.As described above, the first and second floating gates 50 and 55 are formed on both sides of the gate electrode 30 in the form of spacers with the gate electrode 30 of the MOS transistor structure formed by the MOS transistor forming process interposed therebetween. In addition, the charge storage capacity of the floating gates 50 and 55 increases, and at least two bits into one cell without increasing the area of the flash memory cell using the first and second source / drain regions 60 and 65. The above data can be stored.
그러면, 이러한 구조의 본 발명의 일 실시예에 따른 플래쉬 메모리의 프로그램 방법을 도 4 내지 도 10 및 위에서 상술한 도 2를 참고로 설명한다.Next, a method of programming a flash memory according to an embodiment of the present invention having such a structure will be described with reference to FIGS. 4 to 10 and FIG. 2 described above.
도 4는 제1 플로팅 게이트(50)에 데이터를 기록하는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.4 is a schematic cross-sectional view of a flash memory for explaining a method of writing data to the first floating gate 50.
먼저, 제1 플로팅 게이트(50)에 데이터를 기록하기 위한 바이어스(Bias) 조건으로 반도체 기판(10)과 제2 소스/드레인 영역(65)은 접지(ground) 시키며, 게이트 전극(30)과 제1 소스/드레인 영역(60)에는 데이터 기록 전압, 일 예로 2~5[V] 범위에서 동일한 양(+)전압을 인가한다. 여기서, 게이트 전극(30)과 제1 소스/드레인 영역(60)에 인가하는 전압은 열-전자(Hot-Electron)가 가장 잘 주입되는 전압으로 인가하면 되는데, 너무 큰 전압을 인가하게 되면 게이트 전극(30)에 인가된 전계가 제2 플로팅 게이트(55)에 영향을 미치게 되어 프로그램에 오류가 발생한다. 따라서, 본 실시예에서는 게이트 전극(30)과 제1 소스/드레인 영역(60)에 각각 5[V] 를 인가하는 것으로 예시한다.First, the semiconductor substrate 10 and the second source / drain region 65 are grounded under a bias condition for writing data to the first floating gate 50, and the gate electrode 30 and the first electrode are grounded. The same source voltage is applied to the one source / drain region 60 in the range of data writing voltage, for example, 2 to 5 [V]. In this case, the voltage applied to the gate electrode 30 and the first source / drain region 60 may be applied as a voltage at which hot-electrons are best injected. An electric field applied to 30 affects the second floating gate 55, causing an error in the program. Therefore, in the present exemplary embodiment, 5 [V] is applied to the gate electrode 30 and the first source / drain region 60, respectively.
위와 같은 바이어스 조건이 인가되면, 게이트 전압에 이끌린 전자가 반도체 기판(10) 표면에 반전층 채널을 형성한다. 따라서, 제2 소스/드레인 영역(65)에서 채널로 전자가 주입되고 주입된 전자는 제2 소스/드레인 영역(65)과 제1 소스/드레인 영역(60) 사이에 형성된 수평 전계에 의해 가속된다. 이 때, 수평 전계는 핀치-오프(Pinch-off)가 일어나는 영역에서부터 제1 소스/드레인 영역(60)의 경계면까지 급격히 증가하므로 전자도 이 부분을 통과하면서 충분히 가속되어 실리콘 기판의 전도대역과 게이트 산화막의 전도대역의 에너지 차이인 3.1[eV]이상의 에너지를 갖는다. 이렇게 3.1[eV]이상의 에너지를 갖는 전자 즉, 열-전자들은 제1 플로팅 게이트(50)에서 반도체 기판(10)으로 가해지는 수직 전계에 이끌려 게이트 산화막의 전도대역을 넘어 제1 플로팅 게이트(50)로 주입되게 된다. 주입된 전자들은 제1 플로팅 게이트(50)와 게이트 절연막(20) 및 커플링 유전막(40)의 에너지 밴드 차에 의해 형성된 전위 우물(Potential Well)에 갇히게 되어 인가한 바이어스를 제거하여도 제1 플로팅 게이트(50)에 남는다. 이때, 제1 플로팅 게이트(50)에 남은 열-전자는 A"로 표시된 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압을 증가시킨다.When the above bias condition is applied, electrons attracted to the gate voltage form the inversion layer channel on the surface of the semiconductor substrate 10. Thus, electrons are injected into the channel from the second source / drain region 65 and the injected electrons are accelerated by the horizontal electric field formed between the second source / drain region 65 and the first source / drain region 60. . At this time, the horizontal electric field rapidly increases from the region where the pinch-off occurs to the interface of the first source / drain region 60, so that electrons are also sufficiently accelerated while passing through this portion, so that the conduction band and the gate of the silicon substrate are sufficiently accelerated. It has an energy of 3.1 [eV] or more, which is the energy difference of the conduction band of the oxide film. Thus, electrons having energy of 3.1 [eV] or more, that is, heat-electrons, are attracted to the vertical electric field applied from the first floating gate 50 to the semiconductor substrate 10 to cross the conduction band of the gate oxide film, and thus the first floating gate 50. To be injected into. The injected electrons are trapped in the potential well formed by the energy band difference between the first floating gate 50, the gate insulating film 20, and the coupling dielectric film 40, so that the first floating is removed even if the applied bias is removed. It remains at the gate 50. At this time, the heat-electron remaining in the first floating gate 50 increases the threshold voltage, which is a voltage for forming the channel 70 in the semiconductor substrate 10 under the first floating gate 50 indicated by A ″.
이 때, 제2 플로팅 게이트(55)에는 열-전자 주입이 일어나지 않으므로 데이터 기록이 되지 않는다.At this time, since the heat-electron injection does not occur in the second floating gate 55, data writing is not performed.
한편, 제1 플로팅 게이트(50)에 데이터를 기록하는 방법으로 게이트 전극(30)에 일정 전압 범위 내에서 낮은 전압에서 높은 전압으로 상승시키며 데이터를 기록할 수 있다. 예를 들어, 2~5[V] 전압 범위에서 0.1~0.5[V]씩 전압을 증가시키면서 일정 시간 동안 데이터를 기록하면서 각 단계의 데이터 기록 문턱전압을 검출하여 기준 데이터 기록 문턱전압을 넘어가면 데이터 기록 동작을 종료시킨다.Meanwhile, as a method of writing data to the first floating gate 50, data may be written to the gate electrode 30 from a low voltage to a high voltage within a predetermined voltage range. For example, while recording data for a certain time while increasing the voltage by 0.1 to 0.5 [V] in the 2 to 5 [V] voltage range, the data recording threshold voltage of each step is detected and the data exceeds the reference data recording threshold voltage. The recording operation ends.
도 5는 제1 플로팅 게이트(50)에 기록된 데이터를 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.5 is a schematic cross-sectional view of a flash memory for explaining a method of erasing data written to the first floating gate 50.
먼저, 제1 플로팅 게이트(50)에 기록된 데이터를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부(-)의 데이터 소거 전압, 제1 소스/드레인 영역(60)에 양(+)의 데이터 소거 전압을 인가하고, 제2 소스/드레인 영역(65)과 반도체 기판(10)은 플로팅(floating)시킨다. 이때, 데이터 소거 전압은 5~15[V]로 하는 것이 바람직하다. First, a negative data erase voltage is applied to the gate electrode 30 and a positive value is applied to the first source / drain region 60 under a bias condition for erasing data written to the first floating gate 50. A data erase voltage of +) is applied, and the second source / drain region 65 and the semiconductor substrate 10 are floating. At this time, the data erase voltage is preferably set to 5 to 15 [V].
이렇게 하면, 제1 소스/드레인 영역(60)에서 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계만 남고 나머지 전계는 소멸한다. In this case, only the electric field in the first source / drain region 60 passing through the first floating gate 50 to the gate electrode 30 remains and the remaining electric field disappears.
또한, 게이트 절연막(20)과 커플링 유전막(40)의 두께가 동일하게 형성되어 0.5의 커플링 비를 갖게 되어 제1 플로팅 게이트(50)와 제1 소스 및 드레인 영역(60)에 인가되는 전위차는 약 10[V]가 된다. In addition, the gate insulating layer 20 and the coupling dielectric layer 40 have the same thickness, and have a coupling ratio of 0.5, and thus the potential difference applied to the first floating gate 50 and the first source and drain regions 60. Becomes about 10 [V].
그러므로, 상술한 바이어스 조건에서는 제1 플로팅 게이트(50)에 주입된 전자들이 제1 소스/드레인 영역(60)에서 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제1 소스/드레인 영역(60)으로 빠져나가 데이터의 소거가 이루어진다. 이와 같이, 제1 소스/드레인 영역(60)으로 열-전자가 빠져나가면 B"로 표시한 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압이 낮아진다. Therefore, under the above bias condition, electrons injected into the first floating gate 50 are directed by an electric field directed from the first source / drain region 60 to the gate electrode 30 via the first floating gate 50. Direct tunneling is performed to the first source / drain area 60 to erase data. As such, when the heat-electrons exit the first source / drain region 60, the threshold voltage, which is a voltage for forming the channel 70 in the semiconductor substrate 10 under the first floating gate 50 indicated by B ″. Is lowered.
이 때, 제2 플로팅 게이트(55)와 제2 소스/드레인 영역(65) 사이에는 전계가 형성되지 않기 때문에 제2 플로팅 게이트(55)의 소거는 이루어지지 않는다.At this time, since the electric field is not formed between the second floating gate 55 and the second source / drain region 65, the second floating gate 55 is not erased.
도 6은 제1 플로팅 게이트(50)에 기록되어 있거나 소거되어 있는 상태를 읽는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.6 is a schematic cross-sectional view of a flash memory for explaining a method of reading a state that is written or erased in the first floating gate 50.
제1 플로팅 게이트(50)의 상태를 읽어내기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 제1 데이터 읽기 전압, 일 예로 양(+)전압으로 약 0~5[V] 인가하고 제2 소스/드레인 영역(65)에 제2 데이터 읽기 전압, 일 예로 양(+)전압으로 1[V] 이하를 인가하며 제1 소스/드레인 영역(60)과 반도체 기판(10)은 모두 접지(ground) 시킨다. 여기서 제2 소스/드레인 영역(65)에 제2 데이터 읽기 전압으로 1[V] 이하의 양(+)전압을 인가하는 이유는 제2 소스/드레인 영역(65)에 높은 양(+)전압을 인가할 경우 제2 플로팅 게이트(55)에 열-전자가 주입될 수 있기 때문이다. 본 발명에서는 안정된 읽기 동작을 하기 위해 제2 소스/드레인 영역(65)에 0.5[V]의 양(+)전압을 인가한다.As a bias condition for reading the state of the first floating gate 50, a first data read voltage, for example, a positive voltage, is about 0 to 5 [V] to the gate electrode 30, and a second voltage is applied to the gate electrode 30. A second data read voltage, for example, a positive voltage or less, is applied to the source / drain region 65 by 1 [V] or less, and both the first source / drain region 60 and the semiconductor substrate 10 are grounded. ) The reason why the positive voltage below 1 [V] is applied to the second source / drain region 65 as the second data read voltage is due to the high positive voltage applied to the second source / drain region 65. This is because heat-electrons may be injected into the second floating gate 55 when applied. In the present invention, a positive voltage of 0.5 [V] is applied to the second source / drain region 65 in order to perform a stable read operation.
먼저, 제1 플로팅 게이트(50)가 데이터 기록이 되어 있어 제1 플로팅 게이트(50) 하부의 반도체 기판(10)의 문턱전압이 3[V]일 경우 제1 플로팅 게이트(50) 하부 이외의 게이트 영역에는 채널이 형성되어 있다. 그러나, 0.5의 커플링 비를 갖는 제1 플로팅 게이트(50)에는 1.5[V]의 전압만 인가된 상태이므로 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에는 채널이 형성되지 않는다. 즉 C로 표시한 제1 플로팅 게이트(50) 하부의 반도체 기판(10) 표면에는 전위 장벽이 형성되어 제1 소스/드레인 영역(60)에서 전자들이 채널(70)에 주입되는 것을 방해하여 전류를 흐르지 않게 한다.First, when the threshold voltage of the semiconductor substrate 10 under the first floating gate 50 is 3 [V] since the first floating gate 50 is data written, gates other than the lower part of the first floating gate 50 may be used. Channels are formed in the region. However, since only a voltage of 1.5 [V] is applied to the first floating gate 50 having a coupling ratio of 0.5, no channel is formed in the semiconductor substrate 10 under the first floating gate 50. That is, a potential barrier is formed on the surface of the semiconductor substrate 10 under the first floating gate 50, which is indicated by C, to prevent electrons from being injected into the channel 70 in the first source / drain region 60 so as to generate a current. Do not flow.
반면에, 제1 플로팅 게이트에 데이터가 소거되어 있어 제1 플로팅 게이트(50) 하부의 반도체 기판(10)의 문턱전압이 0[V]일 경우에는 제1 플로팅 게이트(50) 하부에도 채널이 형성되어 제1 소스/드레인 영역(60)의 전자들이 채널에 주입되어 전류가 흐른다.On the other hand, when data is erased in the first floating gate and the threshold voltage of the semiconductor substrate 10 under the first floating gate 50 is 0 [V], a channel is formed under the first floating gate 50. As a result, electrons in the first source / drain region 60 are injected into the channel to flow a current.
또한, 멀티-레벨 비트(Multi-level bit) 기술 즉, 문턱전압을 0[V], 1.5[V], 3[V], 4.5[V]로 각각 00, 01, 10, 11의 상태로 인식하도록 하면 제1 플로팅 게이트(50) 하나만으로도 2bit 셀(cell)을 구현할 수 있다.In addition, the multi-level bit technology, that is, the threshold voltage is recognized as 0, 01, 10, 11 as 0 [V], 1.5 [V], 3 [V], and 4.5 [V], respectively. In this case, a single 2-bit cell may be implemented with only one floating gate 50.
도 7은 제2 플로팅 게이트(55)에 데이터를 기록하는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.7 is a schematic cross-sectional view of a flash memory for explaining a method of writing data to the second floating gate 55.
먼저, 제2 플로팅 게이트(55)에 데이터를 기록하기 위한 바이어스(Bias) 조건으로 반도체 기판(10)과 제1 소스/드레인 영역(60)은 접지(ground) 시키며, 게이트 전극(30)과 제2 소스/드레인 영역(65)에는 데이터 기록 전압, 일 예로 2~5[V] 범위에서 동일한 양(+)전압을 인가한다. 여기서, 게이트 전극(30)과 제2 소스/드레인 영역(65)에 인가하는 전압은 열-전자(Hot-Electron)가 가장 잘 주입되는 전압으로 인가하면 되는데, 너무 큰 전압을 인가하게 되면 게이트 전극(30)에 인가된 전계가 제1 플로팅 게이트(50)에 영향을 미치게 되어 프로그램에 오류가 발생한다. 따라서, 본 실시예에서는 게이트 전극(30)과 제2 소스/드레인 영역(65)에 각각 5[V] 를 인가하는 것으로 예시한다.First, the semiconductor substrate 10 and the first source / drain region 60 are grounded under a bias condition for writing data to the second floating gate 55, and the gate electrode 30 and the first electrode are grounded. The same data voltage is applied to the two source / drain regions 65 in the range of 2-5 [V], for example. In this case, the voltage applied to the gate electrode 30 and the second source / drain region 65 may be applied as a voltage at which hot-electrons are best injected. An electric field applied to 30 affects the first floating gate 50, causing an error in the program. Therefore, in the present embodiment, 5 [V] is applied to the gate electrode 30 and the second source / drain region 65, respectively.
위와 같은 바이어스 조건이 인가되면, 게이트 전압에 이끌린 전자가 반도체 기판(10) 표면에 반전층 채널을 형성한다. 따라서, 제1 소스/드레인 영역(60)에서 채널로 전자가 주입되고 주입된 전자는 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65) 사이에 형성된 수평 전계에 의해 가속된다. 이 때, 수평 전계는 핀치-오프(Pinch-off)가 일어나는 영역에서부터 제2 소스/드레인 영역(65)의 경계면까지 급격히 증가하므로 전자도 이 부분을 통과하면서 충분히 가속되어 실리콘 기판의 전도대역과 게이트 산화막의 전도대역의 에너지 차이인 3.1[eV] 이상의 에너지를 갖는다. 이렇게 3.1[eV]이상의 에너지를 갖는 전자 즉, 열-전자들은 제2 플로팅 게이트(55)에서 반도체 기판(10)으로 가해지는 수직 전계에 이끌려 게이트 산화막의 전도대역을 넘어 제2 플로팅 게이트(55)로 주입되게 된다.When the above bias condition is applied, electrons attracted to the gate voltage form the inversion layer channel on the surface of the semiconductor substrate 10. Thus, electrons are injected into the channel from the first source / drain region 60 and the injected electrons are accelerated by the horizontal electric field formed between the first source / drain region 60 and the second source / drain region 65. . At this time, the horizontal electric field rapidly increases from the region where the pinch-off occurs to the interface of the second source / drain region 65, so that electrons are also sufficiently accelerated while passing through this portion, so that the conduction band and the gate of the silicon substrate are sufficiently accelerated. It has an energy of 3.1 [eV] or more, which is the energy difference of the conduction band of the oxide film. The electrons having energy of 3.1 [eV] or more, that is, the heat-electrons, are attracted to the vertical electric field applied from the second floating gate 55 to the semiconductor substrate 10 and extend beyond the conduction band of the gate oxide film to form the second floating gate 55. To be injected into.
주입된 전자들은 제2 플로팅 게이트(55)와 게이트 절연막(20) 및 커플링 유전막(40)의 에너지 밴드 차에 의해 형성된 전위 우물(Potential Well)에 갇히게 되어 인가한 바이어스를 제거하여도 제2 플로팅 게이트(55)에 남는다. 이때, 제2 플로팅 게이트(55)에 남은 열-전자는 D로 표시된 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에 채널을 형성하는 전압인 문턱전압을 증가시킨다.The injected electrons are trapped in the potential well formed by the energy band difference between the second floating gate 55, the gate insulating film 20, and the coupling dielectric film 40, and the second floating gate is removed even when the applied bias is removed. It remains at the gate 55. At this time, the heat-electrons remaining in the second floating gate 55 increase a threshold voltage, which is a voltage forming a channel in the semiconductor substrate 10 under the second floating gate 55 denoted by D.
이 때, 제1 플로팅 게이트(50)에는 열-전자 주입이 일어나지 않으므로 프로그램되지 않는다.At this time, since the thermal-electron injection does not occur in the first floating gate 50, it is not programmed.
한편, 제2 플로팅 게이트(55)를 데이터를 기록하는 방법으로 게이트 전극(30)에 일정 전압 범위 내에서 높은 전압을 인가시켜 순차적으로 프로그램 시킬 수 있다. 예를 들어, 2~5[V] 전압 범위에서 0.1~0.5[V]씩 전압을 증가시키면서 일정 시간 동안 데이터 기록하면서 각 단계의 데이터 기록 문턱전압을 검출하여 기준 데이터 기록 문턱전압을 넘어가면 프로그램 동작을 종료시킨다.Meanwhile, the second floating gate 55 may be sequentially programmed by applying a high voltage to the gate electrode 30 within a predetermined voltage range by writing data. For example, while increasing the voltage by 0.1 to 0.5 [V] in the 2 to 5 [V] voltage range, the program operation is performed when the data recording threshold voltage of each step is detected by exceeding the reference data recording threshold voltage while recording data for a predetermined time. Ends.
도 8은 제2 플로팅 게이트(55)에 기록된 데이터를 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.8 is a schematic cross-sectional view of a flash memory for explaining a method of erasing data written to the second floating gate 55.
먼저, 제2 플로팅 게이트(55)에 기록된 데이터를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부의 데이터 소거 전압으로 -5~-15[V], 제2 소스/드레인 영역(65)에 양의 데이터 소거 전압으로 5~15[V]를 인가하고, 제1 소스/드레인 영역(60)과 반도체 기판(10)은 플로팅(floating)시킨다. First, -5 to -15 [V] as a negative data erase voltage to the gate electrode 30 under a bias condition for erasing data written to the second floating gate 55, and a second source / drain region ( 5 to 15 [V] is applied to the data 65 with a positive data erase voltage, and the first source / drain region 60 and the semiconductor substrate 10 are floated.
이렇게 하면, 제2 소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트 전극(30)으로 향하는 전계만 남고 나머지 전계는 소멸한다. In this case, only the electric field left to the gate electrode 30 via the second floating gate 55 in the second source / drain region 65 remains and the remaining electric field disappears.
또한, 게이트 절연막(20)과 커플링 유전막(40)의 두께가 동일하게 형성되어 0.5의 커플링 비를 갖게 되어 제2 플로팅 게이트(55)와 제2 소스 및 드레인 영역(65)에 인가되는 전위차는 약 10[V]가 된다. In addition, the gate insulating film 20 and the coupling dielectric film 40 have the same thickness, and have a coupling ratio of 0.5, and thus the potential difference applied to the second floating gate 55 and the second source and drain regions 65. Becomes about 10 [V].
그러므로, 상술한 바이어스 조건에서는 제2 플로팅 게이트(55)에 주입된 전자들이 제2 소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트 전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제2 소스/드레인 영역(65)으로 빠져나가 기록된 데이터가 소거된다. 이와 같이, 제2 소스/드레인 영역(65)으로 열-전자가 빠져나가면 E"로 표시한 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압이 낮아진다.Therefore, under the above bias condition, electrons injected into the second floating gate 55 are directed by an electric field directed from the second source / drain region 65 to the gate electrode 30 via the second floating gate 55. The data recorded by exiting to the second source / drain area 65 by tunneling (Direct Tunneling) is erased. As such, when the heat-electrons exit the second source / drain region 65, a threshold voltage, which is a voltage at which the channel 70 is formed in the semiconductor substrate 10 under the second floating gate 55, denoted by E ″. Is lowered.
이 때, 제1 플로팅 게이트(50)와 제1 소스/드레인 영역(60) 사이에는 전계가 형성되지 않기 때문에 제1 플로팅 게이트(50)의 소거는 이루어지지 않는다.At this time, since the electric field is not formed between the first floating gate 50 and the first source / drain region 60, the first floating gate 50 is not erased.
도 9는 제1 플로팅 게이트(50)에 데이터가 기록되어 있거나 소거되어 있는 상태를 읽는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.9 is a schematic cross-sectional view of a flash memory for explaining a method of reading a state in which data is written or erased in the first floating gate 50.
제2 플로팅 게이트(55)의 상태를 읽어내기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 양(+)전압으로 제1 데이터 읽기 전압, 일 예로 약 0~5[V] 인가하고 제1 소스/드레인 영역(60)에 양(+)전압으로 제2 데이터 읽기 전압, 일 예로 1[V] 이하를 인가하며 제2 소스/드레인 영역(65)과 반도체 기판(10)은 모두 접지(ground) 시킨다. 여기서 제1 소스/드레인 영역(60)에 1[V] 이하의 양(+)전압을 인가하는 이유는 제1 소스/드레인 영역(60)에 높은 양(+)전압을 인가할 경우 제1 플로팅 게이트(50)에 열-전자가 주입될 수 있기 때문이다. 본 발명에서는 안정된 읽기 동작을 하기 위해 제1 소스/드레인 영역(60)에 0.5[V]의 양(+)전압을 인가한다.A first data read voltage, for example, about 0 to 5 [V] is applied to the gate electrode 30 with a positive voltage as a bias condition for reading the state of the second floating gate 55, and the first A second data read voltage, for example 1 [V] or less, is applied to the source / drain region 60 with a positive voltage, and both the second source / drain region 65 and the semiconductor substrate 10 are grounded. ) The reason why the positive voltage below 1 [V] is applied to the first source / drain region 60 is that the first floating voltage is applied when the high positive voltage is applied to the first source / drain region 60. This is because hot electrons may be injected into the gate 50. In the present invention, a positive voltage of 0.5 [V] is applied to the first source / drain region 60 in order to perform a stable read operation.
먼저, 제2 플로팅 게이트(55)가 데이터 기록이 되어 있어 제2 플로팅 게이트(55) 하부의 반도체 기판(10)의 문턱전압이 3[V]일 경우 제2 플로팅 게이트(55) 하부 이외의 게이트 영역에는 채널이 형성되어 있다. 그러나, 0.5의 커플링 비를 갖는 제2 플로팅 게이트(55)에는 1.5[V]의 전압만 인가된 상태이므로 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에는 채널이 형성되지 않는다. 즉 F로 표시한 제2 플로팅 게이트(55) 하부의 반도체 기판(10) 표면에는 전위 장벽이 형성되어 제2 소스/드레인 영역(65)에서 전자들이 채널에 주입되는 것을 방해하여 전류를 흐르지 않게 한다.First, when the second floating gate 55 is data written and the threshold voltage of the semiconductor substrate 10 under the second floating gate 55 is 3 [V], gates other than the lower portion of the second floating gate 55 are not included. Channels are formed in the region. However, since only a voltage of 1.5 [V] is applied to the second floating gate 55 having a coupling ratio of 0.5, no channel is formed in the semiconductor substrate 10 under the second floating gate 55. That is, a potential barrier is formed on the surface of the semiconductor substrate 10 below the second floating gate 55 denoted by F to prevent electrons from being injected into the channel in the second source / drain region 65 so that no current flows. .
반면에, 제2 플로팅 게이트(55)에 데이터가 소거되어 있어 제2 플로팅 게이트(55) 하부의 반도체 기판(10)의 문턱전압이 0[V]일 경우에는 제2 플로팅 게이트(55) 하부에도 채널이 형성되어 제2 소스/드레인 영역(65)의 전자들이 채널에 주입되어 전류가 흐른다.On the other hand, when data is erased in the second floating gate 55 and the threshold voltage of the semiconductor substrate 10 under the second floating gate 55 is 0 [V], the lower portion of the second floating gate 55 may also be lowered. A channel is formed so that electrons in the second source / drain region 65 are injected into the channel so that current flows.
또한, 멀티-레벨 비트(Multi-level bit) 기술 즉, 문턱전압을 0[V], 1.5[V], 3[V], 4.5[V]로 각각 00, 01, 10, 11의 상태로 인식하도록 하면 제2 플로팅 게이트(55) 하나만으로도 2bit 셀(cell)을 구현할 수 있다.In addition, the multi-level bit technology, that is, the threshold voltage is recognized as 0, 01, 10, 11 as 0 [V], 1.5 [V], 3 [V], and 4.5 [V], respectively. In this case, only one second floating gate 55 may implement a 2-bit cell.
도 10은 제1, 제2 플로팅 게이트(50, 55)에 기록된 데이터를 동시에 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.10 is a schematic cross-sectional view of a flash memory for explaining a method of simultaneously erasing data written to the first and second floating gates 50 and 55.
먼저, 제2 플로팅 게이트(55)에 전자를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부의 데이터 소거 전압으로 -5~-15[V], 제1 및 제2 소스/드레인 영역(60, 65)에 양의 데이터 소거 전압으로 5~15[V]를 인가하고, 반도체 기판(10)은 플로팅(floating)시킨다. 이렇게 하면, 제1 및 제2 소스/드레인 영역(60)과 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계와 제2 소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트 전극(30)으로 향하는 전계가 형성된다. 이때, 0.5의 커플링 비를 가지므로 제1, 제2 플로팅 게이트(50, 55)와 제1 및 제2 소스/드레인 영역(60, 65) 사이에 인가되는 전위차는 약 10[V] 정도이다.First, -5 to -15 [V], and first and second source / drain regions with a negative data erase voltage on the gate electrode 30 under a bias condition for erasing electrons in the second floating gate 55. 5 to 15 [V] is applied to the 60 and 65 with a positive data erase voltage, and the semiconductor substrate 10 is floated. This causes the second floating gate 55 in the electric field and the second source / drain region 65 to pass through the first and second source / drain regions 60 and the first floating gate 50 to the gate electrode 30. ), An electric field directed to the gate electrode 30 is formed. At this time, since the coupling ratio is 0.5, the potential difference applied between the first and second floating gates 50 and 55 and the first and second source / drain regions 60 and 65 is about 10 [V]. .
그러므로, 상술한 바이어스 조건에서는 제1, 제2 플로팅 게이트(50, 55)에 주입된 전자들이 제1 및 제2 소스/드레인 영역(65)에서 제1, 제2 플로팅 게이트(50, 55)를 거쳐 게이트 전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제1 및 제2 소스/드레인 영역(60, 65)으로 빠져나가 데이터의 소거가 이루어진다. 이때 제1 및 제2 소스/드레인 영역(60, 65)으로 열-전자가 빠져나면 G"로 표시한 제1, 제2 플로팅 게이트(50, 55) 하부의 반도체 기판(10)에 채널을 형성하는 전압인 문턱전압이 감소한다. 즉, 제1, 제2 플로팅 게이트(50, 55)에 존재하는 전자들을 동시에 제거한다.Therefore, in the above-described bias condition, electrons injected into the first and second floating gates 50 and 55 may cause the first and second floating gates 50 and 55 to be removed from the first and second source / drain regions 65. Direct tunneling is performed by an electric field directed to the gate electrode 30 to exit the first and second source / drain regions 60 and 65 to erase data. At this time, when the heat-electrons exit the first and second source / drain regions 60 and 65, a channel is formed in the semiconductor substrate 10 under the first and second floating gates 50 and 55, which are marked as G ″. The threshold voltage, which is the voltage, decreases, that is, electrons present in the first and second floating gates 50 and 55 are simultaneously removed.
이와 같이 본 발명에 따르면 하나의 셀에 두 개의 플로팅 게이트를 형성하게 되어 셀의 면적을 증가시키지 않고서도 하나의 셀로 4비트를 구현할 수 있는 있게되어 고용량화 및 고집적화를 이룰 수 있다.As described above, according to the present invention, two floating gates are formed in one cell so that 4 bits can be implemented in one cell without increasing the cell area, thereby achieving high capacity and high integration.
도 1은 종래 일반적인 플래쉬 메모리를 개략적으로 도시한 단면도이고,1 is a cross-sectional view schematically showing a conventional general flash memory,
도 2은 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이고,2 is a cross-sectional view schematically showing a flash memory according to an embodiment of the present invention;
도 3는 도 2에 대한 용량성 커플링을 설명하기 위해 도시한 등가회로도이고,FIG. 3 is an equivalent circuit diagram illustrating the capacitive coupling of FIG. 2.
도 4 내지 도 10은 본 발명의 플래쉬 메모리에 따른 프로그램 방법을 설명하기 위해 도시한 플래쉬 메모리를 개략적으로 도시한 단면도이다. 4 to 10 are cross-sectional views schematically showing a flash memory for explaining a program method according to the flash memory of the present invention.
-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-
10 : 반도체 기판 20 : 게이트 절연막10 semiconductor substrate 20 gate insulating film
30 : 게이트 전극 40 : 커플링 유전막30 gate electrode 40 coupling dielectric film
50 : 제1 플로팅 게이트 55 : 제2 플로팅 게이트50: first floating gate 55: second floating gate
60 : 제1 소스 및 드레인 영역60: first source and drain region
65 : 제2 소스 및 드레인 영역65: second source and drain regions
70 : 채널70: channel
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0035421A KR100521430B1 (en) | 2003-06-02 | 2003-06-02 | Method for programming by the flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0035421A KR100521430B1 (en) | 2003-06-02 | 2003-06-02 | Method for programming by the flash memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040103723A KR20040103723A (en) | 2004-12-09 |
| KR100521430B1 true KR100521430B1 (en) | 2005-10-13 |
Family
ID=37379624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0035421A KR100521430B1 (en) | 2003-06-02 | 2003-06-02 | Method for programming by the flash memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100521430B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609901B1 (en) * | 2004-12-09 | 2006-08-08 | 삼성전자주식회사 | inkjet printer |
-
2003
- 2003-06-02 KR KR10-2003-0035421A patent/KR100521430B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040103723A (en) | 2004-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768681B2 (en) | Non-volatile memory device | |
| US5544103A (en) | Compact page-erasable eeprom non-volatile memory | |
| US6828618B2 (en) | Split-gate thin-film storage NVM cell | |
| KR20020092114A (en) | SONOS cell eliminating drain turn-on phenomenon and over- erase phenomenon, non-volatile memory device having SONOS cell and the method of processing non-volatile memory device SONOS cell | |
| US20090323423A1 (en) | Methods, circuits and systems for reading non-volatile memory cells | |
| JP4522879B2 (en) | Nonvolatile semiconductor memory device | |
| JP2005184029A (en) | Nonvolatile storage element and semiconductor integrated circuit device | |
| US6914826B2 (en) | Flash memory structure and operating method thereof | |
| US20020163031A1 (en) | Dual-bit flash memory built from a discontinuous floating gate | |
| KR20040031655A (en) | Single bit nonvolatile memory cell and methods for programming and erasing thereof | |
| US4486859A (en) | Electrically alterable read-only storage cell and method of operating same | |
| JPS59500342A (en) | Electrically Modifiable Nonvolatile Floating Gate Storage Device | |
| US6347053B1 (en) | Nonviolatile memory device having improved threshold voltages in erasing and programming operations | |
| US6888753B2 (en) | Memory cell array comprising individually addressable memory cells and method of making the same | |
| JPH11238814A (en) | Semiconductor storage device and its control method | |
| JP2002043448A (en) | Integrated circuit and charge method of trap charge layer of memory cell | |
| KR100609216B1 (en) | Non-volatile memory device | |
| KR100521430B1 (en) | Method for programming by the flash memory | |
| US7319604B2 (en) | Electronic memory device having high density non-volatile memory cells and a reduced capacitive interference cell-to-cell | |
| JP2005184028A (en) | Nonvolatile storage element | |
| US7115938B2 (en) | Non-volatile memory cell and method of forming the same | |
| US7554851B2 (en) | Reset method of non-volatile memory | |
| TWI710113B (en) | Operation method of electronic writing erasable rewritable read-only memory | |
| US11101000B2 (en) | Semiconductor device and method for operating the same | |
| JPH065873A (en) | Nonvolatile semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110920 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |