JP2002510085A - テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 - Google Patents

テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造

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Abstract

(57)【要約】 キャッシュメモリ・マネジメントを達成するための方法及びシステム。このシステムは、メインメモリ（１１）、該メインメモリに接続されたプロセッサ、及びデータをキャッシュ記憶するための該プロセッサに接続された少なくとも１つのキャッシュメモリ（５０）よりなる。該少なくとも１つのキャッシュメモリは、各々複数のセット（５０）よりなる少なくとも２つのキャッシュウェイ（５０）を有する。該複数のセットの各セットは該少なくとも２つのキャッシュウェイの１つに非即用データが入っているかどうかを指示するビット（５０）を有する。プロセッサは該メインメモリあるいは該少なくとも１つのキャッシュメモリのいずれかのデータにアクセスする。

Description

【発明の詳細な説明】
【０００１】 技術分野 本発明は、広義にはプロセッサの技術分野に関し、より詳しくは、テンポラリ
命令及び非テンポラリ命令用の共用キャッシュ構造を達成するための技術に関す
る。
【０００２】 背景技術 プロセッサ付きのキャッシュメモリを使用すると、メモリアクセスタイムが容
易に短縮される。キャッシュ構成の基本的な考えは、最も頻繁にアクセスされる
命令及びデータを高速キャッシュメモリに置くことによって、平均メモリアクセ
スタイムをそのキャッシュのアクセスタイムに近づけられるということである。
可能な最大演算速度ないしは動作速度を達成するために、典型的なプロセッサで
は、キャッシュ階層構造、すなわちいくつかの異なるレベルのキャッシュメモリ
が実装されている。これらいくつかのキャッシュの異なるレベルは、プロセッサ
コアからの異なる距離に対応している。キャッシュがプロセッサに近ければ近い
ほど、データアクセスは速くなる。しかしながら、データアクセスを速くするほ
ど、データを記憶するためのコストは高くなる。その結果、キャッシュレベルが
プロセッサに近いほど、キャッシュはより高速で、より小さくなる。
【０００３】 キャッシュメモリの性能はヒット率によって評価されることがしばしばある。
プロセッサがメモリを参照して、そのワードがキャッシュで見つかった場合、ヒ
ットしたと言われる。そのワードがキャッシュで見つからない場合は、メインメ
モリ中にあり、それは無ヒットを意味するミスあるいはキャッシュミスとしてカ
ウントされる。ミスが起こると、そのアクセスによってインデックスを付けられ
たエントリに割当てが行われる。このアクセスはプロセッサにデータをロードす
るためのアクセスのこともあれば、プロセッサからメモリにデータを記憶するた
めのアクセスのこともある。キャッシュ記憶された情報は、必要でなくなるか、
無効になるか、あるいは他のデータによって置き換えられてキャッシュエントリ
が割当てを解除されるまで、キャッシュメモリに保持される。
【０００４】 Ｌ１キャッシュとＬ２キャッシュを有するＰｅｎｔｉｕｍ Ｐｒｏ（ペンティ
アム・プロ）TMプロセッサのようなキャッシュ階層構造を実装したプロセッサに
おいては、より高速で小さい方のＬ１キャッシュがＬ２キャッシュよりもプロセ
ッサに近く配置される。プロセッサがキャッシュ記憶可能なデータ、例えば、ロ
ード命令を要求すると、その要求はまずＬ１キャッシュに送られる。要求された
データがＬ１キャッシュにあれば、そのデータがプロセッサに供給される。要求
されたデータがＬ１キャッシュになければ、Ｌ１キャッシュミスになり、要求は
Ｌ２キャッシュに転送される。同様に、Ｌ２キャッシュヒットがあれば、そのデ
ータがＬ１キャッシュ及びプロセッサコアに送られる。Ｌ２キャッシュミスにな
ると、その要求はメインメモリに転送される。メインメモリはＬ２キャッシュミ
スに応答して、その要求されたデータをＬ２キャッシュ、Ｌ１キャッシュ、及び
プロセッサコアに供給する。
【０００５】 通常キャッシュに記憶されるデータのタイプには、プログラム及びデータのア
クティブ部分が含まれる。キャッシュが容量いっぱいになったときには、新たに
要求された何行かのデータを入れるスペースを得るために、キャッシュメモリで
記憶された何行かのデータを置き換えることが必要である。このような一つの置
換技術として、最低使用頻度（ＬＲＵ）アルゴリズムを用いたものがあり、最低
使用頻度のデータ行が新たに要求されたデータ行と置き換えられるようになって
いる。Ｐｅｎｔｉｕｍ ＰｒｏTMプロセッサにおいては、Ｌ２キャッシュがＬ１
キャッシュより大きいので、Ｌ２キャッシュには、通常、Ｌ１キャッシュの全て
のデータに加えてＬ１キャッシュでＬＲＵアルゴリズムにより置き換えられた何
行かのデータが記憶されている。
【０００６】 「キャッシュ階層管理」と言う名称の米国特許出願第０８／７６７，９５０号
（１９９６年１２月１７日出願）には、命令と関連づけられたローカリティヒン
ト(locality hint)を使用することによりキャッシュメモリを割り当てるための 技術が開示されている。プロセッサがプロセッサとメモリとの間におけるデータ
転送のためにメモリにアクセスするとき、そのアクセスは命令と関連づけられた
ローカリティヒントに従って種々のレベルのキャッシュに割り当てられるか、あ
るいはキャッシュメモリに全く割り当てられないかである。命令の中にはまれに
しか使われないものがいくつかある。例えば、非テンポラリのプリフェッチ命令
（先取り命令）は、プロセッサがすぐには必要としないが近い将来必要になると
予測されるデータをプレロードする。このようなデータは、通常、一度しか使わ
れないか、あるいはごく近い将来に再使用されることがなく、「非テンポラリデ
ータ」と呼ばれる。頻繁に使用される命令やデータは「テンポラリデータ」と呼
ばれる。非テンポラリデータの場合、データはたまにしか使われないので、最適
性能の必要上、キャッシュ記憶されたアプリケーションコードやデータはこの使
用頻度の低いデータによっては上書きされないようになっている。上記米国特許
出願第０８／７６７，９５０号は、非テンポラリの先取りデータのような使用頻
度の低いデータを記憶するためにキャッシュメモリとは別途にバッファを設ける
ことによってこの問題を解消したものである。しかしながら、別途に余分のバッ
ファを使用することはコスト的にもスペース的にも高価となる。
【０００７】 従って、現在、別途バッファを使用する必要がないテンポラリ命令及び非テン
ポラリ命令用の共用キャッシュ構造を得るための技術が必要とされている情況が
存在する。
【０００８】 発明の概要 本発明は、キャッシュメモリ・マネジメントを達成するための方法及びシステ
ムにある。本発明のシステムは、メインメモリと、メインメモリに接続されたプ
ロセッサと、データをキャッシュ記憶するための該プロセッサに接続された少な
くとも１つのキャッシュメモリとを備える。上記少なくとも１つのキャッシュメ
モリは、各々複数のキャッシュセットを備え、それぞれが少なくとも２つのキャ
ッシュウェイを有する。上記複数のキャッシュセットの各セットは上記少なくと
も２つのキャッシュウェイの一方に非テンポラリのデータが書き込まれているか
どうかを指示するビットを有する。プロセッサは、メインメモリまたは上記少な
くとも１つのキャッシュメモリの一方のデータにアクセスする。
【０００９】 以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形
態に基づき詳細に説明する。図中、同じ参照符号は、同様の構成要素を指示する
。
【００１０】
【発明を実施するための最良の形態】
キャッシュの割当てがデータの使用度によって決定されるようにしたキャッシ
ュメモリのマネジメントを達成するための技術の実施形態について説明する。以
下の説明においては、本発明の完全な理解を期すために特定のメモリデバイス、
回路図、プロセッサ命令等のような詳細事項を具体的に多数記載する。しかしな
がら、当業者ならば、本発明がこれらの特定の細部なしで実施可能であることは
理解されよう。その他の場合においては、本発明を不明瞭にしないために、周知
の技術や構造については詳細な説明を省略した。また、特定の実施態様を本発明
の好ましい実施形態として説明するが、他の実施形態についても、本発明の精神
及び範囲を逸脱しない範囲で設計し、実施することが可能なことは容易に理解さ
れよう。さらに、本発明は、直列配置構成のキャッシュ階層システムに基づいて
説明するが、厳密にこのような形態の階層構造に限定する必要はないということ
も理解されよう。
【００１１】 典型的なコンピュータシステムを示す図１において、コンピュータシステムの
中央処理装置（ＣＰＵ）を形成するプロセッサ１０はバス１４によってメインメ
モリ１１に接続されている。メインメモリ１１は、通常ランダムアクセスメモリ
で構成され、ＲＡＭと通称される。次に、メインメモリ１１は、一般に、情報の
大量記憶（または保管）用の磁気記憶装置あるいは光メモリデバイスのような大
容量記憶装置１２に接続されている。キャッシュメモリ１３（以下単にキャッシ
ュとも称する）も同様にバス１４に接続されている。図示の場合、キャッシュ１
３は、例えばキャッシュ１３と関連づけられたデータの機能的使用及び転送を実
際に行うための例として、ＣＰＵ１０とメインメモリ１１との間に配置されてい
る。キャッシュ１３の実際の物理的配置は、システム及びプロセッサアーキテク
チャによって変わり得るということは理解されよう。さらに、キャッシュ１３の
動作を制御するために、キャッシュコントローラ１５が図示のようにキャッシュ
１３及びバス１４に接続されている。コントローラ１５のようなキャッシュコン
トローラの動作は当技術分野においては周知であり、従って図２以下の図面では
キャッシュコントローラは省略されている。ここでは、図示のキャッシュの動作
を制御するために、ＣＰＵ１０の制御下で動作する何らかのコントローラが設け
られているものと仮定されている。
【００１２】 動作について説明すると、メモリ１１とＣＰＵ１０との間の情報転送はＣＰＵ
１０からのメモリアクセスによって行われる。キャッシュ記憶可能なデータがＣ
ＰＵ１０によって今現在あるいはすぐ後にアクセスされるはずのデータである場
合、そのデータはまずキャッシュ１３に割り当てられる。すなわち、ＣＰＵ１０
は、メモリ１１中の所与の情報にアクセスするとき、まずキャッシュ１３からそ
の情報を探す。もしアクセスされたデータがキャッシュ１３中にあれば、「ヒッ
ト」が起こる。キャッシュ中になければ、「ミス」となり、そのデータについて
のキャッシュ割当てがシークされる。現在行われているように、ほとんどのアク
セスは（ロードであるか記憶であるかにかかわらず）キャッシュ１３の割当てを
必要とする。ただキャッシュ不可能なアクセスだけはキャッシュに割り当てられ
ない。
【００１３】 図２には、複数キャッシュ構成を実装したコンピュータシステムが示されてい
る。ＣＰＵ１０はやはりバス１４によってメインメモリ１１に接続され、そして
メモリ１１は大容量記憶装置１２に接続されている。しかしながら、図２の例に
おいては、互いに別の２つのキャッシュメモリ２１及び２２が示されている。キ
ャッシュ２１及び２２は図示のように直列に配置され、その各キャッシュがそれ
ぞれレベル１（Ｌ１）キャッシュ及びレベル２（Ｌ２）キャッシュと名付けられ
た一つのキャッシュレベルを表している。さらに、Ｌ１キャッシュ２１は図示の
ようにＣＰＵ１０の一部になっているのに対して、Ｌ２キャッシュ２２はＣＰＵ
１０の外部にある。この構造は、Ｌ１キャッシュをプロセッサチップ上に置き、
プロセッサコアからより遠くにあるＬ１キャッシュより低いレベルのキャッシュ
をプロセッサの外部に置く現行の実施形態の一例と同じ構造である。種々のキャ
ッシュメモリの実際の配置は設計上の選択事項であるか、あるいはプロセッサア
ーキテクチャによって決まる。従って、Ｌ１キャッシュをＣＰＵ１０の外部に置
くこともできるということは理解されよう。
【００１４】 一般に、ＣＰＵ１０は実行ユニット２３、レジスタファイル２４及びフェッチ
／デコーダ・ユニット２５を備えている。実行ユニット２３は、種々の算術（あ
るいは非記憶）命令等のプロセッサ命令を実行するためのＣＰＵ１０の処理コア
である。レジスタファイル２４は、実行ユニット２３が必要とする種々の情報を
記憶（あるいはセーブ）するための一群の汎用レジスタよりなる。より高度のシ
ステムでは、２つ以上のレジスタファイルを設けることも可能である。フェッチ
／デコーダ・ユニット２５は、実行されるプログラムの命令を保持する（メイン
メモリ１１のような）記憶場所から命令をフェッチし、それらの命令を実行ユニ
ット２３によって実行されるように解読する。パイプライン型アーキテクチャを
用いたさらに高度のプロセッサにおいては、命令が必要になったときフェッチさ
れるのを待ってアイドル状態になるのを防ぐように、後で必要になる未来の命令
がそれらが実際に必要になる前に先取りされ、解読される。
【００１５】 これらのＣＰＵ１０の様々な装置２３〜２５は内部バス構造２７に接続されて
いる。バスインタフェースユニット（ＢＩＵ）２６は、ＣＰＵ１０の種々の構成
ユニットないしは装置をバス１４に接続するためのインタフェースである。図２
に示すように、Ｌ１キャッシュは内部バス２７に接続されており、ＣＰＵ１０用
の内部キャッシュとして機能する。しかしながら、この場合も、Ｌ１キャッシュ
はＣＰＵ１０の外部に置いた上でバス１４に接続することも可能であるというこ
とに留意すべきである。これらのキャッシュはデータ、命令あるいはその両方を
キャッシュ記憶するために用いることができる。一部システムでは、実際にはＬ
１キャッシュを２つの部分に分割し、その１つの部分にデータをキャッシュ記憶
し、もう１つの部分に命令をキャッシュ記憶することが行われる。しかしながら
、説明を簡単にするために、図で説明する種々のキャッシュは各々単一のキャッ
シュとして示してあり、本願においてはデータ、命令及びその他の情報を全て含
めてデータと総称する。図２に示す構成ユニットないしは装置の動作は周知のも
のであることは理解されよう。さらに、ＣＰＵ１０は実際には図示されているだ
けの構成要素以外にはるかに多くの構成要素を備えるということも理解されよう
。従って、図２には本発明を理解する上において関係のある構成のみが示されて
いる。一実施形態においては、本発明はデータキャッシュを有するシステムで使
用される。しかしながら、本発明はどのような形態のキャッシュについても適用
可能である。
【００１６】 また、コンピュータシステムは、（図２に破線によって示すように）２つ以上
のＣＰＵを備えることも可能であるということに留意するべきである。このよう
なシステムにおいては、複数のＣＰＵがメインメモリ１１及び／または大容量記
憶装置１２を共用することは通常行われている。従って、コンピュータシステム
と関連づけられた一部あるいは全てのキャッシュをコンピュータシステムの種々
のプロセッサによって共用することも可能である。例えば、図２のシステムで、
各プロセッサのＬ１キャッシュ２１はそのプロセッサのみによって使用され、メ
インメモリ１１はシステムの全てのＣＰＵによって共有されるようなこともある
。さらに、各ＣＰＵはそれぞれ対応する外部Ｌ２キャッシュ２２を有する。
【００１７】 本発明はシングルＣＰＵコンピュータシステムあるいはマルチＣＰＵコンピュ
ータシステムとして実施することができる。さらに、メモリにアクセスする他の
形態の構成ユニットないしは装置（プロセッサ以外）が本願で説明したＣＰＵと
等価に機能することができ、従って、本願で説明したＣＰＵと同様のメモリアク
セス機能を遂行することができるということも留意されよう。例えば、直接メモ
リアクセス（ＤＭＡ）デバイスは本願で説明したプロセッサと同様にメモリに容
易にアクセスすることができる。このように、プロセッサ（ＣＰＵ）は１つしか
持たないが、１つ以上のメモリアクセスユニットないしは装置を有するコンピュ
ータシステムは、本願で説明したマルチプロセッサシステムと等価に機能するは
ずであろう。
【００１８】 上にも述べたように、図には２つのキャッシュ２１及び２２しか示されていな
い。しかしながら、コンピュータシステムは、必ずしも２レベルのキャッシュの
みに限定されるものではない。現在、より進んだシステムでは第３レベル（Ｌ３
）キャッシュを用いることは一般的に行われるようになっている。また、Ｌ１キ
ャッシュにキャッシュ記憶されたデータがＬ２キャッシュにもキャッシュ記憶さ
れるようにキャッシュメモリを直列配置構成にすることも一般的に行われている
。仮にＬ３キャッシュが設けられる場合は、Ｌ２キャッシュにキャッシュ記憶さ
れるデータは通常Ｌ３キャッシュにもキャッシュ記憶される。このように、ある
特定のキャッシュレベルにキャッシュ記憶されるデータはそれより高いキャッシ
ュ階層の全てのレベルにもキャッシュ記憶される。
【００１９】 図３は、本発明の技術が実装されたキャッシュメモリの構成の一実施形態を図
解するブロック図である。一般に、キャッシュ構造に「ｘ」のセットと、１セッ
ト当たり「ｙ」のウェイ（ただしｙ≧２）があり、各ウェイには１つのデータエ
ントリまたは１本のキャッシュラインが入っている。本発明によれば、そのセッ
ト中のいずれかのウェイに非テンポラリ（ＮＴ）データが書き込まれているかど
うかを示すＬＲＵロックビットが設けられる。このようにＮＴデータが書き込ま
れていれば、正規または疑似のＬＲＵビットがそのＮＴデータを指示するように
更新される。また、１セット毎に「ｚ」の正規または疑似のＬＲＵビットが設け
られる。ＬＲＵロックビットがセットされていなければ、正規または疑似のＬＲ
Ｕビットは実装された最低使用頻度技術に従ってそのセット中のウェイを指示す
る。１セット当たりの正規または疑似のＬＲＵビットの数は、１セット当たりの
ウェイ数及び使用される（正規または疑似の）ＬＲＵ技術によって変わる。
【００２０】 図示のような実施形態においては、キャッシュ５０は４ウェイ・セット連想キ
ャッシュとして編成されている。図３の例では、各ページはキャッシュサイズの
４分の１に等しいものとして示されている。詳しく言うと、キャッシュ５０が４
つの同じサイズのウェイ（例えば、ウェイ０（５２）、ウェイ１（５４）、ウェ
イ２（５６）及びウェイ３（５８））に分割され、メインメモリ１１（図１及び
２も参照のこと）は図示のようにいくつかのページ（例えば、ページ０〜ページ
ｎ）に分割されている。別の実施形態においては、各ページはキャッシュサイズ
より大きい場合もあれば、キャッシュサイズより小さい場合もある。キャッシュ
５０の構成（図３に示すような）は、図１のキャッシュ１３、図２のＬ１キャッ
シュ及び／またはＬ２キャッシュ２２の中に実装することができる。
【００２１】 また、キャッシュ５０は最低使用頻度（ＬＲＵ）ビット６００〜６０ｎのアレ
イを備え、その各ビットが最低使用頻度データ（あるいはバイアスされたＬＲＵ
技術が使用される場合においてはＮＴデータ）を有するセット中のウェイを指示
する。このような表作成がキャッシュコントローラ１５の制御下でＬＲＵ技術に
従って行われ、キャッシュセットがいっぱいの場合にどのキャッシュエントリを
上書きするかが決定される。ＬＲＵ論理回路ないしは論理機構（図示省略）がそ
れまでの最低使用頻度のセット中のキャッシュ記憶場所を追跡し続ける。一実施
形態においては、最低使用頻度ディレクトリアルゴリズムを厳密に追跡し続ける
ＬＲＵ技術を使用することもできる。もう一つの実施形態においては、最低使用
頻度のディレクトリ要素を最良の形で追跡しようとする疑似ＬＲＵアルゴリズム
が使用される。なお、説明の都合上、ビット６００〜６０ｎをＬＲＵビット６０
０〜６０ｎと称し、ＬＲＵビット６００〜６０ｎのアレイをＬＲＵビット６０と
称する。
【００２２】 キャッシュ５０は、さらに、この後詳細に説明するように、所与のセット中の
ウェイ５２、５４、５６、５８のいずれかにキャッシュ５０を汚さないはずのデ
ータ（すなわち、使用頻度の低いデータ）が書き込まれているどうかを指示する
ＬＲＵロックビット７０O〜７０ｎのアレイを備える。
【００２３】 図４は、本発明の原理に基づくキャッシュ・マネジメント技術を図解した表
である。本発明は、ＬＲＵロックビット７００〜７０ｎのアレイを用いて、対応
するキャッシュ記憶されたデータのいずれかがストリーミングデータあるいは非
テンポラリデータであり、従って、対応するセットに対してキャッシュミスが生
じたとき置換される最初のエントリであるのかどうかを指示する。一実施形態に
おいては、ＬＲＵロックビット７０は、“１”にセットされている場合、対応す
るセットが非テンポラリのエントリを有することを示す。ＬＲＵロックビット７
０がクリアないしはリセットされている場合は、テンポラリ命令によるキャッシ
ュヒットによって、実装されたＬＲＵ技術に従って対応するＬＲＵビット６０が
更新され、（図４のアイテム１参照）、それに関連付けられたＬＲＵロックビッ
トは更新されない。しかしながら、ＬＲＵロックビット７０が既に“１”にセッ
トされていれば（対応するセットが非テンポラリ命令を有することを示す）、Ｌ
ＲＵロックビット７０は更新されず、またＬＲＵビット６０も更新されない（ア
イテム２参照）。
【００２４】 非テンポラリ命令によりキャッシュヒットが生じた場合は、ＬＲＵロックビッ
ト７０の状態にかかわらずＬＲＵビット６０及びＬＲＵロックビット７０は更新
されない（アイテム３参照）。別の実施形態においては、Ｌ１キャッシュコント
ローラの制御レジスタのモードビットを通して制御されるところに従い、ストリ
ーミング命令あるいは非テンポラリ命令によるキャッシュヒットはＬＲＵビット
をそのヒットされたウェイに強制する（アイテム４参照）。さらに、ＬＲＵロッ
クビット７０は“１”にセットされる。この実施形態においては、ストリーミン
グ命令あるいは非テンポラリ命令によってヒットしたデータは、対応するセット
に対するキャッシュミス時に置換される最初のデータになる。
【００２５】 テンポラリ命令によるキャッシュミス発生時には、ＬＲＵロックビットはクリ
アされ、ＬＲＵビット６０は疑似ＬＲＵ技術に基づいて更新される（アイテム５
）。しかしながら、ストリーミング命令あるいは非テンポラリ命令によるキャッ
シュミス時には、ＬＲＵロックビット７０は“１”にセットされ、対応するＬＲ
Ｕビット６０は更新されない（アイテム６）。
【００２６】 次に、図４の表に示されている各アイテムについて例示説明する。図５の５Ａ
及び５Ｂは、テンポラリ命令がキャッシュセット０のウェイ２をヒットする前後
におけるキャッシュメモリの編成の一例を図解したものである。この例は図４の
アイテム１に対応する。この場合、キャッシュセット０に対してＬＲＵロックビ
ット７００はあらかじめクリアされており、テンポラリ命令によってキャッシュ
セット０がヒットしたので、ＬＲＵロックビット７００は更新されない。しかし
ながら、ＬＲＵビット６００は実装されたＬＲＵ技術に従って更新される。この
例では、疑似ＬＲＵ技術がウェイ３を最低使用頻度のエントリとして指示するも
のと仮定されている。
【００２７】 図６の６Ａ及び６Ｂは、テンポラリ命令がキャッシュセット０のウェイ２をヒ
ットする前後におけるキャッシュメモリの編成のもう一つの例を図解したもので
ある。この例は図４のアイテム２に対応する。この場合、キャッシュセット０に
対して、ＬＲＵロックビット７００は、対応するセットに非テンポラリデータが
書き込まれていることを指示すようあらかじめ“１”にセットされている。従っ
て、ＬＲＵロックビット７００もＬＲＵビット６００も更新されない。
【００２８】 図７の７Ａ乃至７Ｄは、非テンポラリ命令がキャッシュセット０のウェイ２を
ヒットする前後におけるキャッシュメモリの編成のもう一つの例を図解したもの
である。この例は図４のアイテム３に対応し、Ｌ１キャッシュコントローラにあ
るモードビットを“０”にセットして実施することができる（図４参照）。第１
の場合においては（図７Ａ及び７Ｂ）、キャッシュセット０に対してＬＲＵロッ
クビット７００があらかじめクリアされている。この実施形態では、非テンポラ
リ命令のキャッシュヒットはＬＲＵロックビット７０を更新させない。従って、
キャッシュセット０が非テンポラリ命令によってヒットしたから、ＬＲＵロック
ビット７００もＬＲＵビット６００も更新されない。第２の場合は（図７Ｃ及び
７Ｄ）、キャッシュセット０に対して、ＬＲＵロックビット７００は対応するセ
ットに非テンポラリデータが書き込まれていることを指示するようあらかじめ“
１”にセットされている。従って、ＬＲＵロックビット７００もＬＲＵビット６
００も更新されない。
【００２９】 図８の８Ａ乃至８Ｄは、非テンポラリ命令がキャッシュセット０のウェイ２を
ヒットする前後におけるキャッシュメモリの編成のもう一つの例を図解したもの
である。この例は図４のアイテム４に対応し、Ｌ１キャッシュコントローラにあ
るモードビットを“１”にセットして実施することができる（図４参照）。第１
の場合では（図８Ａ及び８Ｂ）、キャッシュセット０に対してＬＲＵロックビッ
ト７００あらかじめクリアされている。図７Ａ乃至７Ｄに示す例のもう一つの態
様であるこの例においては、非テンポラリ命令のキャッシュヒットがＬＲＵロッ
クビット７０を更新させる。従って、図８Ａに示すように、キャッシュセット０
が非テンポラリ命令によってヒットしたので、図８Ｂに示すようにＬＲＵロック
ビット７００は更新される（“１”にセットされる）。さらに、ＬＲＵビット６
００はウェイがヒットしたことを示すよう更新される。キャッシュセット０に対
してＬＲＵロックビット７００があらかじめ“１”にセットされていた場合は（
図８Ｃ及び８Ｄ）、ＬＲＵロックビット７００は“１”にセットされたまま保た
れる。さらに、ＬＲＵビット６０ｏはヒットしたセット中のウェイを指示するよ
うにされる。
【００３０】 図９の９Ａ及び９Ｂは、テンポラリ命令がキャッシュセット０に対してミスと
なる前後におけるキャッシュメモリの編成の一例を図解したものである。この例
は図４のアイテム５に対応する。この場合、キャッシュセット０に対してＬＲＵ
ロックビットはあらかじめ“１”にセットされ、セット０を探すテンポラリ命令
によりキャッシュミスが生じたかから、そのセットについて、ＬＲＵロックビッ
ト７００はそのキャッシュにおけるテンポラリ命令のミスが置換されると同時に
クリアされる。しかしながら、ＬＲＵビット６００は実装されたＬＲＵ技術に従
って更新される。この例では、疑似ＬＲＵ技術はウェイ３が最低使用頻度のエン
トリであると指示する。
【００３１】 図１０の１０Ａ及び１０Ｂは、非テンポラリ命令がキャッシュセット０に対し
てミスとなる前後におけるキャッシュメモリの編成の一例を図解したものである
。この例は図４のアイテム６に対応する。この場合、キャッシュセット０に関し
てＬＲＵロックビット７００あらかじめクリアされている。キャッシュセット０
に対する非テンポラリ命令のキャッシュミスがあるため、対応するセット０にお
ける非テンポラリデータを指示するよう、ＬＲＵロックビット７００はセットさ
れ、ＬＲＵビット６００は前と同じ状態に保たれる。
【００３２】 本発明の装置及びウェイを実装することによって、キャッシュあるいはキャッ
シュ階層におけるデータ汚染が最小となるテンポラリ命令及び非テンポラリ命令
を管理するための共用キャッシュ構造が達成され、本発明を実装することによっ
て別途バッファを使用する必要がなくなり、発明実施上、費用効果及び効率が共
に改善される。
【００３３】 本発明は、その精神あるいは不可欠の特徴を逸脱することなく、他の具体的な
態様で実施することが可能である。本願で開示、説明した実施形態は全ての点に
おいて例示説明を目的としして解釈されるべきものであり、本発明を限定する意
味を有するものではない。従って、発明の範囲は、以上の説明ではなく特許請求
の範囲の記載によって示される。特許請求の範囲に記載する所と等価の意味及び
意味及び範囲内の変更態様は全て本発明の範囲に包括されるべきものである。
【図面の簡単な説明】
【図１】 本発明が実装されたコンピュータシステムの一実施形態の回路ブロック図を示
し、図示実施形態においてはコンピュータシステムのメインメモリとプロセッサ
との間におけるデータアクセスのためにキャッシュメモリが使用される。
【図２】 本発明が実装されたコンピュータシステムの第２の実施形態の回路ブロック図
を示し、図示実施形態においてはコンピュータシステムのメインメモリとプロセ
ッサとの間におけるデータアクセスのために、キャッシュメモリ階層構造に編成
された２つのキャッシュメモリが使用される。
【図３】 本発明の技術が実装されたキャッシュメモリの構成の一実施形態を図解したブ
ロック図である。
【図４】 本発明の一実施形態に基づくキャッシュ・マネジメント技術を図解した表であ
る。
【図５】 本発明の一実施形態においてテンポラリ命令がキャッシュセット０のウェイ２
をヒットする前後におけるキャッシュメモリの編成の一例を５Ａと５Ｂに分けて
図解した説明図である。
【図６】 本発明の一実施形態においてテンポラリ命令がキャッシュセット０のウェイ２
をヒットする前後におけるキャッシュメモリの編成のもう一つの例を６Ａと６Ｂ
に分けて図解した説明図である。
【図７Ａ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成の一例を７Ａ乃至７Ｄに分
けて図解した説明図である。
【図７Ｂ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成の一例を７Ａ乃至７Ｄに分
けて図解した説明図である。
【図７Ｃ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成の一例を７Ａ乃至７Ｄに分
けて図解した説明図である。
【図７Ｄ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成の一例を７Ａ乃至７Ｄに分
けて図解した説明図である。
【図８Ａ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成のもう一つの例を８Ａ乃至
８Ｄに分けて図解した説明図である。
【図８Ｂ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成のもう一つの例を８Ａ乃至
８Ｄに分けて図解した説明図である。
【図８Ｃ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成のもう一つの例を８Ａ乃至
８Ｄに分けて図解した説明図である。
【図８Ｄ】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０のウェイ
２をヒットする前後におけるキャッシュメモリの編成のもう一つの例を８Ａ乃至
８Ｄに分けて図解した説明図である。
【図９】 本発明の一実施形態においてテンポラリ命令がキャッシュセット０に対してミ
スとなる前後におけるキャッシュメモリの編成の一例を９Ａ及び９Ｂに分けて図
解した説明図である。
【図１０】 本発明の一実施形態において非テンポラリ命令がキャッシュセット０に対して
ミスとなる前後におけるキャッシュメモリの編成の一例を１０Ａ乃至１０Ｄに分
けて図解した説明図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ (72)発明者 ナラング，アンガド アメリカ合衆国・95670・カリフォルニア 州・ランチョ コルドバ・ビークル ドラ イブ ３番・2330 (72)発明者 ペントコフスキ，ウラジミール アメリカ合衆国・95630・カリフォルニア 州・フォルサム・ルナ サークル・221 (72)発明者 ツァイ，スティーブ アメリカ合衆国・95670・カリフォルニア 州・ランチョ コルドバ・データ サーク ル 936番・3466 Ｆターム(参考） 5B005 JJ23 MM02 NN46 QQ02 QQ05 TT02

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 メインメモリと； 前記メインメモリに接続されたプロセッサと； 前記プロセッサに接続され、各々少なくとも２つのキャッシュウェイを備える
    複数のセットを有し、その複数のセットの各セットが前記少なくとも２つのキャ
    ッシュウェイの中の１つに非テンポラリデータが入っているかどうかを指示する
    第１のビットを有する少なくとも１つのキャッシュメモリと； を備え、 前記プロセッサが前記メインメモリあるいは前記少なくとも１つのキャッシュ
    メモリのいずれかのデータにアクセスする； ことを特徴とするキャッシュメモリ・マネジメントを達成するためのコンピュー
    タシステム。
  2. 【請求項２】 前記少なくとも１つのキャッシュメモリが、さらに、対応す
    るウェイ中のデータエントリの順序を指示する第２のビットを備えることを特徴
    とする請求項１記載のコンピュータシステム。
  3. 【請求項３】 前記順序が前記データエントリが他のエントリに対して最低
    使用頻度のエントリであるかどうかを指示することを特徴とする請求項２記載の
    コンピュータシステム。
  4. 【請求項４】 前記第１のビットが、セットされて、関連づけられたウェイ
    に非テンポラリデータが入っていることを指示することを特徴とする請求項１記
    載のコンピュータシステム。
  5. 【請求項５】 前記第１のビットが、クリアされて、関連づけられたウェイ
    にテンポラリデータが入っていることを指示することを特徴とする請求項１記載
    のコンピュータシステム。
  6. 【請求項６】 さらに、前記少なくとも１つのキャッシュメモリ及び前記プ
    ロセッサに接続されていて、前記少なくとも１つのキャッシュメモリを制御する
    ためのキャッシュ制御論理機構を備えたことを特徴とする請求項２記載のコンピ
    ュータシステム。
  7. 【請求項７】 前記プロセッサがデータにアクセスするための命令を受け取
    り、かつプロセッサが前記データが前記少なくとも１つのキャッシュメモリ中に
    あるかどうかの判断を行って、そこにあれば前記少なくとも１つのキャッシュメ
    モリから前記データを読み出し、そこになければ前記メインメモリから前記デー
    タを読み出すことを特徴とする請求項６記載のコンピュータシステム。
  8. 【請求項８】 前記データが前記少なくとも１つのキャッシュメモリから読
    み出される場合に、前記キャッシュ制御論理機構が前記データがテンポラリデー
    タであるかどうかの判断を行い、テンポラリデータであれば、アクセスされてい
    る前記ウェイに対応する前記第２のビットの順序を更新し、テンポラリデータで
    なければ前記順序を変えないでおくことを特徴とする請求項７記載のコンピュー
    タシステム。
  9. 【請求項９】 前記ウェイに対応する前記第１のビットは変えないでおくこ
    とを特徴とする請求項８記載のコンピュータシステム。
  10. 【請求項１０】 前記データが前記少なくとも１つのキャッシュメモリから
    読み出される場合に、前記キャッシュ制御論理機構が読み出される前記データが
    非テンポラリであることを指示すように前記第１のビットを設定すると共に、前
    記キャッシュ制御論理機構がさらに前記第２のビットの前記順序を更新すること
    を特徴とする請求項７記載のコンピュータシステム。
  11. 【請求項１１】 前記データが前記メインメモリから読み出される場合に、
    前記キャッシュ制御論理機構が前記データが非テンポラリデータであるかどうか
    の判断を行い、非テンポラリデータであれば、前記読み出されている前記データ
    が非テンポラリデータであることを指示するように前記第１のビットを設定し、
    前記キャッシュ制御論理機構が前記第２のビットの前記順序を変えないでおくこ
    とを特徴とする請求項７記載のコンピュータシステム。
  12. 【請求項１２】 前記キャッシュ制御論理機構が前記データがテンポラリデ
    ータであると判断した場合に、前記キャッシュ制御論理機構が読み出される前記
    データがテンポラリであることを前記第１のビットが指示するように設定し、前
    記キャッシュ制御論理機構が前記第２のビットの前記順序を更新することを特徴
    とする請求項１１記載のコンピュータシステム。
  13. 【請求項１３】 コンピュータシステムにおけるキャッシュメモリをプロセ
    ッサによって使用されるデータのアクセスパターンに基づいて割り当てる方法で
    あって： メインメモリを設け； 前記メインメモリに接続されたプロセッサを設け； 前記プロセッサに接続された少なくとも１つのキャッシュメモリを設け、前記
    少なくとも１つのキャッシュメモリが各々少なくとも２つのキャッシュウェイ備
    える複数のセットを有し、その複数のセットの各セットが前記少なくとも２つの
    キャッシュウェイの１つに非テンポラリデータが入っているかどうかを指示する
    第１のビットを有し； 前記プロセッサによって前記メインメモリあるいは前記少なくとも１つのキャ
    ッシュメモリのいずれかのデータにアクセスする； ことを特徴とする方法。
  14. 【請求項１４】 前記少なくとも１つのキャッシュメモリが、さらに、対応
    するウェイ中のデータエントリの順序を指示する第２のビットを備えることを特
    徴とする請求項１３記載の方法。
  15. 【請求項１５】 前記順序が前記データエントリが他のエントリに対して最
    低使用頻度のエントリであるかどうかを指示することを特徴とする請求項１４記
    載の方法。
  16. 【請求項１６】 前記第１のビットがセットされて、関連づけられたウェイ
    に非テンポラリデータが入っていることを指示することを特徴とする請求項１３
    記載の方法。
  17. 【請求項１７】 前記第１のビットがクリアされて、関連づけられたウェイ
    にテンポラリデータが入っていることを指示することを特徴とする請求項１３記
    載のコンピュータシステム。
  18. 【請求項１８】 さらに、前記少なくとも１つのキャッシュメモリ及び前記
    プロセッサに接続されていて、前記少なくとも１つのキャッシュメモリを制御す
    るためのキャッシュ制御論理機構を設けることを特徴とする請求項１４記載の方
    法。
  19. 【請求項１９】 前記プロセッサがデータにアクセスするための命令を受け
    取り、かつプロセッサがそのデータが前記少なくとも１つのキャッシュメモリ中
    にあるかどうかの判断を行って、そこにあれば前記少なくとも１つのキャッシュ
    メモリから前記データを読み出し、そこになければ前記メインメモリから前記デ
    ータを読み出すことを特徴とする請求項１８記載の方法。
  20. 【請求項２０】 前記データが前記少なくとも１つのキャッシュメモリから
    読み出される場合に、前記キャッシュ制御論理機構が前記データがテンポラリデ
    ータであるかどうかの判断を行い、テンポラリデータであれば、アクセスされて
    いる前記ウェイに対応する前記第２のビットの順序を更新し、テンポラリデータ
    でなければその順序を変えないでおくことを特徴とする請求項１９記載の方法。
  21. 【請求項２１】 前記ウェイに対応する前記第１のビットは変えないでおく
    ことを特徴とする請求項１９記載の方法。
  22. 【請求項２２】 前記データが前記少なくとも１つのキャッシュメモリから
    読み出される場合に、前記キャッシュ制御論理機構が読み出される前記データが
    非テンポラリであることを指示すように前記第１のビットを設定すると共に、前
    記キャッシュ制御論理機構がさらに前記第２のビットの前記順序を更新すること
    を特徴とする請求項１９記載の方法。
  23. 【請求項２３】 前記データが前記メインメモリから読み出される場合に、
    前記キャッシュ制御論理機構が前記データが非テンポラリデータであるかどうか
    の判断を行い非テンポラリデータであれば、前記読み出されている前記データが
    非テンポラリデータであることを指示するように前記第１のビットを設定し、前
    記キャッシュ制御論理機構が前記第２のビットの前記順序を変えないでおくこと
    を特徴とする請求項１９記載の方法。
  24. 【請求項２４】 前記キャッシュ制御論理機構が前記データがテンポラリデ
    ータであると判断した場合に、前記キャッシュ制御論理機構が読み出される前記
    データがテンポラリであることを前記第１のビットが指示するように設定し、前
    記キャッシュ制御論理機構が前記第２のビットの前記順序を更新することを特徴
    とする請求項２３記載の方法。
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