JPH0634360B2 - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPH0634360B2 JPH0634360B2 JP59217034A JP21703484A JPH0634360B2 JP H0634360 B2 JPH0634360 B2 JP H0634360B2 JP 59217034 A JP59217034 A JP 59217034A JP 21703484 A JP21703484 A JP 21703484A JP H0634360 B2 JPH0634360 B2 JP H0634360B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＣＤ撮像素子、液晶デイスプレイ、メモリ装
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路に関する。
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路に関する。
例えばＣＣＤ撮像素子の水平走査線を１ラインづつ順次
駆動するためのシフトレジスタとして、従来第６図に示
すような回路が用いられていた。
駆動するためのシフトレジスタとして、従来第６図に示
すような回路が用いられていた。
図において、入力端子(1)がエンハンスメント型のＭＯ
ＳトランジスタＴ1のゲートに接続され、このトランジ
スタＴ1のソースが接地ライン(2)に接続され、ドレイン
がデイプレシヨン型のＭＯＳトランジスタＴ2のソース
とゲートに接続され、このトランジスタＴ2のドレイン
電源ライン(3)に接続される。
ＳトランジスタＴ1のゲートに接続され、このトランジ
スタＴ1のソースが接地ライン(2)に接続され、ドレイン
がデイプレシヨン型のＭＯＳトランジスタＴ2のソース
とゲートに接続され、このトランジスタＴ2のドレイン
電源ライン(3)に接続される。
このトランジスタＴ1，Ｔ2のドレインソースの接続点が
トランスミツシヨンゲートを構成するエンハンスメント
型のＭＯＳトランジスタＴ31のソースドレインを通じて
トランジスタＴ1，Ｔ2と同様に接続されたトランジスタ
Ｔ41，Ｔ51に接続され、このトランジスタＴ41，Ｔ51の
接続点がトランスミツシヨンゲートを構成するエンハン
スメント型のＭＯＳトランジスタＴ61のソースドレイン
を通じてトランジスタＴ1，Ｔ2と同様に接続されたトラ
ンジスタＴ71，Ｔ81に接続される。
トランスミツシヨンゲートを構成するエンハンスメント
型のＭＯＳトランジスタＴ31のソースドレインを通じて
トランジスタＴ1，Ｔ2と同様に接続されたトランジスタ
Ｔ41，Ｔ51に接続され、このトランジスタＴ41，Ｔ51の
接続点がトランスミツシヨンゲートを構成するエンハン
スメント型のＭＯＳトランジスタＴ61のソースドレイン
を通じてトランジスタＴ1，Ｔ2と同様に接続されたトラ
ンジスタＴ71，Ｔ81に接続される。
このトランジスタＴ31〜Ｔ81の回路が順次繰り返し接続
される。なお図中符号のサフイツクスの上位を共通、下
位を順次変更して示す。
される。なお図中符号のサフイツクスの上位を共通、下
位を順次変更して示す。
さらに互いに位相の異なるクロツク信号φ1，φ2の供給
されるクロツク端子(4)，(5)がそれぞれトランジスタＴ
31，Ｔ32……及びトランジスタＴ61，Ｔ62……ゲートに
接続される。
されるクロツク端子(4)，(5)がそれぞれトランジスタＴ
31，Ｔ32……及びトランジスタＴ61，Ｔ62……ゲートに
接続される。
この回路において、クロツク端子(4)，(5)には第７図
Ａ，Ｂに示すようなクロツク信号φ1，φ2が供給され
る。これに対して入力端子(1)には例えば第７図Ｃに示
すような信号φINが供給される。
Ａ，Ｂに示すようなクロツク信号φ1，φ2が供給され
る。これに対して入力端子(1)には例えば第７図Ｃに示
すような信号φINが供給される。
これによつてまずトランジスタＴ1，Ｔ2の接続点には
第７図Ｄに示すような反転電圧Ｖ1が現れる。ここでＶ
1p-p＝ＶDD（ＶDDは電源ライン(3)は電圧）である。
第７図Ｄに示すような反転電圧Ｖ1が現れる。ここでＶ
1p-p＝ＶDD（ＶDDは電源ライン(3)は電圧）である。
次にＶ1が信号φ1でサンプリングされ、トランジスタＴ
41のゲートにホールドされ、第７図Ｅに示すような電
圧Ｖ2が現れる。これによつてトランジスタＴ41，Ｔ51
の接続点には第７図Ｆに示すような反転電圧Ｖ3が現
れる。この電圧Ｖ3にて例えば第１の水性走査線が駆動
される。
41のゲートにホールドされ、第７図Ｅに示すような電
圧Ｖ2が現れる。これによつてトランジスタＴ41，Ｔ51
の接続点には第７図Ｆに示すような反転電圧Ｖ3が現
れる。この電圧Ｖ3にて例えば第１の水性走査線が駆動
される。
さらにＶ3が信号φ2でサンプリングされ、トランジスタ
Ｔ71のゲートにホールドされ、第７図Ｇに示すような
電圧Ｖ4が現れる。これによつてトランジスタＴ71，Ｔ
81の接続点、トランジスタＴ42のゲート、トランジ
スタＴ420，Ｔ52の接続点にはそれぞれ第７図Ｈ，
Ｉ，Ｊに示すような電圧Ｖ5，Ｖ6，Ｖ7が現われ、この
電圧Ｖ7にて第２の水平走査線が駆動される。以下上述
の動作が順次行われる。
Ｔ71のゲートにホールドされ、第７図Ｇに示すような
電圧Ｖ4が現れる。これによつてトランジスタＴ71，Ｔ
81の接続点、トランジスタＴ42のゲート、トランジ
スタＴ420，Ｔ52の接続点にはそれぞれ第７図Ｈ，
Ｉ，Ｊに示すような電圧Ｖ5，Ｖ6，Ｖ7が現われ、この
電圧Ｖ7にて第２の水平走査線が駆動される。以下上述
の動作が順次行われる。
ここで、トランスミツシヨンゲートを構成するトランジ
スタＴ31，Ｔ61……のしきい値をＶthとして Ｖ(φ1，φ2)p-p≧ＶDD＋Ｖth の条件が満されれば、トランスミツシヨンゲートを通し
て信号が伝送される。
スタＴ31，Ｔ61……のしきい値をＶthとして Ｖ(φ1，φ2)p-p≧ＶDD＋Ｖth の条件が満されれば、トランスミツシヨンゲートを通し
て信号が伝送される。
このようにして入力信号φINが順次伝送され、各水平走
査線が順次駆動される。
査線が順次駆動される。
さらに上述の回路において、信号の伝送方向を双方向に
する場合には、第８図に示すようにする。図において、
上述の各トランスミツシヨンゲート（サフイツクスｆを
符して示す）の入力端が上述のｆのトランスミツシヨン
ゲートと逆相で駆動されるトランスミツシヨンゲート
（サフイツクスｂを符して示す）を介して前段のｆのト
ランスミツシヨンゲートの出力端に接続される。
する場合には、第８図に示すようにする。図において、
上述の各トランスミツシヨンゲート（サフイツクスｆを
符して示す）の入力端が上述のｆのトランスミツシヨン
ゲートと逆相で駆動されるトランスミツシヨンゲート
（サフイツクスｂを符して示す）を介して前段のｆのト
ランスミツシヨンゲートの出力端に接続される。
この回路においてサフイツクスｆのトランスミツシヨン
ゲートを駆動することによつて信号は図面の右方へ伝送
され、サフイツクスｂのトランスミツシヨンゲートを駆
動することによつて信号は図面の左方へ伝送される。
ゲートを駆動することによつて信号は図面の右方へ伝送
され、サフイツクスｂのトランスミツシヨンゲートを駆
動することによつて信号は図面の左方へ伝送される。
ところが上述の回路において、信号を伝送し次の信号を
得るまでの１段の構成にトランジスタを８素子必要とす
る。このため回路規模が大きくなり、特にＩＣ化した場
合にチツプ面積が大きくなつて、ＩＣのコストが上がる
などの問題があつた。すなわち上述の回路においてトラ
ンジスタＴ41，Ｔ51及びＴ71，Ｔ81にてそれぞれ信号が
反転されており、同相の信号を得るために２倍の素子が
必要になつている。
得るまでの１段の構成にトランジスタを８素子必要とす
る。このため回路規模が大きくなり、特にＩＣ化した場
合にチツプ面積が大きくなつて、ＩＣのコストが上がる
などの問題があつた。すなわち上述の回路においてトラ
ンジスタＴ41，Ｔ51及びＴ71，Ｔ81にてそれぞれ信号が
反転されており、同相の信号を得るために２倍の素子が
必要になつている。
また上述の回路において、出力側に容量性の負荷を接続
した場合に、第７図Ｆ，Ｊに示す出力信号の波形が破線
で示すように鈍つてしまう。この場合に隣接の出力信号
の間でオーバーラツプが発生し、例えば撮像素子に用い
た場合には解像度が劣化したり、混色によつて画像が劣
化してしまう。
した場合に、第７図Ｆ，Ｊに示す出力信号の波形が破線
で示すように鈍つてしまう。この場合に隣接の出力信号
の間でオーバーラツプが発生し、例えば撮像素子に用い
た場合には解像度が劣化したり、混色によつて画像が劣
化してしまう。
さらに上述の回路の場合、トランジスタＴ2，Ｔ51，Ｔ
81……は常にオン状態にあり、このためトランジスタＴ
1，Ｔ41，Ｔ71……がオンになつた状態で貫通電流が流
れ、極めて大きな電力が消費されてしまう。
81……は常にオン状態にあり、このためトランジスタＴ
1，Ｔ41，Ｔ71……がオンになつた状態で貫通電流が流
れ、極めて大きな電力が消費されてしまう。
また各トランジスタが飽和領域で駆動されているので、
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
また出力信号のローレベルがトランジスタＴ41及びＴ51
……の分圧によつて定まるので、これらの素子のばらつ
きによつてローレベルが変動し、設計が困難になる。
……の分圧によつて定まるので、これらの素子のばらつ
きによつてローレベルが変動し、設計が困難になる。
さらにエンハンスメント型とデイプレシヨン型の異なる
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となつてしまう。
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となつてしまう。
従来の装置は上述のように構成されていた。しかしなが
らこの装置においては、１段を構成する素子数が極めて
多くなる、出力波形にオーバーラツプを生じて表示画像
等に影響が生じ易い。貫通電流が流れて消費電力が極め
て大きくなる、などの問題点があつた。
らこの装置においては、１段を構成する素子数が極めて
多くなる、出力波形にオーバーラツプを生じて表示画像
等に影響が生じ易い。貫通電流が流れて消費電力が極め
て大きくなる、などの問題点があつた。
本発明は、入力信号がソースホロアに供給され、このソ
ースホロアのゲートソース間にブートストラップ用の容
量成分が持たせられ、上記ソースホロアからの信号が、
第１のトランスミッションを通じて後段に供給されると
共にこの後段のソースホロアのゲートに接続された第２
のトランスミッションゲートを通じて前段に供給される
ようにし、上記ソースホロア及び第１及び第２のトラン
スミッションゲートからなる回路段が順次接続され、上
記ソースホロア及び第１のトランスミッションゲートが
各段ごとに交互に異なる位相で駆動されることにより、
上記入力信号が各段ごとに順次後段に伝送されると共
に、上記ソースホロア及び第２のトランスミッションゲ
ートが各段ごとに交互に異なる位相で駆動されることに
より、上記入力信号が各段ごとに順次前段に伝送される
ように構成したことを特徴とする信号伝送回路である。
ースホロアのゲートソース間にブートストラップ用の容
量成分が持たせられ、上記ソースホロアからの信号が、
第１のトランスミッションを通じて後段に供給されると
共にこの後段のソースホロアのゲートに接続された第２
のトランスミッションゲートを通じて前段に供給される
ようにし、上記ソースホロア及び第１及び第２のトラン
スミッションゲートからなる回路段が順次接続され、上
記ソースホロア及び第１のトランスミッションゲートが
各段ごとに交互に異なる位相で駆動されることにより、
上記入力信号が各段ごとに順次後段に伝送されると共
に、上記ソースホロア及び第２のトランスミッションゲ
ートが各段ごとに交互に異なる位相で駆動されることに
より、上記入力信号が各段ごとに順次前段に伝送される
ように構成したことを特徴とする信号伝送回路である。
上述の装置によれば、信号の伝送を容易に双方向に行う
ことができると共に、１段の素子数を少くし、出力波形
のオーバーラツプを無くし、消費電力も小さくすること
ができる。
ことができると共に、１段の素子数を少くし、出力波形
のオーバーラツプを無くし、消費電力も小さくすること
ができる。
第１図において、入力端子(1f)がトランスミツシヨンゲ
ートを構成するエンハンスメント型のＭＯＳトランジス
タＭ11fを通じてエンハンスメント型のＭＯＳトランジ
スタＭ21のゲートに接続される。このトランジスタＭ21
のゲートソース間にブートストラツプ用のコンデンサＣ
31が接続される。またトランジスタＭ21のソースが第１
の１のトランスミツシヨンゲートを構成するエンハンス
メント型のＭＯＳトランジスタＭ41fのドレインソース
間を通じて後段のエンハンスメント型のＭＯＳトランジ
スタＭ51のゲートに接続される。このトランジスタＭ51
のゲートソース間にブートストラツプ用のコンデンサＣ
61が接続される。さらにトランジスタＭ51のソースが第
１の２のトランスミツシヨンゲートを構成するエンハン
スメント型のＭＯＳトランジスタＭ12f のドレインソー
ス間を通じて次段の回路に接続される。またトランジス
タＭ51のソースが第２の１のトランスミツシヨンゲート
を構成するエンハンスメント型のＭＯＳトランジスタＭ
11bのドレインソース間を通じて前段のトランジスタＭ
21のゲートに接続される。さらに次段のトランジスタＭ
22のソースが第２の２のトランスミツシヨンゲートを構
成するエンハンスメント型のＭＯＳトランジスタＭ41b
のドレインソース間を通じて前段のトランジスタＭ51の
ゲートに接続される。
ートを構成するエンハンスメント型のＭＯＳトランジス
タＭ11fを通じてエンハンスメント型のＭＯＳトランジ
スタＭ21のゲートに接続される。このトランジスタＭ21
のゲートソース間にブートストラツプ用のコンデンサＣ
31が接続される。またトランジスタＭ21のソースが第１
の１のトランスミツシヨンゲートを構成するエンハンス
メント型のＭＯＳトランジスタＭ41fのドレインソース
間を通じて後段のエンハンスメント型のＭＯＳトランジ
スタＭ51のゲートに接続される。このトランジスタＭ51
のゲートソース間にブートストラツプ用のコンデンサＣ
61が接続される。さらにトランジスタＭ51のソースが第
１の２のトランスミツシヨンゲートを構成するエンハン
スメント型のＭＯＳトランジスタＭ12f のドレインソー
ス間を通じて次段の回路に接続される。またトランジス
タＭ51のソースが第２の１のトランスミツシヨンゲート
を構成するエンハンスメント型のＭＯＳトランジスタＭ
11bのドレインソース間を通じて前段のトランジスタＭ
21のゲートに接続される。さらに次段のトランジスタＭ
22のソースが第２の２のトランスミツシヨンゲートを構
成するエンハンスメント型のＭＯＳトランジスタＭ41b
のドレインソース間を通じて前段のトランジスタＭ51の
ゲートに接続される。
このトランジスタＭ11f，Ｍ11b，Ｍ21，Ｍ41f，Ｍ41b，
Ｍ51及びコンデンサＣ31，Ｃ61の回路が複数縦続に設け
られる。
Ｍ51及びコンデンサＣ31，Ｃ61の回路が複数縦続に設け
られる。
さらにクロツク端子(4)がトランジスタＭ51，Ｍ52……
のドレインに接続され、クロツク端子(5)がトランジス
タＭ21，Ｍ22……のドレインに接続される。またクロツ
ク端子(4)と同相の信号及び接地に切換られる端子(4f)
がトランジスタＭ11f，Ｍ12f………のゲートに接続さ
れ、クロツク端子(5)と同相の信号及び設置に切換られ
る端子(5f)がトランジスタＭ41f，Ｍ42f……ゲートに接
続される。さらにクロツク端子(4)と同相の信号及び接
地に切換られる端子(4b)がトランジスタＭ11b，Ｍ12b…
…のゲートに接続され、クロツク端子(5)と同相の信号
及び接地に切換られる端子(5b)がトランジスタＭ41f，
Ｍ42f……のゲートに接続される。
のドレインに接続され、クロツク端子(5)がトランジス
タＭ21，Ｍ22……のドレインに接続される。またクロツ
ク端子(4)と同相の信号及び接地に切換られる端子(4f)
がトランジスタＭ11f，Ｍ12f………のゲートに接続さ
れ、クロツク端子(5)と同相の信号及び設置に切換られ
る端子(5f)がトランジスタＭ41f，Ｍ42f……ゲートに接
続される。さらにクロツク端子(4)と同相の信号及び接
地に切換られる端子(4b)がトランジスタＭ11b，Ｍ12b…
…のゲートに接続され、クロツク端子(5)と同相の信号
及び接地に切換られる端子(5b)がトランジスタＭ41f，
Ｍ42f……のゲートに接続される。
この回路において信号を図面の右方へ伝送する場合に
は、クロツク端子(4)，(4f)，(5)，(5f)、入力端子(1)
にはそれぞれ第２図Ａ，Ｂ，Ｃに示すような信号φ1，
φ2，φINが供給され、端子(4b)，(5b)は接地される。
ここで信号φ1，φ2のハイレベルをＶH、ローレベルを
ＶLとし、信号φINのハイレベルをＶH′ローレベルをＶ
Lとする。また信号φ1，φ2のパルスを図示のように〔1
1〕，〔12〕……，〔21〕，〔22〕……とする。またＭ
ＯＳトランジスタのしきい値を全てＶthとする。
は、クロツク端子(4)，(4f)，(5)，(5f)、入力端子(1)
にはそれぞれ第２図Ａ，Ｂ，Ｃに示すような信号φ1，
φ2，φINが供給され、端子(4b)，(5b)は接地される。
ここで信号φ1，φ2のハイレベルをＶH、ローレベルを
ＶLとし、信号φINのハイレベルをＶH′ローレベルをＶ
Lとする。また信号φ1，φ2のパルスを図示のように〔1
1〕，〔12〕……，〔21〕，〔22〕……とする。またＭ
ＯＳトランジスタのしきい値を全てＶthとする。
これによつてまず ＶH′≦ＶH−Ｖth …………(1) であれば、信号φINは信号φ1のパルス〔12〕にてトラ
ンジスタＭ11fを伝送され、トランジスタＭ21のゲート
には第２図Ｄに示すような電圧Ｖ1が現れる。
ンジスタＭ11fを伝送され、トランジスタＭ21のゲート
には第２図Ｄに示すような電圧Ｖ1が現れる。
次にトランジスタＭ21のソースの電圧Ｖ2（第２図
Ｅ）は、初め Ｖ1−Ｖ2＝ＶH′−ＶL＞Ｖth …………(2) であるから、トランジスタＭ21はオンし Ｖ2＝ＶL …………(3) となる。そして信号φ2のパルス〔22〕が来ると電圧Ｖ1
はコンデンサＣ31を通じて持ち上げられ、 但し、ＣBはブートストラツプ容量 ＣSはトランジスタＭ21のゲートのストレー容量 となり、このとき Ｖ1−Ｖth≧ＶH …………(5) ならば Ｖ2＝ＶH′ …………(6) となり、トランジスタＭ21のソースにパルス〔22〕が
抜き出される。
Ｅ）は、初め Ｖ1−Ｖ2＝ＶH′−ＶL＞Ｖth …………(2) であるから、トランジスタＭ21はオンし Ｖ2＝ＶL …………(3) となる。そして信号φ2のパルス〔22〕が来ると電圧Ｖ1
はコンデンサＣ31を通じて持ち上げられ、 但し、ＣBはブートストラツプ容量 ＣSはトランジスタＭ21のゲートのストレー容量 となり、このとき Ｖ1−Ｖth≧ＶH …………(5) ならば Ｖ2＝ＶH′ …………(6) となり、トランジスタＭ21のソースにパルス〔22〕が
抜き出される。
さらに信号φ2に同期してトランジスタＭ41fがオンとな
り、パルス〔22〕がトランジスタＭ51のゲートにも蓄
積される。そしてこのゲートの電圧Ｖ3にも蓄積され
る。そしてこのゲートの電圧Ｖ3（第２図Ｆ）が Ｖ3＝ＶH …………(7) になることによつてトランジスタＭ51がオンし、トラン
ジスタＭ21と同様の動作でトランジスタＭ51のソース
にパルス〔13〕が抜き出される（第２図Ｇ）。
り、パルス〔22〕がトランジスタＭ51のゲートにも蓄
積される。そしてこのゲートの電圧Ｖ3にも蓄積され
る。そしてこのゲートの電圧Ｖ3（第２図Ｆ）が Ｖ3＝ＶH …………(7) になることによつてトランジスタＭ51がオンし、トラン
ジスタＭ21と同様の動作でトランジスタＭ51のソース
にパルス〔13〕が抜き出される（第２図Ｇ）。
以下同様にしてトランジスタＭ22，Ｍ52……のソース
，……に信号φ1，φ2の各パルス〔23〕，〔14〕…
…が抜き出される（第２図Ｉ，Ｋ……）。
，……に信号φ1，φ2の各パルス〔23〕，〔14〕…
…が抜き出される（第２図Ｉ，Ｋ……）。
従つてこの回路において、入力信号φINが順次伝送さ
れ、トランジスタＭ21，Ｍ51，Ｍ22，Ｍ52…のソースに
順次パルスが取り出される。そしてこのパルスにて例え
ば水平走査線を順次駆動することができる。
れ、トランジスタＭ21，Ｍ51，Ｍ22，Ｍ52…のソースに
順次パルスが取り出される。そしてこのパルスにて例え
ば水平走査線を順次駆動することができる。
さらに第２図において、電圧Ｖ1，Ｖ3，Ｖ5……の電圧
の上昇ＶAは、コンデンサＣ31，Ｃ61………のブートス
トラツプ効果によるものであり、 である。また電圧Ｖ2，Ｖ4……の電圧の降下ＶBは電圧
Ｖ1，Ｖ3……の低下によるものであり、 但し、ＣLは負荷の容量 である。また電圧Ｖ2，Ｖ3……の電圧の上昇ＶCは信号
φ2のパルスよつてトランジスタＭ41f，Ｍ42f……がオ
ンしたことにより電圧Ｖ3，Ｖ5……の電荷の配分による
ものであり、 である。また電圧Ｖ1の電圧の上昇ＶDはこの電圧ＶCに
よるものであり、 である。さらに電圧Ｖ2，Ｖ3……の残留電圧ＶEはＶD＋
ＶL→ＶLになつたことによるものであり、 である。
の上昇ＶAは、コンデンサＣ31，Ｃ61………のブートス
トラツプ効果によるものであり、 である。また電圧Ｖ2，Ｖ4……の電圧の降下ＶBは電圧
Ｖ1，Ｖ3……の低下によるものであり、 但し、ＣLは負荷の容量 である。また電圧Ｖ2，Ｖ3……の電圧の上昇ＶCは信号
φ2のパルスよつてトランジスタＭ41f，Ｍ42f……がオ
ンしたことにより電圧Ｖ3，Ｖ5……の電荷の配分による
ものであり、 である。また電圧Ｖ1の電圧の上昇ＶDはこの電圧ＶCに
よるものであり、 である。さらに電圧Ｖ2，Ｖ3……の残留電圧ＶEはＶD＋
ＶL→ＶLになつたことによるものであり、 である。
ここで負荷としてＣＣＤ撮像素子あるいは液晶デイスプ
レイ等の容量性の負荷を用いた場合には ＣL≫ＣS，ＣB …………(13) であり、上述のＶB，ＶC，ＶD，ＶEは全て略零となり、
通常の使用において問題は生じない。
レイ等の容量性の負荷を用いた場合には ＣL≫ＣS，ＣB …………(13) であり、上述のＶB，ＶC，ＶD，ＶEは全て略零となり、
通常の使用において問題は生じない。
またコンデンサＣ31，Ｃ61……の容量値ＣBは、上述の
(4)，(5)式から であり、またトランスフアーゲートとなるトランジスタ
Ｍ11f，Ｍ41f，Ｍ12f……の耐圧をＢＶとしたとき であり、これらの２式から求めて の間に選べばよい。
(4)，(5)式から であり、またトランスフアーゲートとなるトランジスタ
Ｍ11f，Ｍ41f，Ｍ12f……の耐圧をＢＶとしたとき であり、これらの２式から求めて の間に選べばよい。
このようにして第３図Ａ，Ｂのクロツク信号φ1，φ2に
対して第３図Ｃに示すように右方への信号の伝送が行わ
れる。
対して第３図Ｃに示すように右方への信号の伝送が行わ
れる。
すなわち信号を左から右に転送する時は、第１図の端子
(4)(4f)に第２図Ａの波形が入力され、端子(5)(5f)に第
２図Ｂの波形が入力される。このとき、端子(1f)には第
２図Ｃの波形が入力され、端子(5b)(4b)は接地電位にな
る。
(4)(4f)に第２図Ａの波形が入力され、端子(5)(5f)に第
２図Ｂの波形が入力される。このとき、端子(1f)には第
２図Ｃの波形が入力され、端子(5b)(4b)は接地電位にな
る。
また信号を右から左に転送する時は、第１図の端子(5f)
(4f)を接地電位とし、端子(5)(4b)に第２図Ａの波形が
入力され、端子(4)(5b)に第２図Ｂの波形が入力され
る。このとき、第２図Ｃの波形は第１図の右の最後段
（入力端子図示せず）から入力される。この信号は第１
図のａの矢印のように転送される。
(4f)を接地電位とし、端子(5)(4b)に第２図Ａの波形が
入力され、端子(4)(5b)に第２図Ｂの波形が入力され
る。このとき、第２図Ｃの波形は第１図の右の最後段
（入力端子図示せず）から入力される。この信号は第１
図のａの矢印のように転送される。
すなわちこの信号は第１図のトランジスタＭ42b→Ｍ52
→Ｍ12b→Ｍ22のように伝送され、第３図Ｄに示すよう
に左方への信号の伝送が行われる。こうして入力信号φ
INの双方向の伝送が行われるわけであるが、上述の装置
によれば上述した従来の欠点を一掃することができた。
→Ｍ12b→Ｍ22のように伝送され、第３図Ｄに示すよう
に左方への信号の伝送が行われる。こうして入力信号φ
INの双方向の伝送が行われるわけであるが、上述の装置
によれば上述した従来の欠点を一掃することができた。
すなわち、上述の回路において、信号を伝送し次の信号
を得るまでの１段の構成が例えばトランジスタＭ21，Ｍ
41、コンデンサＣ31の３素子のみである。従つて回路規
模が小さく、ＩＣ化した場合のチツプ面積も小さくな
る。
を得るまでの１段の構成が例えばトランジスタＭ21，Ｍ
41、コンデンサＣ31の３素子のみである。従つて回路規
模が小さく、ＩＣ化した場合のチツプ面積も小さくな
る。
また出力信号がクロツク信号φ1，φ2のパルスを抽出す
る形で形成されるので、上述のようにクロツク信号
φ1，φ2のパルスを短くすることにより容易に出力信号
のオーバーラツプを無くすことができる。
る形で形成されるので、上述のようにクロツク信号
φ1，φ2のパルスを短くすることにより容易に出力信号
のオーバーラツプを無くすことができる。
さらに従来の回路のように貫通電流が流れることがない
ので、消費電力が極めて小さくなる。
ので、消費電力が極めて小さくなる。
また各トランジスタが直線領域で駆動されているので、
容易に高速駆動を行うことができ、それによつて消費電
力が大きくなることもない。
容易に高速駆動を行うことができ、それによつて消費電
力が大きくなることもない。
さらにクロツク信号φ1，φ2のそれぞれによつて出力信
号が得られるので、クロツク信号の周波数を従来の1/2
にすることができ、これによつても消費電力が小さくな
る。
号が得られるので、クロツク信号の周波数を従来の1/2
にすることができ、これによつても消費電力が小さくな
る。
また出力信号のローレベルはクロツク信号φ1，φ2及び
入力信号φINのローレベルＶLと一致されるので、設計
が極めて容易になる。
入力信号φINのローレベルＶLと一致されるので、設計
が極めて容易になる。
さらに例えばエンハンスメント型の素子のみで回路を形
成できるので、ＩＣ化した場合にプロセスが少くてす
み、容易かつ安価に回路を形成できる。
成できるので、ＩＣ化した場合にプロセスが少くてす
み、容易かつ安価に回路を形成できる。
ところで上述の回路において、ＭＯＳトランジスタのゲ
ート電極とソース領域とが対向する部分においてコンデ
ンサが形成され、容量を持つ。またゲート電位が高くな
るとソース領域とドレイン領域との間にチヤンネルが形
成され、このときゲート電極とチヤンネルとの間におい
てもコンデンサが形成される。そこで上述の回路におい
て、コンデンサＣ31，Ｃ61……としてＭＯＳトランジス
タＭ21，Ｍ51……のゲートとソースあるいはチヤンネル
との間の容量を用いることができる。
ート電極とソース領域とが対向する部分においてコンデ
ンサが形成され、容量を持つ。またゲート電位が高くな
るとソース領域とドレイン領域との間にチヤンネルが形
成され、このときゲート電極とチヤンネルとの間におい
てもコンデンサが形成される。そこで上述の回路におい
て、コンデンサＣ31，Ｃ61……としてＭＯＳトランジス
タＭ21，Ｍ51……のゲートとソースあるいはチヤンネル
との間の容量を用いることができる。
さらに第４図は他の例を示し、この例ではトランジスタ
Ｍ11f，Ｍ11b，Ｍ41f，Ｍ41b……の後段にそれぞれ同じ
くトランスミツシヨンゲートを構成するエンハンスメン
ト型のＭＯＳトランジスタＧ11f，Ｇ11b，Ｇ41f，Ｇ41b
……を設けて、端子(6f)または(6b)からの右方または左
方の制御信号にてこれらの一方を導通させるものであ
る。この例においても双方向の信号の伝送が行われる。
Ｍ11f，Ｍ11b，Ｍ41f，Ｍ41b……の後段にそれぞれ同じ
くトランスミツシヨンゲートを構成するエンハンスメン
ト型のＭＯＳトランジスタＧ11f，Ｇ11b，Ｇ41f，Ｇ41b
……を設けて、端子(6f)または(6b)からの右方または左
方の制御信号にてこれらの一方を導通させるものであ
る。この例においても双方向の信号の伝送が行われる。
すなわち第１図で左右反転を行う時は、端子(4f)(5f)に
左⇒右のクロックを、端子(4b)(5b)右⇒左のクロックを
必要としていたのに対して、端子(6f)(6b)を用いるもの
である。ここでクロックは端子(4)(5)のみに入力され、
左から右に転送するときは端子(6f)をＶDD、端子(6b)を
ＶSSにして用い、右から左に転送するときは端子(6f)を
ＶSS、端子(6b)をＶDDにして用いる。
左⇒右のクロックを、端子(4b)(5b)右⇒左のクロックを
必要としていたのに対して、端子(6f)(6b)を用いるもの
である。ここでクロックは端子(4)(5)のみに入力され、
左から右に転送するときは端子(6f)をＶDD、端子(6b)を
ＶSSにして用い、右から左に転送するときは端子(6f)を
ＶSS、端子(6b)をＶDDにして用いる。
なおこの例の場合にトランジスタＧ11f，Ｇ11b，
Ｇ41f，Ｇ41b……にてトランジスタＭ11f，Ｍ11b，Ｍ
41f，Ｍ41bの耐圧の軽減の効果もある。
Ｇ41f，Ｇ41b……にてトランジスタＭ11f，Ｍ11b，Ｍ
41f，Ｍ41bの耐圧の軽減の効果もある。
なおこの例でトランジスタＧ11b，Ｇ41b……はトランジ
スタＭ12fとＧ12f，Ｍ42fとＧ42f……の接続中点とトラ
ンジスタＭ21，Ｍ51……のゲートとの間に設けて、トラ
ンジスタＭ11b，Ｇ41b……を削除することもできる。
スタＭ12fとＧ12f，Ｍ42fとＧ42f……の接続中点とトラ
ンジスタＭ21，Ｍ51……のゲートとの間に設けて、トラ
ンジスタＭ11b，Ｇ41b……を削除することもできる。
また第５図も左右反転の別の実施例を示し、この例で
は、第１図で端子(4f)(5f)(4b)(5b)を設けたのに代え
て、それぞれのトランジスタＭ11f，Ｍ11b，Ｍ41f，Ｍ
41b……のゲートにそれぞれトランジスタＳ，Ｗからな
る切換回路を設けて、クロツク信号と接地(7)との切換
を行っている。これよってこの例では、端子(6f)(6b)の
コントロールによってトランジスタＭ11f とＭ11b のト
ランスミッションゲートにＶSSを入力するか、クロック
を入力するかを切り換えているものである。この例にお
いても双方向の信号の伝送を行うことができる。
は、第１図で端子(4f)(5f)(4b)(5b)を設けたのに代え
て、それぞれのトランジスタＭ11f，Ｍ11b，Ｍ41f，Ｍ
41b……のゲートにそれぞれトランジスタＳ，Ｗからな
る切換回路を設けて、クロツク信号と接地(7)との切換
を行っている。これよってこの例では、端子(6f)(6b)の
コントロールによってトランジスタＭ11f とＭ11b のト
ランスミッションゲートにＶSSを入力するか、クロック
を入力するかを切り換えているものである。この例にお
いても双方向の信号の伝送を行うことができる。
本発明によれば、信号の伝送を容易に双方向に行うこと
ができると共に、１段の素子数を少なくし、出力波形の
オーバーラツプを無くし、消費電力も小さくすることが
できるようになつた。
ができると共に、１段の素子数を少なくし、出力波形の
オーバーラツプを無くし、消費電力も小さくすることが
できるようになつた。
第１図は本発明の一例の接続図、第２図，第３図はその
説明のための波形図、第４図，第５図は他の例の接続
図、第６図〜第８図は従来の装置の説明のための図であ
る。 (1f)は入力端子、(4)，(4f)，(4b)，(5)，(5f)，(5b)は
クロツク端子、Ｍ11f，Ｍ11b，Ｍ21，Ｍ41f，Ｍ41b，Ｍ
51……はＭＯＳトランジスタ、Ｃ31，Ｃ61……はコンデ
ンサである。
説明のための波形図、第４図，第５図は他の例の接続
図、第６図〜第８図は従来の装置の説明のための図であ
る。 (1f)は入力端子、(4)，(4f)，(4b)，(5)，(5f)，(5b)は
クロツク端子、Ｍ11f，Ｍ11b，Ｍ21，Ｍ41f，Ｍ41b，Ｍ
51……はＭＯＳトランジスタ、Ｃ31，Ｃ61……はコンデ
ンサである。
Claims (1)
- 【請求項１】入力信号がソースホロア素子のゲートに供
給され、このソースホロア素子のゲートソース間にブー
トストラップ用の容量成分が持たせられ、上記ソースホ
ロア素子のソースからの信号が第１のトランスミッショ
ン素子を通じて後段のソースホロア素子のゲートに供給
されると共に、この後段のソースホロア素子のソースか
らの信号が第２のトランスミッション素子を通じて前段
のソースホロア素子のゲートに供給されるようにし、上
記ソースホロア素子及び第１及び第２のトランスミッシ
ョン素子からなる回路段が複数縦続に設けられて成り、
上記第１のトランスミッション素子が各段ごとに交互に
異なる位相で駆動されることにより、上記入力信号が各
段ごとに順次後段に伝送されると共に、上記第２のトラ
ンスミッション素子が各段ごとに交互に異なる位相で駆
動されることにより、上記入力信号が各段ごとに順次前
段に伝送されるように構成したことを特徴とする信号伝
送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217034A JPH0634360B2 (ja) | 1984-10-16 | 1984-10-16 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217034A JPH0634360B2 (ja) | 1984-10-16 | 1984-10-16 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194300A JPS6194300A (ja) | 1986-05-13 |
| JPH0634360B2 true JPH0634360B2 (ja) | 1994-05-02 |
Family
ID=16697798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217034A Expired - Lifetime JPH0634360B2 (ja) | 1984-10-16 | 1984-10-16 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634360B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783243B2 (ja) * | 1987-05-14 | 1995-09-06 | 日本電気株式会社 | 配線回路 |
| JP3873165B2 (ja) * | 2000-06-06 | 2007-01-24 | カシオ計算機株式会社 | シフトレジスタ及び電子装置 |
| JP3658349B2 (ja) * | 2001-09-20 | 2005-06-08 | 松下電器産業株式会社 | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 |
-
1984
- 1984-10-16 JP JP59217034A patent/JPH0634360B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194300A (ja) | 1986-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |