JPH063420A - 組み合わせ論理回路のテストパタン生成方法 - Google Patents
組み合わせ論理回路のテストパタン生成方法Info
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- JPH063420A JPH063420A JP4158228A JP15822892A JPH063420A JP H063420 A JPH063420 A JP H063420A JP 4158228 A JP4158228 A JP 4158228A JP 15822892 A JP15822892 A JP 15822892A JP H063420 A JPH063420 A JP H063420A
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- test pattern
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- circuit
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Abstract
(57)【要約】
【目的】 共有ＢＤＤのノード数を減らして、必要なメ
モリ容量を削減するとともに、短時間で効率的にテスト
パタンを生成できる組み合わせ論理回路のテストパタン
生成方法を提供すること。 【構成】 組み合わせ論理回路内の先頭信号線に論理関
数の入力変数の少なくとも一部を割り当てて共有ＢＤＤ
を生成して記憶するステップＳ１１と、組み合わせ論理
回路の信号線上の故障の影響を任意の外部出力線へ伝搬
させた時の該外部出力線上の論理関数と共有ＢＤＤとし
て記憶されている該外部出力線上の論理関数との排他的
論理和をとって該故障に対するテストパタンを生成する
テストパタン生成ステップＳ１２〜Ｓ１５からなる。
モリ容量を削減するとともに、短時間で効率的にテスト
パタンを生成できる組み合わせ論理回路のテストパタン
生成方法を提供すること。 【構成】 組み合わせ論理回路内の先頭信号線に論理関
数の入力変数の少なくとも一部を割り当てて共有ＢＤＤ
を生成して記憶するステップＳ１１と、組み合わせ論理
回路の信号線上の故障の影響を任意の外部出力線へ伝搬
させた時の該外部出力線上の論理関数と共有ＢＤＤとし
て記憶されている該外部出力線上の論理関数との排他的
論理和をとって該故障に対するテストパタンを生成する
テストパタン生成ステップＳ１２〜Ｓ１５からなる。
Description
【０００１】
【産業上の利用分野】本発明は、組み合わせ論理回路の
故障検査に使用されるテストパタン生成方法に係り、特
に共有ＢＤＤを用いた組み合わせ論理回路のテストパタ
ン生成方法に関する。
故障検査に使用されるテストパタン生成方法に係り、特
に共有ＢＤＤを用いた組み合わせ論理回路のテストパタ
ン生成方法に関する。
【０００２】
【従来の技術】一般に、製造後のＬＳＩ（集積回路）の
故障を検査する場合、特定のテストパタンを入力して出
力の状態をモニタする方法がとられる。このような故障
検査に使用されるテストパタンの生成は、回路の大規模
化・複雑化と共に計算に長時間を要し、コストもかかる
ものとなっている。
故障を検査する場合、特定のテストパタンを入力して出
力の状態をモニタする方法がとられる。このような故障
検査に使用されるテストパタンの生成は、回路の大規模
化・複雑化と共に計算に長時間を要し、コストもかかる
ものとなっている。
【０００３】特に、組み合わせ論理回路の故障検査のた
めのテストパタンの生成をＤアルゴリズムやＰＯＤＥＭ
（path−oriented decision marking ）アルゴリズムな
どの木探索に基づく決定的テストパタン生成アルゴリズ
ムで行うと、バックトラックの回数が非常に多くなり、
故障によっては現実的な時間内ではテストパタンが求ま
らないことがある。このため故障検出率が十分に得られ
なかったり、故障検出率を上げるために膨大な計算時間
を必要とするという問題が起こっている。
めのテストパタンの生成をＤアルゴリズムやＰＯＤＥＭ
（path−oriented decision marking ）アルゴリズムな
どの木探索に基づく決定的テストパタン生成アルゴリズ
ムで行うと、バックトラックの回数が非常に多くなり、
故障によっては現実的な時間内ではテストパタンが求ま
らないことがある。このため故障検出率が十分に得られ
なかったり、故障検出率を上げるために膨大な計算時間
を必要とするという問題が起こっている。
【０００４】一方、このような木探索に基づくアルゴリ
ズムでは非常に時間がかかるような冗長故障を効率よく
処理できる可能性を持ったテストパタン生成アルゴリズ
ムとして、共有ＢＤＤを用いたアルゴリズムが知られて
いる。共有ＢＤＤを説明する前に、文献 [1]：R.E.Brya
nt,Graph-Based Algolithms for Boolean FunctionMani
pulation,IEEE Trans.on Computers,Vol.C-35,No.8,Aug
ust,1985,pp.677-691.に記載されているＢＤＤ（Binary
Decision Diagram ：二分決定図）について説明する。
ＢＤＤは論理関数をＤＡＧ（Directed Acyclic Graph：
有向非循環図）で表現したものであり、それに対する各
種の操作を効率的に行おうとするものである。
ズムでは非常に時間がかかるような冗長故障を効率よく
処理できる可能性を持ったテストパタン生成アルゴリズ
ムとして、共有ＢＤＤを用いたアルゴリズムが知られて
いる。共有ＢＤＤを説明する前に、文献 [1]：R.E.Brya
nt,Graph-Based Algolithms for Boolean FunctionMani
pulation,IEEE Trans.on Computers,Vol.C-35,No.8,Aug
ust,1985,pp.677-691.に記載されているＢＤＤ（Binary
Decision Diagram ：二分決定図）について説明する。
ＢＤＤは論理関数をＤＡＧ（Directed Acyclic Graph：
有向非循環図）で表現したものであり、それに対する各
種の操作を効率的に行おうとするものである。
【０００５】まず、ＢＤＤを構成する前に、ＢＤＤが表
現しようとする論理関数（ｆとする）の変数に対して順
番を定める。この論理関数ｆに対して、予め定められた
変数の順番に従って二分決定木を作る。図５(a) に、ｆ
＝Ｘ1 ・Ｘ2 ＋Ｘ3 なる論理関数に対する二分決定木の
例を示す。変数の順番は、Ｘ1 →Ｘ2 →Ｘ3 のように定
められている。この二分決定木においては、図５(a) に
示すように同型のサブグラフを含んでおり、◎を付した
ノードは他のノードと同型のサブグラフを共有してい
る。そこで、◎を付したノードを冗長なノードとして削
除すると、ＤＡＧは図５(b) に示すようになり、これが
論理関数ｆを表すＢＤＤとなる。このとき変数の順番が
定められていることにより、一つの論理関数に対してＢ
ＤＤは一意に定まる。
現しようとする論理関数（ｆとする）の変数に対して順
番を定める。この論理関数ｆに対して、予め定められた
変数の順番に従って二分決定木を作る。図５(a) に、ｆ
＝Ｘ1 ・Ｘ2 ＋Ｘ3 なる論理関数に対する二分決定木の
例を示す。変数の順番は、Ｘ1 →Ｘ2 →Ｘ3 のように定
められている。この二分決定木においては、図５(a) に
示すように同型のサブグラフを含んでおり、◎を付した
ノードは他のノードと同型のサブグラフを共有してい
る。そこで、◎を付したノードを冗長なノードとして削
除すると、ＤＡＧは図５(b) に示すようになり、これが
論理関数ｆを表すＢＤＤとなる。このとき変数の順番が
定められていることにより、一つの論理関数に対してＢ
ＤＤは一意に定まる。
【０００６】共有ＢＤＤは、ＢＤＤと同様の考えを異な
る複数の論理関数に対して適用し、それらの論理関数の
間でも同型のサブグラフを共有することにより、複数の
論理関数を少ないメモリ量で表現しようとするものであ
る。図５(c) に、ｆ＝Ｘ1 ・Ｘ2 ＋Ｘ3 ，ｇ＝Ｘ1 ・Ｘ
2 ＋Ｘ1 ・Ｘ3 ，ｈ＝Ｘ2 ＋Ｘ3 なる３つの論理関数を
同時に表現した共有ＢＤＤの例を示す。
る複数の論理関数に対して適用し、それらの論理関数の
間でも同型のサブグラフを共有することにより、複数の
論理関数を少ないメモリ量で表現しようとするものであ
る。図５(c) に、ｆ＝Ｘ1 ・Ｘ2 ＋Ｘ3 ，ｇ＝Ｘ1 ・Ｘ
2 ＋Ｘ1 ・Ｘ3 ，ｈ＝Ｘ2 ＋Ｘ3 なる３つの論理関数を
同時に表現した共有ＢＤＤの例を示す。
【０００７】文献 [2]：井置、石浦、矢島「共有二分決
定図を用いた組み合わせ論理回路のテスト生成」、第３
８回情報処理学会全国大会論文集、2S-5,Mar.1983,pp.1
137-1144．には、上述した共有ＢＤＤを用いて、通常仮
定する各信号線の０，１縮退故障（信号線上の値が０ま
たは１に固定される故障）に対するテストパタンを生成
する方法が記載されている。
定図を用いた組み合わせ論理回路のテスト生成」、第３
８回情報処理学会全国大会論文集、2S-5,Mar.1983,pp.1
137-1144．には、上述した共有ＢＤＤを用いて、通常仮
定する各信号線の０，１縮退故障（信号線上の値が０ま
たは１に固定される故障）に対するテストパタンを生成
する方法が記載されている。
【０００８】この方法においては、まず対象とする組み
合わせ論理回路内の各信号線がとる論理関数を共有ＢＤ
Ｄで表し、メモリに記憶しておく。そして縮退故障を仮
定した信号線に対して、その信号線上の縮退故障による
固定値を表すＢＤＤ（０または１）を割り当て、これを
組み合わせ論理回路内に伝搬させることにより、故障回
路（故障のある組み合わせ論理回路）の各信号線がとる
論理関数を次々と求めてゆく。伝搬させた結果が正常回
路（故障のない組み合わせ論理回路）のとる論理関数と
等しい場合には、故障の影響が消えたと判断して、それ
以降の伝搬を止める。
合わせ論理回路内の各信号線がとる論理関数を共有ＢＤ
Ｄで表し、メモリに記憶しておく。そして縮退故障を仮
定した信号線に対して、その信号線上の縮退故障による
固定値を表すＢＤＤ（０または１）を割り当て、これを
組み合わせ論理回路内に伝搬させることにより、故障回
路（故障のある組み合わせ論理回路）の各信号線がとる
論理関数を次々と求めてゆく。伝搬させた結果が正常回
路（故障のない組み合わせ論理回路）のとる論理関数と
等しい場合には、故障の影響が消えたと判断して、それ
以降の伝搬を止める。
【０００９】このようにして故障の影響を伝搬させてゆ
き、故障がある外部出力線まで達した場合に、その故障
を検査できるテストパタンが存在すると判定する。この
とき故障が伝搬された外部出力線の正常回路での論理関
数と故障回路での論理関数との排他的論理和（ＸＯＲ）
をとった論理関数を求め、この関数の値が１となるよう
な入力変数（組み合わせ論理回路の外部入力線に割り当
てた変数）の値を求めれば、それがその故障に対するテ
ストパタンとなる。故障の影響が全て外部出力線に達す
る前に消えてしまった場合には、その故障は冗長故障で
あるということになる。
き、故障がある外部出力線まで達した場合に、その故障
を検査できるテストパタンが存在すると判定する。この
とき故障が伝搬された外部出力線の正常回路での論理関
数と故障回路での論理関数との排他的論理和（ＸＯＲ）
をとった論理関数を求め、この関数の値が１となるよう
な入力変数（組み合わせ論理回路の外部入力線に割り当
てた変数）の値を求めれば、それがその故障に対するテ
ストパタンとなる。故障の影響が全て外部出力線に達す
る前に消えてしまった場合には、その故障は冗長故障で
あるということになる。
【００１０】以上の操作は回路内で記号シミュレーショ
ンを行っていることになるが、共有ＢＤＤを用いれば、
それらを効率的に行うことができる。以下、文献 [2]の
方法によるテストパタン生成の具体例を説明する。組み
合わせ論理回路として、図６(a) に示す回路を考える。
外部入力線Ｐ1 ，Ｐ2 ，Ｐ3 に対して、Ｘ1 ，Ｘ2 ，Ｘ
3 なる入力変数が与えられたとすると、正常回路では各
信号線のとる論理関数は図６(a) 中に示すようになる。
これらの論理関数を共有ＢＤＤとしてメモリに記憶して
おく。
ンを行っていることになるが、共有ＢＤＤを用いれば、
それらを効率的に行うことができる。以下、文献 [2]の
方法によるテストパタン生成の具体例を説明する。組み
合わせ論理回路として、図６(a) に示す回路を考える。
外部入力線Ｐ1 ，Ｐ2 ，Ｐ3 に対して、Ｘ1 ，Ｘ2 ，Ｘ
3 なる入力変数が与えられたとすると、正常回路では各
信号線のとる論理関数は図６(a) 中に示すようになる。
これらの論理関数を共有ＢＤＤとしてメモリに記憶して
おく。
【００１１】次に、例えば信号線Ｐ4 の０縮退故障を検
出するテストパタンを求める場合を考える。このため
に、図６(b) に示すように信号線Ｐ4 に対して故障時の
論理関数として０を設定しメモリに記憶しておく。この
信号線Ｐ4 上の値を信号線Ｐ5に伝搬させると、故障時
のＰ5 上の論理関数は０＋Ｘ2 ＝Ｘ2 となる。次に、こ
の信号線Ｐ5 上の値を信号線Ｐ6 へ伝搬させると、故障
時のＰ6 上の論理関数はＸ1 ＋Ｘ2 となって正常時の論
理関数と等しくなり、信号線Ｐ6 上で信号線Ｐ4に仮定
した故障の影響は消えてしまう。そこで、信号線Ｐ5 上
の値を別の信号線Ｐ7 へ伝搬させると、故障時の該信号
線Ｐ7 上の論理関数はＸ2 ＋Ｘ3 となり、これは正常時
の該信号線Ｐ7 上の論理関数である／Ｘ1 ＋Ｘ2 ＋Ｘ3
とは異なったものとなる。なお、／Ｘi （i=1,2,…）な
る表記は、Ｘi の否定を表すものとする。
出するテストパタンを求める場合を考える。このため
に、図６(b) に示すように信号線Ｐ4 に対して故障時の
論理関数として０を設定しメモリに記憶しておく。この
信号線Ｐ4 上の値を信号線Ｐ5に伝搬させると、故障時
のＰ5 上の論理関数は０＋Ｘ2 ＝Ｘ2 となる。次に、こ
の信号線Ｐ5 上の値を信号線Ｐ6 へ伝搬させると、故障
時のＰ6 上の論理関数はＸ1 ＋Ｘ2 となって正常時の論
理関数と等しくなり、信号線Ｐ6 上で信号線Ｐ4に仮定
した故障の影響は消えてしまう。そこで、信号線Ｐ5 上
の値を別の信号線Ｐ7 へ伝搬させると、故障時の該信号
線Ｐ7 上の論理関数はＸ2 ＋Ｘ3 となり、これは正常時
の該信号線Ｐ7 上の論理関数である／Ｘ1 ＋Ｘ2 ＋Ｘ3
とは異なったものとなる。なお、／Ｘi （i=1,2,…）な
る表記は、Ｘi の否定を表すものとする。
【００１２】ここで、信号線Ｐ7 は外部出力線であるの
で、正常時の信号線Ｐ7 上の論理関数／Ｘ1 ＋Ｘ2 ＋Ｘ
3 と、故障時の信号線Ｐ7 上の論理関数Ｘ2 ＋Ｘ3 との
ＸＯＲをとる。これにより、図６(c) に示すＢＤＤが新
たに共有ＢＤＤの一部として生成される。このＸＯＲを
とった論理関数が１となる入力変数は（Ｘ1 ，Ｘ2 ，Ｘ
3 ）＝（０，０，０）であり、これが当該故障（信号線
Ｐ4 の０縮退故障）に対するテストパタンとして生成さ
れる。
で、正常時の信号線Ｐ7 上の論理関数／Ｘ1 ＋Ｘ2 ＋Ｘ
3 と、故障時の信号線Ｐ7 上の論理関数Ｘ2 ＋Ｘ3 との
ＸＯＲをとる。これにより、図６(c) に示すＢＤＤが新
たに共有ＢＤＤの一部として生成される。このＸＯＲを
とった論理関数が１となる入力変数は（Ｘ1 ，Ｘ2 ，Ｘ
3 ）＝（０，０，０）であり、これが当該故障（信号線
Ｐ4 の０縮退故障）に対するテストパタンとして生成さ
れる。
【００１３】上述のような共有ＢＤＤを用いたテストパ
タン生成方法は、一般的な傾向として木探索に基づく決
定的テストパタン生成方法ではバックトラックの回数が
増えて時間のかかる可能性のある冗長故障に対して有効
と考えられる。冗長故障の場合は、故障の影響を伝搬さ
せていっても、それらは必ず外部出力線に至る前に消え
てしまい、その時点で故障の冗長性を証明できるからで
ある。従って、木探索による方法では打ち切り故障とな
ってしまうような故障に対処するために有効な方法であ
ると考えられる。
タン生成方法は、一般的な傾向として木探索に基づく決
定的テストパタン生成方法ではバックトラックの回数が
増えて時間のかかる可能性のある冗長故障に対して有効
と考えられる。冗長故障の場合は、故障の影響を伝搬さ
せていっても、それらは必ず外部出力線に至る前に消え
てしまい、その時点で故障の冗長性を証明できるからで
ある。従って、木探索による方法では打ち切り故障とな
ってしまうような故障に対処するために有効な方法であ
ると考えられる。
【００１４】しかし、従来の共有ＢＤＤを用いたテスト
パタン生成方法においては、大規模で複雑な組み合わせ
論理回路のテストパタンを生成する場合、入力変数の順
番や論理関数の性質などによって、組み合わせ論理回路
内の各信号線がとる論理関数を表現する共有ＢＤＤのノ
ード数が極めて多くなる。このため、共有ＢＤＤを記憶
するためのメモリの必要な容量が増大し、またテストパ
タン生成における各種操作の実行時間が長くかかるとい
う問題がある。
パタン生成方法においては、大規模で複雑な組み合わせ
論理回路のテストパタンを生成する場合、入力変数の順
番や論理関数の性質などによって、組み合わせ論理回路
内の各信号線がとる論理関数を表現する共有ＢＤＤのノ
ード数が極めて多くなる。このため、共有ＢＤＤを記憶
するためのメモリの必要な容量が増大し、またテストパ
タン生成における各種操作の実行時間が長くかかるとい
う問題がある。
【００１５】
【発明が解決しようとする課題】上述したように、従来
の共有ＢＤＤを用いたアルゴリズムによって組み合わせ
論理回路のテストパタンを生成する方法では、対象とす
る組み合わせ論理回路が大規模化・複雑化すると、生成
される共有ＢＤＤのノード数が多くなるため、共有ＢＤ
Ｄを記憶するために大容量メモリを必要とし、また各種
操作の実行時間が長くなり、テストパタン生成に時間が
かかるという問題があった。
の共有ＢＤＤを用いたアルゴリズムによって組み合わせ
論理回路のテストパタンを生成する方法では、対象とす
る組み合わせ論理回路が大規模化・複雑化すると、生成
される共有ＢＤＤのノード数が多くなるため、共有ＢＤ
Ｄを記憶するために大容量メモリを必要とし、また各種
操作の実行時間が長くなり、テストパタン生成に時間が
かかるという問題があった。
【００１６】本発明は、生成される共有ＢＤＤのノード
数を減らして、必要なメモリ容量を削減するとともに、
短時間で効率的にテストパタンを生成できる組み合わせ
論理回路のテストパタン生成方法を提供することを目的
とする。
数を減らして、必要なメモリ容量を削減するとともに、
短時間で効率的にテストパタンを生成できる組み合わせ
論理回路のテストパタン生成方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明は共有ＢＤＤを用いてテストパタンを生成す
る際、組み合わせ論理回路内の先頭信号線を外部入力線
の一部と見なして、これに論理関数の入力変数の少なく
とも一部を割り当て、組み合わせ論理回路の正常時にお
ける各信号線上の論理関数を共有ＢＤＤとして生成する
ことを基本的な特徴とする。そして、組み合わせ論理回
路の信号線上の故障の影響を組み合わせ論理回路の任意
の外部出力線へ伝搬させた時の該外部出力線上の論理関
数と、共有ＢＤＤとして記憶されている該外部出力線上
の論理関数とから、該故障に対するテストパタンを生成
する。
め、本発明は共有ＢＤＤを用いてテストパタンを生成す
る際、組み合わせ論理回路内の先頭信号線を外部入力線
の一部と見なして、これに論理関数の入力変数の少なく
とも一部を割り当て、組み合わせ論理回路の正常時にお
ける各信号線上の論理関数を共有ＢＤＤとして生成する
ことを基本的な特徴とする。そして、組み合わせ論理回
路の信号線上の故障の影響を組み合わせ論理回路の任意
の外部出力線へ伝搬させた時の該外部出力線上の論理関
数と、共有ＢＤＤとして記憶されている該外部出力線上
の論理関数とから、該故障に対するテストパタンを生成
する。
【００１８】テストパタン生成に際しては、例えばこれ
ら二つの論理関数の排他的論理和をとり、この排他的論
理和をとった論理関数が１となるような入力変数をテス
トパタンすればよい。
ら二つの論理関数の排他的論理和をとり、この排他的論
理和をとった論理関数が１となるような入力変数をテス
トパタンすればよい。
【００１９】また、本発明ではより具体的には、組み合
わせ論理回路を先頭信号線より入力側に位置する第１の
回路部分とそれ以外の第２の回路部分とに分け、該第２
の回路部分の外部入力線および先頭信号線に論理関数の
入力変数を割り当てて、組み合わせ論理回路の正常時に
おける第２の回路部分に含まれる信号線上の論理関数を
共有ＢＤＤとして生成する。
わせ論理回路を先頭信号線より入力側に位置する第１の
回路部分とそれ以外の第２の回路部分とに分け、該第２
の回路部分の外部入力線および先頭信号線に論理関数の
入力変数を割り当てて、組み合わせ論理回路の正常時に
おける第２の回路部分に含まれる信号線上の論理関数を
共有ＢＤＤとして生成する。
【００２０】そして、第２の回路部分に含まれる信号線
および先頭信号線上の故障に対しては、まず該故障を第
２の回路部分の外部出力線上に伝搬させた時の該外部出
力線上の論理関数と、共有ＢＤＤとして既に記憶されて
いる該外部出力線上の論理関数とから、該故障に対する
局部テストパタンを生成する。次に、こうして生成され
た局部テストパタンにおける先頭信号線上の値を満たす
第１の回路部分の外部入力線上の値と、局部テストパタ
ンのうちの前記第２の回路部分の外部入力線上の値を組
み合わせることで、第２の回路部分に含まれる信号線ま
たは先頭信号線上の故障に対する組み合わせ論理回路全
体のテストパタンを求める。
および先頭信号線上の故障に対しては、まず該故障を第
２の回路部分の外部出力線上に伝搬させた時の該外部出
力線上の論理関数と、共有ＢＤＤとして既に記憶されて
いる該外部出力線上の論理関数とから、該故障に対する
局部テストパタンを生成する。次に、こうして生成され
た局部テストパタンにおける先頭信号線上の値を満たす
第１の回路部分の外部入力線上の値と、局部テストパタ
ンのうちの前記第２の回路部分の外部入力線上の値を組
み合わせることで、第２の回路部分に含まれる信号線ま
たは先頭信号線上の故障に対する組み合わせ論理回路全
体のテストパタンを求める。
【００２１】一方、第１の回路部分に含まれる信号線に
対しては、先頭信号線上の故障に対して上記のようにし
て生成されたテストパタンが既に存在していることを条
件として、第１の回路部分に含まれる信号線上の故障の
影響が先頭信号線に現れるような第１の回路部分の外部
入力線上の値と、先頭信号線上の故障に対するテストパ
タンのうちの第２の回路部分の外部入力線上の値とを組
み合わせることで、第１の回路部分に含まれる信号線上
の故障に対する組み合わせ論理回路全体のテストパタン
を求める。
対しては、先頭信号線上の故障に対して上記のようにし
て生成されたテストパタンが既に存在していることを条
件として、第１の回路部分に含まれる信号線上の故障の
影響が先頭信号線に現れるような第１の回路部分の外部
入力線上の値と、先頭信号線上の故障に対するテストパ
タンのうちの第２の回路部分の外部入力線上の値とを組
み合わせることで、第１の回路部分に含まれる信号線上
の故障に対する組み合わせ論理回路全体のテストパタン
を求める。
【００２２】
【作用】通常、組み合わせ論理回路に対して、記号シミ
ュレーションを行いながら共有ＢＤＤを生成してゆく場
合、まず最初に全ての外部入力線に対するＢＤＤを生成
し、それらを出力線側へ伝搬させてゆくという方法がと
られる。
ュレーションを行いながら共有ＢＤＤを生成してゆく場
合、まず最初に全ての外部入力線に対するＢＤＤを生成
し、それらを出力線側へ伝搬させてゆくという方法がと
られる。
【００２３】これに対して、本発明のテストパタン生成
の手順では、組み合わせ論理回路に先頭信号線（例え
ば、その信号線に０または１の値を割り当てたとき、こ
の信号線の入力側に位置する外部入力線上の値が一意に
決まるような信号線）がある場合には、その先頭信号線
に入力変数の少なくとも一部を割り当てて共有ＢＤＤを
生成する。
の手順では、組み合わせ論理回路に先頭信号線（例え
ば、その信号線に０または１の値を割り当てたとき、こ
の信号線の入力側に位置する外部入力線上の値が一意に
決まるような信号線）がある場合には、その先頭信号線
に入力変数の少なくとも一部を割り当てて共有ＢＤＤを
生成する。
【００２４】このように先頭信号線に入力変数を割り当
て、また先頭信号線の入力側に位置しない外部入力線が
ある場合には、その外部入力線にも入力変数を割り当て
るようにすると、組み合わせ論理回路の全ての外部入力
端子に入力変数を割り当てるよりも、共有ＢＤＤに必要
な入力変数の数が減ることによって、生成される共有Ｂ
ＤＤのノード数は大幅に削減される。これにより、共有
ＢＤＤを記憶するためのメモリの容量が小さくて済み、
またテストパタン生成のための各種操作に要する実行時
間も短縮される。
て、また先頭信号線の入力側に位置しない外部入力線が
ある場合には、その外部入力線にも入力変数を割り当て
るようにすると、組み合わせ論理回路の全ての外部入力
端子に入力変数を割り当てるよりも、共有ＢＤＤに必要
な入力変数の数が減ることによって、生成される共有Ｂ
ＤＤのノード数は大幅に削減される。これにより、共有
ＢＤＤを記憶するためのメモリの容量が小さくて済み、
またテストパタン生成のための各種操作に要する実行時
間も短縮される。
【００２５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１および図２は、本発明の一実施例に係るテス
トパタン生成の手順を示すフローチャートである。
する。図１および図２は、本発明の一実施例に係るテス
トパタン生成の手順を示すフローチャートである。
【００２６】本実施例でのテストパタン生成の具体例と
して、図３に示す組み合わせ論理回路のテストパタン生
成を考える。この組み合わせ論理回路において、信号線
ＨＬを先頭信号線とする。さらに、この組み合わせ論理
回路を先頭信号線ＨＬより入力側の部分（以下、第１の
回路部分という）Ａと、その他の部分（以下、第２の回
路部分という）Ｂとに分けて考える。
して、図３に示す組み合わせ論理回路のテストパタン生
成を考える。この組み合わせ論理回路において、信号線
ＨＬを先頭信号線とする。さらに、この組み合わせ論理
回路を先頭信号線ＨＬより入力側の部分（以下、第１の
回路部分という）Ａと、その他の部分（以下、第２の回
路部分という）Ｂとに分けて考える。
【００２７】まず、前処理として、先頭信号線ＨＬに０
または１を割り当てるような第１の回路部分Ａの外部入
力線Ａ1 ，Ａ2 ，Ａ3 上の値を求め、それをメモリに記
憶しておく。この処理は、Ｄアルゴリズムにおける後方
操作（一致操作ともいう）などの公知の操作を用いて容
易に実現することができる。
または１を割り当てるような第１の回路部分Ａの外部入
力線Ａ1 ，Ａ2 ，Ａ3 上の値を求め、それをメモリに記
憶しておく。この処理は、Ｄアルゴリズムにおける後方
操作（一致操作ともいう）などの公知の操作を用いて容
易に実現することができる。
【００２８】第２の回路部分Ｂに含まれる内部信号線Ｂ
3 ，Ｂ4 （先頭信号線ＨＬから外部入力線へ至る信号経
路上にない信号線）および先頭信号線ＨＬ上の各縮退故
障に対するテストパタン生成は、図１に示すフローチャ
ートに従って行われる。
3 ，Ｂ4 （先頭信号線ＨＬから外部入力線へ至る信号経
路上にない信号線）および先頭信号線ＨＬ上の各縮退故
障に対するテストパタン生成は、図１に示すフローチャ
ートに従って行われる。
【００２９】まず、先頭信号線ＨＬを外部入力線の一種
と見なして、第２の回路部分Ｂの外部入力線Ｂ1 ，Ｂ2
および先頭信号線ＨＬに論理関数の入力変数を割り当て
て共有ＢＤＤを生成し、メモリに記憶する（Ｓ１１）。
すなわち、外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ
に割り当てた入力変数に対して、第２の回路部分Ｂの各
信号線Ｂ3 ，Ｂ4 ，Ｂ5 ，Ｂ6 がそれぞれとる複数の論
理関数を共有ＢＤＤとしてメモリに記憶する。
と見なして、第２の回路部分Ｂの外部入力線Ｂ1 ，Ｂ2
および先頭信号線ＨＬに論理関数の入力変数を割り当て
て共有ＢＤＤを生成し、メモリに記憶する（Ｓ１１）。
すなわち、外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ
に割り当てた入力変数に対して、第２の回路部分Ｂの各
信号線Ｂ3 ，Ｂ4 ，Ｂ5 ，Ｂ6 がそれぞれとる複数の論
理関数を共有ＢＤＤとしてメモリに記憶する。
【００３０】ここで、先頭信号線ＨＬは例えば文献
[3]：H.Fujiwara and T.Shimono," Onthe Acceleration
of Test Generation Algolithms,"IEEE Trans.on Comp
uters,Vol.C-32,December 1983,pp.1137-1144 ．に開示
されているＦＡＮアルゴリズム（fan-out-oriented tes
t generation algolithm）において用いられるような先
頭信号線であり、これに０または１の値を割り当てたと
き、これより入力側に位置する外部入力線上の値が一意
に決まるような信号線である。
[3]：H.Fujiwara and T.Shimono," Onthe Acceleration
of Test Generation Algolithms,"IEEE Trans.on Comp
uters,Vol.C-32,December 1983,pp.1137-1144 ．に開示
されているＦＡＮアルゴリズム（fan-out-oriented tes
t generation algolithm）において用いられるような先
頭信号線であり、これに０または１の値を割り当てたと
き、これより入力側に位置する外部入力線上の値が一意
に決まるような信号線である。
【００３１】このようにして生成された共有ＢＤＤは、
外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ上に与えら
れる変数を入力変数としており、組み合わせ論理回路の
全ての外部入力線（図３の例では、Ａ1 ，Ａ2 ，Ａ3 ，
Ｂ1 ，Ｂ2 ）に入力変数を割り当てる従来の場合に比較
して、入力変数の数が少ない。従って、共有ＢＤＤに含
まれるノード数が大幅に減少し、共有ＢＤＤを記憶する
ためのメモリの容量が小さくなる。
外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ上に与えら
れる変数を入力変数としており、組み合わせ論理回路の
全ての外部入力線（図３の例では、Ａ1 ，Ａ2 ，Ａ3 ，
Ｂ1 ，Ｂ2 ）に入力変数を割り当てる従来の場合に比較
して、入力変数の数が少ない。従って、共有ＢＤＤに含
まれるノード数が大幅に減少し、共有ＢＤＤを記憶する
ためのメモリの容量が小さくなる。
【００３２】このように共有ＢＤＤを生成してメモリに
記憶した後、図２(b)(c)で説明したような手順に従っ
て、第２の回路部分Ｂの内部信号線Ｂ3 ，Ｂ4 および先
頭信号線ＨＬ上の縮退故障に対するテストパタン生成処
理を開始する（Ｓ１２）。
記憶した後、図２(b)(c)で説明したような手順に従っ
て、第２の回路部分Ｂの内部信号線Ｂ3 ，Ｂ4 および先
頭信号線ＨＬ上の縮退故障に対するテストパタン生成処
理を開始する（Ｓ１２）。
【００３３】すなわち、例えば信号線Ｂ3 上の縮退故障
に対するテストパタンを生成する場合を例にとると、信
号線Ｂ3 について仮定した縮退故障が外部出力線Ｂ5 ま
で伝搬されたかどうかを調べ（Ｓ１３）、伝搬されなか
ったと判定された場合、その故障は冗長故障であると判
定する（Ｓ１４）。
に対するテストパタンを生成する場合を例にとると、信
号線Ｂ3 について仮定した縮退故障が外部出力線Ｂ5 ま
で伝搬されたかどうかを調べ（Ｓ１３）、伝搬されなか
ったと判定された場合、その故障は冗長故障であると判
定する（Ｓ１４）。
【００３４】一方、信号線Ｂ3 について仮定した縮退故
障が外部出力線Ｂ5 まで伝搬された場合には、信号線Ｂ
3 上の正常時と故障時それぞれの場合の外部出力線Ｂ5
上の論理関数のＸＯＲを求め、このＸＯＲをとった論理
関数が１となるような入力変数（この場合、第２の回路
部分Ｂの外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ上
の値）をテストパタンとして求める（Ｓ１５）。このよ
うにして、先頭信号線ＨＬを外部入力線の一部と見なし
た時のテストパタン（これを局部テストパタンという）
が求まる。
障が外部出力線Ｂ5 まで伝搬された場合には、信号線Ｂ
3 上の正常時と故障時それぞれの場合の外部出力線Ｂ5
上の論理関数のＸＯＲを求め、このＸＯＲをとった論理
関数が１となるような入力変数（この場合、第２の回路
部分Ｂの外部入力線Ｂ1 ，Ｂ2 および先頭信号線ＨＬ上
の値）をテストパタンとして求める（Ｓ１５）。このよ
うにして、先頭信号線ＨＬを外部入力線の一部と見なし
た時のテストパタン（これを局部テストパタンという）
が求まる。
【００３５】ステップＳ１５において局部テストパタン
が形成されると、次に該局部テストパタンにおける先頭
信号線ＨＬの値を満たすような第１の回路部分Ａの外部
入力線Ａ1 ，Ａ2 ，Ａ3 上の値を求め、これらと局部テ
ストパタンのうちの第２の回路部分Ｂの外部入力線
Ｂ1 ，Ｂ2 上の値を組み合わせて、信号線Ｂ3 の縮退故
障に対する図３の組み合わせ論理回路全体のテストパタ
ンを求める（Ｓ１６）。第２の回路部分に含まれる他の
内部信号線ｂ4 等や、先頭信号線ＨＬの縮退故障に対す
るテストパタンも、上述と同様の手順によって求めるこ
とができる。
が形成されると、次に該局部テストパタンにおける先頭
信号線ＨＬの値を満たすような第１の回路部分Ａの外部
入力線Ａ1 ，Ａ2 ，Ａ3 上の値を求め、これらと局部テ
ストパタンのうちの第２の回路部分Ｂの外部入力線
Ｂ1 ，Ｂ2 上の値を組み合わせて、信号線Ｂ3 の縮退故
障に対する図３の組み合わせ論理回路全体のテストパタ
ンを求める（Ｓ１６）。第２の回路部分に含まれる他の
内部信号線ｂ4 等や、先頭信号線ＨＬの縮退故障に対す
るテストパタンも、上述と同様の手順によって求めるこ
とができる。
【００３６】次に、第１の回路部分Ａに含まれる内部信
号線Ａ4 ，Ａ5 （先頭信号線ＨＬから外部入力線へ至る
信号経路上にある信号線）上の縮退故障に対するテスト
パタン生成は、図２に示すフローチャートに従って行わ
れる。まず、図１に示したフローチャートに従って先頭
信号線ＨＬの（０，１）縮退故障に対するテストパタン
生成処理が終わっているかどうかを判定する（Ｓ２
１）。ここで、先頭信号線ＨＬの縮退故障に対するテス
トパタン生成処理が終わっていなければ、内部信号線Ａ
4 またはＡ5 上の縮退故障に対して、先頭信号線ＨＬの
縮退故障に対するテストパタン生成が終わった後に処理
するためのフラグを付ける（Ｓ２２）。
号線Ａ4 ，Ａ5 （先頭信号線ＨＬから外部入力線へ至る
信号経路上にある信号線）上の縮退故障に対するテスト
パタン生成は、図２に示すフローチャートに従って行わ
れる。まず、図１に示したフローチャートに従って先頭
信号線ＨＬの（０，１）縮退故障に対するテストパタン
生成処理が終わっているかどうかを判定する（Ｓ２
１）。ここで、先頭信号線ＨＬの縮退故障に対するテス
トパタン生成処理が終わっていなければ、内部信号線Ａ
4 またはＡ5 上の縮退故障に対して、先頭信号線ＨＬの
縮退故障に対するテストパタン生成が終わった後に処理
するためのフラグを付ける（Ｓ２２）。
【００３７】一方、先頭信号線ＨＬ上の縮退故障に対す
るテストパタン生成処理が終わっていれば、引き続いて
先頭信号線ＨＬ上の縮退故障に対するテストパタンが存
在しているかどうかを判定し（Ｓ２３）、このテストパ
タンが存在しない場合、すなわち先頭信号線ＨＬ上の縮
退故障が冗長故障である場合は、第１の回路部分Ａに含
まれる全ての信号線Ａ4 ，Ａ5 上の縮退故障は冗長故障
であると判定する（Ｓ２４）。
るテストパタン生成処理が終わっていれば、引き続いて
先頭信号線ＨＬ上の縮退故障に対するテストパタンが存
在しているかどうかを判定し（Ｓ２３）、このテストパ
タンが存在しない場合、すなわち先頭信号線ＨＬ上の縮
退故障が冗長故障である場合は、第１の回路部分Ａに含
まれる全ての信号線Ａ4 ，Ａ5 上の縮退故障は冗長故障
であると判定する（Ｓ２４）。
【００３８】また、信号線ＨＬの縮退故障に対するテス
トパタンが存在する場合には、第１の回路部分Ａに含ま
れる内部信号線Ａ4 ，Ａ5 上の縮退故障の影響が先頭信
号線ＨＬに現れるような（すなわち信号線Ａ4 ，Ａ5 の
正常時と故障時との差が先頭信号線ＨＬに現れるよう
な）、第１の回路部分Ａの外部入力線Ａ1 ，Ａ2 ，Ａ3
（先頭信号線ＨＬに通じる外部入力線）上の値を求める
（Ｓ２５）。このステップＳ２５の処理も、例えばＤア
ルゴリズムにおける後方操作などの各種操作を用いて容
易に実現できる。
トパタンが存在する場合には、第１の回路部分Ａに含ま
れる内部信号線Ａ4 ，Ａ5 上の縮退故障の影響が先頭信
号線ＨＬに現れるような（すなわち信号線Ａ4 ，Ａ5 の
正常時と故障時との差が先頭信号線ＨＬに現れるよう
な）、第１の回路部分Ａの外部入力線Ａ1 ，Ａ2 ，Ａ3
（先頭信号線ＨＬに通じる外部入力線）上の値を求める
（Ｓ２５）。このステップＳ２５の処理も、例えばＤア
ルゴリズムにおける後方操作などの各種操作を用いて容
易に実現できる。
【００３９】最後に、ステップＳ２５で求められた外部
入力線Ａ1 ，Ａ2 ，Ａ3 の値と、既に求められている先
頭信号線ＨＬ上の０，１縮退故障に対するテストパタン
のうちの第２の回路部分Ｂの外部入力線Ｂ1 ，Ｂ2 上の
値とを組み合わせて、第１の回路部分Ａに含まれる内部
信号線Ａ4 ，Ａ5 上の縮退故障に対する図３の組み合わ
せ論理回路全体のテストパタンを求める（Ｓ２６）。
入力線Ａ1 ，Ａ2 ，Ａ3 の値と、既に求められている先
頭信号線ＨＬ上の０，１縮退故障に対するテストパタン
のうちの第２の回路部分Ｂの外部入力線Ｂ1 ，Ｂ2 上の
値とを組み合わせて、第１の回路部分Ａに含まれる内部
信号線Ａ4 ，Ａ5 上の縮退故障に対する図３の組み合わ
せ論理回路全体のテストパタンを求める（Ｓ２６）。
【００４０】なお、以上の実施例では組み合わせ論理回
路の先頭信号線（ＨＬ）と、先頭信号線ＨＬの入力側に
位置しない外部入力線（図３の例ではＢ1 ，Ｂ2 ）に共
有ＢＤＤにおける論理関数の入力変数を割り当てたが、
仮に先頭信号線の入力側に位置しない外部入力線がない
場合には、先頭信号線のみに入力変数を割り当ててもよ
い。
路の先頭信号線（ＨＬ）と、先頭信号線ＨＬの入力側に
位置しない外部入力線（図３の例ではＢ1 ，Ｂ2 ）に共
有ＢＤＤにおける論理関数の入力変数を割り当てたが、
仮に先頭信号線の入力側に位置しない外部入力線がない
場合には、先頭信号線のみに入力変数を割り当ててもよ
い。
【００４１】図４に、上述したテストパタン生成方法を
用いたテストパタン生成部を含む自動テストパタン生成
システムの一例を示す。このシステムは、組み合わせ論
理回路の回路データ１を入力とし、ランダム法によるテ
ストパタン生成部２、決定的アルゴリズムテストパタン
生成部３および共有ＢＤＤを用いたテストパタン生成部
４を通して組み合わせ論理回路のテストを行い、テスト
に関する各種データ５を得る構成となっている。
用いたテストパタン生成部を含む自動テストパタン生成
システムの一例を示す。このシステムは、組み合わせ論
理回路の回路データ１を入力とし、ランダム法によるテ
ストパタン生成部２、決定的アルゴリズムテストパタン
生成部３および共有ＢＤＤを用いたテストパタン生成部
４を通して組み合わせ論理回路のテストを行い、テスト
に関する各種データ５を得る構成となっている。
【００４２】共有ＢＤＤを用いたテストパタン生成部４
に、上述した本発明によるテストパタン生成方法を適用
することにより、共有ＢＤＤの記憶に必要なメモリの容
量が小さくて済み、かつそれに伴いテストパタン生成に
おける各種操作の実行時間が短くなり、テストパタン生
成を迅速に効率よく行うことができる。
に、上述した本発明によるテストパタン生成方法を適用
することにより、共有ＢＤＤの記憶に必要なメモリの容
量が小さくて済み、かつそれに伴いテストパタン生成に
おける各種操作の実行時間が短くなり、テストパタン生
成を迅速に効率よく行うことができる。
【００４３】
【発明の効果】以上説明したように、本発明によれば組
み合わせ論理回路内の先頭信号線に共有ＢＤＤに使用さ
れる論理関数における入力変数の一部を割り当てて、入
力変数の数を減らすことにより、共有ＢＤＤのノード数
を大幅に削減できる。従って、共有ＢＤＤを記憶するメ
モリの容量が小さくて済み、同時にテストパタン生成手
順における各種操作の実行時間を短縮でき、効率のよい
テストパタン生成を行うことが可能となる。
み合わせ論理回路内の先頭信号線に共有ＢＤＤに使用さ
れる論理関数における入力変数の一部を割り当てて、入
力変数の数を減らすことにより、共有ＢＤＤのノード数
を大幅に削減できる。従って、共有ＢＤＤを記憶するメ
モリの容量が小さくて済み、同時にテストパタン生成手
順における各種操作の実行時間を短縮でき、効率のよい
テストパタン生成を行うことが可能となる。
【図１】本発明の一実施例に係るテストパタン生成方法
における第２の回路部内の信号線の縮退故障に対するテ
ストパタン生成手順を示すフローチャート
における第２の回路部内の信号線の縮退故障に対するテ
ストパタン生成手順を示すフローチャート
【図２】同実施例に係るテストパタン生成方法における
第１の回路部内の信号線の縮退故障に対するテストパタ
ン生成手順を示すフローチャート
第１の回路部内の信号線の縮退故障に対するテストパタ
ン生成手順を示すフローチャート
【図３】テストパタン生成対象の組み合わせ論理回路の
具体例を示す図
具体例を示す図
【図４】本発明に係るテストパタン生成方法を用いたテ
ストパタン生成部を組み込んだ自動テストパタン生成シ
ステムの構成を示すブロック図
ストパタン生成部を組み込んだ自動テストパタン生成シ
ステムの構成を示すブロック図
【図５】共有ＢＤＤを説明するための図
【図６】共有ＢＤＤを用いた従来のテストパタン生成方
法を説明するための図
法を説明するための図
Ａ…第１の回路部分 Ｂ…第２の回
路部分 Ａ1 〜Ａ3 ，Ｂ1 ，Ｂ2 …外部入力線 ＨＬ…先頭信
号線 Ａ4 ，Ａ5 ，Ｂ3 ，Ｂ4 …内部信号線 Ｂ5 ，Ｂ6 …
外部出力線
路部分 Ａ1 〜Ａ3 ，Ｂ1 ，Ｂ2 …外部入力線 ＨＬ…先頭信
号線 Ａ4 ，Ａ5 ，Ｂ3 ，Ｂ4 …内部信号線 Ｂ5 ，Ｂ6 …
外部出力線
Claims (5)
- 【請求項１】入力変数に対し組み合わせ論理回路の正常
時における各信号線上の論理関数を共有ＢＤＤとして生
成し、この共有ＢＤＤを用いて前記組み合わせ論理回路
の故障を検査するためのテストパタンを生成するテスト
パタン生成方法において、 前記組み合わせ論理回路内の先頭信号線に前記入力変数
の少なくとも一部を割り当てることを特徴とする組み合
わせ論理回路のテストパタン生成方法。 - 【請求項２】組み合わせ論理回路の故障を検査するため
のテストパタンを生成するテストパタン生成方法におい
て、 前記組み合わせ論理回路内の先頭信号線に論理関数の入
力変数の少なくとも一部を割り当てて、前記組み合わせ
論理回路の正常時における各信号線上の論理関数を共有
ＢＤＤとして生成する共有ＢＤＤ生成ステップと、 前記組み合わせ論理回路の信号線上の故障の影響を該組
み合わせ論理回路の任意の外部出力線へ伝搬させた時の
該外部出力線上の論理関数と前記共有ＢＤＤとして記憶
されている該外部出力線上の論理関数とから、該故障に
対するテストパタンを生成するテストパタン生成ステッ
プとを備えたことを特徴とする組み合わせ論理回路のテ
ストパタン生成方法。 - 【請求項３】前記テストパタン生成ステップは、前記組
み合わせ論理回路の信号線上の故障の影響を該組み合わ
せ論理回路の任意の外部出力線へ伝搬させた時の該外部
出力線上の論理関数と前記共有ＢＤＤとして記憶されて
いる該外部出力線上の論理関数との排他的論理和をと
り、この排他的論理和をとった論理関数が１となる前記
入力変数を前記テストパタンとして生成することを特徴
とする請求項２記載の組み合わせ論理回路のテストパタ
ン生成方法。 - 【請求項４】組み合わせ論理回路の故障を検査するため
のテストパタンを生成するテストパタン生成方法におい
て、 前記組み合わせ論理回路を該組み合わせ論理回路内の先
頭信号線より入力側に位置する第１の回路部分とそれ以
外の第２の回路部分とに分け、該第２の回路部分の外部
入力線および前記先頭信号線に論理関数の入力変数を割
り当てて、前記組み合わせ論理回路の正常時における該
第２の回路部分に含まれる信号線上の論理関数を共有Ｂ
ＤＤとして生成する共有ＢＤＤ生成ステップと、 前記第２の回路部分に含まれる信号線または前記先頭信
号線上の故障を第２の回路部分の外部出力線上に伝搬さ
せた時の該外部出力線上の論理関数と前記共有ＢＤＤと
して記憶されている該外部出力線上の論理関数とから、
該故障に対する局部テストパタンを生成する局部テスト
パタン生成ステップと、 前記局部テストパタンにおける前記先頭信号線上の値を
満たす前記第１の回路部分の外部入力線上の値と、前記
局部テストパタンのうちの前記第２の回路部分の外部入
力線上の値を組み合わせて、前記第２の回路部分に含ま
れる信号線または先頭信号線上の故障に対する前記組み
合わせ論理回路全体のテストパタンを求めるテストパタ
ン生成ステップとを備えたことを特徴とする組み合わせ
論理回路のテストパタン生成方法。 - 【請求項５】組み合わせ論理回路の故障を検査するため
のテストパタンを生成するテストパタン生成方法におい
て、 前記組み合わせ論理回路を該組み合わせ論理回路内の先
頭信号線より入力側に位置する第１の回路部分とそれ以
外の第２の回路部分とに分け、該第２の回路部分の外部
入力線および前記先頭信号線に論理関数の入力変数を割
り当てて、前記組み合わせ論理回路の正常時における該
第２の回路部分に含まれる信号線上の論理関数を共有Ｂ
ＤＤとして生成する共有ＢＤＤ生成ステップと、 前記第２の回路部分に含まれる信号線または前記先頭信
号線上の故障を第２の回路部分の外部出力線上に伝搬さ
せた時の該外部出力線上の論理関数と前記共有ＢＤＤと
して記憶されている該外部出力線上の論理関数とから、
該故障に対する局部テストパタンを生成する局部テスト
パタン生成ステップと、 前記局部テストパタンにおける前記先頭信号線上の値を
満たす前記第１の回路部分の外部入力線上の値と、前記
局部テストパタンのうちの前記第２の回路部分の外部入
力線上の値を組み合わせて、前記第２の回路部分に含ま
れる信号線または先頭信号線上の故障に対する前記組み
合わせ論理回路全体のテストパタンを求める第１のテス
トパタン生成ステップと、 前記第１のテストパタン生成ステップにおいて生成され
た前記先頭信号線上の故障に対するテストパタンが存在
していることを条件として、前記第１の回路部分に含ま
れる信号線上の故障の影響が前記先頭信号線に現れるよ
うな第１の回路部分の外部入力線上の値と、前記先頭信
号線上の故障に対するテストパタンのうちの前記第２の
回路部分の外部入力線上の値とを組み合わせて、前記第
１の回路部分に含まれる信号線上の故障に対する前記組
み合わせ論理回路全体のテストパタンを求める第２のテ
ストパタン生成ステップとを備えたことを特徴とする組
み合わせ論理回路のテストパタン生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158228A JPH063420A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158228A JPH063420A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063420A true JPH063420A (ja) | 1994-01-11 |
Family
ID=15667082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158228A Pending JPH063420A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126027A (ja) * | 2004-10-29 | 2006-05-18 | System Jd:Kk | 抽出方法 |
| KR100902051B1 (ko) * | 2007-07-12 | 2009-06-15 | 주식회사 하이닉스반도체 | 오류 검사 코드 생성장치 및 방법 |
| CN104515950A (zh) * | 2015-01-12 | 2015-04-15 | 华南师范大学 | 一种集成电路的内建自测试方法及应用 |
-
1992
- 1992-06-17 JP JP4158228A patent/JPH063420A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126027A (ja) * | 2004-10-29 | 2006-05-18 | System Jd:Kk | 抽出方法 |
| JP4565965B2 (ja) * | 2004-10-29 | 2010-10-20 | 株式会社システム・ジェイディー | 抽出装置、抽出方法及びプログラム |
| KR100902051B1 (ko) * | 2007-07-12 | 2009-06-15 | 주식회사 하이닉스반도체 | 오류 검사 코드 생성장치 및 방법 |
| US8060813B2 (en) | 2007-07-12 | 2011-11-15 | Hynix Semiconductor Inc. | Apparatus and method for generating error detection codes |
| CN104515950A (zh) * | 2015-01-12 | 2015-04-15 | 华南师范大学 | 一种集成电路的内建自测试方法及应用 |
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