JPH063419A - 組み合わせ論理回路のテストパタン生成方法 - Google Patents
組み合わせ論理回路のテストパタン生成方法Info
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- JPH063419A JPH063419A JP4158227A JP15822792A JPH063419A JP H063419 A JPH063419 A JP H063419A JP 4158227 A JP4158227 A JP 4158227A JP 15822792 A JP15822792 A JP 15822792A JP H063419 A JPH063419 A JP H063419A
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- logic circuit
- combinational logic
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Abstract
(57)【要約】
【目的】 共有ＢＤＤのノード数を減らして、必要なメ
モリ容量を削減するとともに、短時間で効率的にテスト
パタンを生成できる組み合わせ論理回路のテストパタン
生成方法を提供すること。 【構成】 組み合わせ論理回路の外部入力線の一部に共
有ＢＤＤを構成する論理関数の変数を割り当てて、組み
合わせ論理回路の正常時における各信号線上の論理関数
を共有ＢＤＤとして生成する共有ＢＤＤ生成ステップＳ
１と、組み合わせ論理回路の外部入力線の他の一部に固
定値を割り当てて探索木を生成する探索木生成ステップ
Ｓ２と、共有ＢＤＤおよび探索木を用いて前記テストパ
タンを生成するテストパタン生成ステップＳ４とからな
るテストパタン生成方法。
モリ容量を削減するとともに、短時間で効率的にテスト
パタンを生成できる組み合わせ論理回路のテストパタン
生成方法を提供すること。 【構成】 組み合わせ論理回路の外部入力線の一部に共
有ＢＤＤを構成する論理関数の変数を割り当てて、組み
合わせ論理回路の正常時における各信号線上の論理関数
を共有ＢＤＤとして生成する共有ＢＤＤ生成ステップＳ
１と、組み合わせ論理回路の外部入力線の他の一部に固
定値を割り当てて探索木を生成する探索木生成ステップ
Ｓ２と、共有ＢＤＤおよび探索木を用いて前記テストパ
タンを生成するテストパタン生成ステップＳ４とからな
るテストパタン生成方法。
Description
【０００１】
【産業上の利用分野】本発明は、組み合わせ論理回路の
故障検査に使用されるテストパタン生成方法に係り、特
に共有ＢＤＤを用いた組み合わせ論理回路のテストパタ
ン生成方法に関する。
故障検査に使用されるテストパタン生成方法に係り、特
に共有ＢＤＤを用いた組み合わせ論理回路のテストパタ
ン生成方法に関する。
【０００２】
【従来の技術】一般に、製造後のＬＳＩ（集積回路）の
故障を検査する場合、特定のテストパタンを入力して出
力の状態をモニタする方法がとられる。このような故障
検査に使用されるテストパタンの生成は、回路の大規模
化・複雑化と共に計算に長時間を要し、コストもかかる
ものとなっている。
故障を検査する場合、特定のテストパタンを入力して出
力の状態をモニタする方法がとられる。このような故障
検査に使用されるテストパタンの生成は、回路の大規模
化・複雑化と共に計算に長時間を要し、コストもかかる
ものとなっている。
【０００３】特に、組み合わせ論理回路の故障検査のた
めのテストパタンの生成をＤアルゴリズムやＰＯＤＥＭ
（path−oriented decision marking ）アルゴリズムな
どの木探索に基づく決定的テストパタン生成アルゴリズ
ムで行うと、バックトラックの回数が非常に多くなり、
故障によっては現実的な時間内ではテストパタンが求ま
らないことがある。このため故障検出率が十分に得られ
なかったり、故障検出率を上げるために膨大な計算時間
を必要とするという問題が起こっている。
めのテストパタンの生成をＤアルゴリズムやＰＯＤＥＭ
（path−oriented decision marking ）アルゴリズムな
どの木探索に基づく決定的テストパタン生成アルゴリズ
ムで行うと、バックトラックの回数が非常に多くなり、
故障によっては現実的な時間内ではテストパタンが求ま
らないことがある。このため故障検出率が十分に得られ
なかったり、故障検出率を上げるために膨大な計算時間
を必要とするという問題が起こっている。
【０００４】一方、このような木探索に基づくアルゴリ
ズムでは非常に時間がかかるような冗長故障を効率よく
処理できる可能性を持ったテストパタン生成アルゴリズ
ムとして、共有ＢＤＤを用いたアルゴリズムが知られて
いる。共有ＢＤＤを説明する前に、文献 [1]：R.E.Brya
nt,Graph-Based Algolithms for Boolean FunctionMani
pulation,IEEE Trans.on Computers,Vol.C-35,No.8,Aug
ust,1985,pp.677-691.に記載されているＢＤＤ（Binary
Decision Diagram ：二分決定図）について説明する。
ＢＤＤは論理関数をＤＡＧ（Directed Acyclic Graph：
有向非循環図）で表現したものであり、それに対する各
種の操作を効率的に行おうとするものである。
ズムでは非常に時間がかかるような冗長故障を効率よく
処理できる可能性を持ったテストパタン生成アルゴリズ
ムとして、共有ＢＤＤを用いたアルゴリズムが知られて
いる。共有ＢＤＤを説明する前に、文献 [1]：R.E.Brya
nt,Graph-Based Algolithms for Boolean FunctionMani
pulation,IEEE Trans.on Computers,Vol.C-35,No.8,Aug
ust,1985,pp.677-691.に記載されているＢＤＤ（Binary
Decision Diagram ：二分決定図）について説明する。
ＢＤＤは論理関数をＤＡＧ（Directed Acyclic Graph：
有向非循環図）で表現したものであり、それに対する各
種の操作を効率的に行おうとするものである。
【０００５】まず、ＢＤＤを構成する前に、ＢＤＤが表
現しようとする論理関数（ｆとする）の変数に対して順
番を定める。この論理関数ｆに対して、予め定められた
変数の順番に従って二分決定木を作る。図１１(a) に、
ｆ＝Ｘ1 ・Ｘ2 ＋Ｘ3 なる論理関数に対する二分決定木
の例を示す。変数の順番は、Ｘ1 →Ｘ2 →Ｘ3 のように
定められている。この二分決定木においては、図１１
(a) に示すように同型のサブグラフを含んでおり、◎を
付したノードは他のノードと同型のサブグラフを共有し
ている。そこで、◎を付したノードを冗長なノードとし
て削除すると、ＤＡＧは図５(b) に示すようになり、こ
れが論理関数ｆを表すＢＤＤとなる。このとき変数の順
番が定められていることにより、一つの論理関数に対し
てＢＤＤは一意に定まる。
現しようとする論理関数（ｆとする）の変数に対して順
番を定める。この論理関数ｆに対して、予め定められた
変数の順番に従って二分決定木を作る。図１１(a) に、
ｆ＝Ｘ1 ・Ｘ2 ＋Ｘ3 なる論理関数に対する二分決定木
の例を示す。変数の順番は、Ｘ1 →Ｘ2 →Ｘ3 のように
定められている。この二分決定木においては、図１１
(a) に示すように同型のサブグラフを含んでおり、◎を
付したノードは他のノードと同型のサブグラフを共有し
ている。そこで、◎を付したノードを冗長なノードとし
て削除すると、ＤＡＧは図５(b) に示すようになり、こ
れが論理関数ｆを表すＢＤＤとなる。このとき変数の順
番が定められていることにより、一つの論理関数に対し
てＢＤＤは一意に定まる。
【０００６】共有ＢＤＤは、ＢＤＤと同様の考えを異な
る複数の論理関数に対して適用し、それらの論理関数の
間でも同型のサブグラフを共有することにより、複数の
論理関数を少ないメモリ量で表現しようとするものであ
る。図１１(c) に、ｆ＝Ｘ1・Ｘ2 ＋Ｘ3 ，ｇ＝Ｘ1 ・
Ｘ2 ＋Ｘ1 ・Ｘ3 ，ｈ＝Ｘ2 ＋Ｘ3 なる３つの論理関数
を同時に表現した共有ＢＤＤの例を示す。
る複数の論理関数に対して適用し、それらの論理関数の
間でも同型のサブグラフを共有することにより、複数の
論理関数を少ないメモリ量で表現しようとするものであ
る。図１１(c) に、ｆ＝Ｘ1・Ｘ2 ＋Ｘ3 ，ｇ＝Ｘ1 ・
Ｘ2 ＋Ｘ1 ・Ｘ3 ，ｈ＝Ｘ2 ＋Ｘ3 なる３つの論理関数
を同時に表現した共有ＢＤＤの例を示す。
【０００７】文献 [2]：井置、石浦、矢島「共有二分決
定図を用いた組み合わせ論理回路のテスト生成」、第３
８回情報処理学会全国大会論文集、2S-5,Mar.1983,pp.1
137-1144．には、上述した共有ＢＤＤを用いて、通常仮
定する各信号線の０，１縮退故障（信号線上の値が０ま
たは１に固定される故障）に対するテストパタンを生成
する方法が記載されている。
定図を用いた組み合わせ論理回路のテスト生成」、第３
８回情報処理学会全国大会論文集、2S-5,Mar.1983,pp.1
137-1144．には、上述した共有ＢＤＤを用いて、通常仮
定する各信号線の０，１縮退故障（信号線上の値が０ま
たは１に固定される故障）に対するテストパタンを生成
する方法が記載されている。
【０００８】この方法においては、まず対象とする組み
合わせ論理回路内の各信号線がとる論理関数を共有ＢＤ
Ｄで表し、メモリに記憶しておく。そして縮退故障を仮
定した信号線に対して、その信号線上の縮退故障による
固定値を表すＢＤＤ（０または１）を割り当て、これを
組み合わせ論理回路内に伝搬させることにより、故障回
路（故障のある組み合わせ論理回路）の各信号線がとる
論理関数を次々と求めてゆく。伝搬させた結果が正常回
路（故障のない組み合わせ論理回路）のとる論理関数と
等しい場合には、故障の影響が消えたと判断して、それ
以降の伝搬を止める。
合わせ論理回路内の各信号線がとる論理関数を共有ＢＤ
Ｄで表し、メモリに記憶しておく。そして縮退故障を仮
定した信号線に対して、その信号線上の縮退故障による
固定値を表すＢＤＤ（０または１）を割り当て、これを
組み合わせ論理回路内に伝搬させることにより、故障回
路（故障のある組み合わせ論理回路）の各信号線がとる
論理関数を次々と求めてゆく。伝搬させた結果が正常回
路（故障のない組み合わせ論理回路）のとる論理関数と
等しい場合には、故障の影響が消えたと判断して、それ
以降の伝搬を止める。
【０００９】このようにして故障の影響を伝搬させてゆ
き、故障がある外部出力線まで達した場合に、その故障
を検査できるテストパタンが存在すると判定する。この
とき故障が伝搬された外部出力線の正常回路での論理関
数と故障回路での論理関数との排他的論理和（ＸＯＲ）
をとった論理関数を求め、この関数の値が１となるよう
な入力変数（組み合わせ論理回路の外部入力線に割り当
てた変数）の値を求めれば、それがその故障に対するテ
ストパタンとなる。故障の影響が全て外部出力線に達す
る前に消えてしまった場合には、その故障は冗長故障で
あるということになる。
き、故障がある外部出力線まで達した場合に、その故障
を検査できるテストパタンが存在すると判定する。この
とき故障が伝搬された外部出力線の正常回路での論理関
数と故障回路での論理関数との排他的論理和（ＸＯＲ）
をとった論理関数を求め、この関数の値が１となるよう
な入力変数（組み合わせ論理回路の外部入力線に割り当
てた変数）の値を求めれば、それがその故障に対するテ
ストパタンとなる。故障の影響が全て外部出力線に達す
る前に消えてしまった場合には、その故障は冗長故障で
あるということになる。
【００１０】以上の操作は回路内で記号シミュレーショ
ンを行っていることになるが、共有ＢＤＤを用いれば、
それらを効率的に行うことができる。以下、文献 [2]の
方法によるテストパタン生成の具体例を説明する。組み
合わせ論理回路として図１２(a) に示す回路を考える。
外部入力線Ｐ1 ，Ｐ2 ，Ｐ3 に対して、Ｘ1 ，Ｘ2 ，Ｘ
3 なる入力変数が与えられたとすると、正常回路では各
信号線のとる論理関数は図１２(a) 中に示すようにな
る。これらの論理関数を共有ＢＤＤとしてメモリに記憶
しておく。
ンを行っていることになるが、共有ＢＤＤを用いれば、
それらを効率的に行うことができる。以下、文献 [2]の
方法によるテストパタン生成の具体例を説明する。組み
合わせ論理回路として図１２(a) に示す回路を考える。
外部入力線Ｐ1 ，Ｐ2 ，Ｐ3 に対して、Ｘ1 ，Ｘ2 ，Ｘ
3 なる入力変数が与えられたとすると、正常回路では各
信号線のとる論理関数は図１２(a) 中に示すようにな
る。これらの論理関数を共有ＢＤＤとしてメモリに記憶
しておく。
【００１１】次に、例えば信号線Ｐ4 の０縮退故障を検
出するテストパタンを求める場合を考える。このため
に、図１２(b) に示すように信号線Ｐ4 に対して故障時
の論理関数として０を設定し、メモリに記憶しておく。
この信号線Ｐ4 上の値を信号線Ｐ5 に伝搬させると、故
障時のＰ5 上の論理関数は、０＋Ｘ2 ＝Ｘ2 となる。次
に、この信号線Ｐ5 上の値を信号線Ｐ6 へ伝搬させる
と、故障時のＰ6 上の論理関数はＸ1 ＋Ｘ2 となって正
常時の論理関数と等しくなり、信号線Ｐ6 上で信号線Ｐ
4 に仮定した故障の影響は消えてしまう。そこで、信号
線Ｐ5 上の値を別の信号線Ｐ7 へ伝搬させると、故障時
の該信号線Ｐ7 上の論理関数はＸ2 ＋Ｘ3 となり、これ
は正常時の該信号線Ｐ7 上の論理関数である／Ｘ1 ＋Ｘ
2 ＋Ｘ3 とは異なったものとなる。なお、／Ｘi （i=1,
2,…）なる表記は、Ｘi の否定を表すものとする。
出するテストパタンを求める場合を考える。このため
に、図１２(b) に示すように信号線Ｐ4 に対して故障時
の論理関数として０を設定し、メモリに記憶しておく。
この信号線Ｐ4 上の値を信号線Ｐ5 に伝搬させると、故
障時のＰ5 上の論理関数は、０＋Ｘ2 ＝Ｘ2 となる。次
に、この信号線Ｐ5 上の値を信号線Ｐ6 へ伝搬させる
と、故障時のＰ6 上の論理関数はＸ1 ＋Ｘ2 となって正
常時の論理関数と等しくなり、信号線Ｐ6 上で信号線Ｐ
4 に仮定した故障の影響は消えてしまう。そこで、信号
線Ｐ5 上の値を別の信号線Ｐ7 へ伝搬させると、故障時
の該信号線Ｐ7 上の論理関数はＸ2 ＋Ｘ3 となり、これ
は正常時の該信号線Ｐ7 上の論理関数である／Ｘ1 ＋Ｘ
2 ＋Ｘ3 とは異なったものとなる。なお、／Ｘi （i=1,
2,…）なる表記は、Ｘi の否定を表すものとする。
【００１２】ここで、信号線Ｐ7 は外部出力線であるの
で、正常時の信号線Ｐ7 上の論理関数／Ｘ1 ＋Ｘ2 ＋Ｘ
3 と故障時の信号線Ｐ7 上の論理関数Ｘ2 ＋Ｘ3 とのＸ
ＯＲをとる。これにより、図１２(c) に示すＢＤＤが新
たに共有ＢＤＤの一部として生成される。このＸＯＲを
とった論理関数が１となる入力変数は（Ｘ1 ，Ｘ2 ，Ｘ
3 ）＝（０，０，０）であり、これが当該故障（信号線
Ｐ4 の０縮退故障）に対するテストパタンとして生成さ
れる。
で、正常時の信号線Ｐ7 上の論理関数／Ｘ1 ＋Ｘ2 ＋Ｘ
3 と故障時の信号線Ｐ7 上の論理関数Ｘ2 ＋Ｘ3 とのＸ
ＯＲをとる。これにより、図１２(c) に示すＢＤＤが新
たに共有ＢＤＤの一部として生成される。このＸＯＲを
とった論理関数が１となる入力変数は（Ｘ1 ，Ｘ2 ，Ｘ
3 ）＝（０，０，０）であり、これが当該故障（信号線
Ｐ4 の０縮退故障）に対するテストパタンとして生成さ
れる。
【００１３】上述のような共有ＢＤＤを用いたテストパ
タン生成方法は、一般的な傾向として木探索に基づく決
定的テストパタン生成方法ではバックトラックの回数が
増えて時間のかかる可能性のある冗長故障に対して有効
と考えられる。冗長故障の場合は、故障の影響を伝搬さ
せていっても、それらは必ず外部出力線に至る前に消え
てしまい、その時点で故障の冗長性を証明できるからで
ある。従って、木探索による方法では打ち切り故障とな
ってしまうような故障に対処するために有効な方法であ
ると考えられる。
タン生成方法は、一般的な傾向として木探索に基づく決
定的テストパタン生成方法ではバックトラックの回数が
増えて時間のかかる可能性のある冗長故障に対して有効
と考えられる。冗長故障の場合は、故障の影響を伝搬さ
せていっても、それらは必ず外部出力線に至る前に消え
てしまい、その時点で故障の冗長性を証明できるからで
ある。従って、木探索による方法では打ち切り故障とな
ってしまうような故障に対処するために有効な方法であ
ると考えられる。
【００１４】しかし、従来の共有ＢＤＤを用いたテスト
パタン生成方法においては、大規模で複雑な組み合わせ
論理回路のテストパタンを生成する場合、入力変数の順
番や論理関数の性質などによって、組み合わせ論理回路
内の各信号線がとる論理関数を表現する共有ＢＤＤのノ
ード数が極めて多くなる。このため、共有ＢＤＤを記憶
するためのメモリの必要な容量が増大し、またテストパ
タン生成における各種操作の実行時間が長くかかるとい
う問題がある。
パタン生成方法においては、大規模で複雑な組み合わせ
論理回路のテストパタンを生成する場合、入力変数の順
番や論理関数の性質などによって、組み合わせ論理回路
内の各信号線がとる論理関数を表現する共有ＢＤＤのノ
ード数が極めて多くなる。このため、共有ＢＤＤを記憶
するためのメモリの必要な容量が増大し、またテストパ
タン生成における各種操作の実行時間が長くかかるとい
う問題がある。
【００１５】
【発明が解決しようとする課題】上述したように、従来
の共有ＢＤＤを用いたアルゴリズムによって組み合わせ
論理回路のテストパタンを生成する方法では、対象とす
る組み合わせ論理回路が大規模化・複雑化すると、生成
される共有ＢＤＤのノード数が多くなるため、共有ＢＤ
Ｄを記憶するために大容量メモリを必要とし、また各種
操作の実行時間が長くなり、テストパタン生成に時間が
かかるという問題があった。
の共有ＢＤＤを用いたアルゴリズムによって組み合わせ
論理回路のテストパタンを生成する方法では、対象とす
る組み合わせ論理回路が大規模化・複雑化すると、生成
される共有ＢＤＤのノード数が多くなるため、共有ＢＤ
Ｄを記憶するために大容量メモリを必要とし、また各種
操作の実行時間が長くなり、テストパタン生成に時間が
かかるという問題があった。
【００１６】本発明は、生成される共有ＢＤＤのノード
数を減らして、必要なメモリ容量を削減するとともに、
短時間で効率的にテストパタンを生成できる組み合わせ
論理回路のテストパタン生成方法を提供することを目的
とする。
数を減らして、必要なメモリ容量を削減するとともに、
短時間で効率的にテストパタンを生成できる組み合わせ
論理回路のテストパタン生成方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明は組み合わせ論理回路の正常時における各信
号線上の論理関数を共有ＢＤＤとして生成し、この共有
ＢＤＤを用いて前記組み合わせ論理回路の故障を検査す
るためのテストパタンを生成するテストパタン生成方法
において、組み合わせ論理回路の外部入力線のうち一部
に論理関数の変数を割り当てて共有ＢＤＤを生成し、他
の一部に固定値を割り当てて探索木を生成して、テスト
パタンを生成することを特徴とする。
め、本発明は組み合わせ論理回路の正常時における各信
号線上の論理関数を共有ＢＤＤとして生成し、この共有
ＢＤＤを用いて前記組み合わせ論理回路の故障を検査す
るためのテストパタンを生成するテストパタン生成方法
において、組み合わせ論理回路の外部入力線のうち一部
に論理関数の変数を割り当てて共有ＢＤＤを生成し、他
の一部に固定値を割り当てて探索木を生成して、テスト
パタンを生成することを特徴とする。
【００１８】より具体的には、組み合わせ論理回路の外
部入力線の一部に共有ＢＤＤを構成する論理関数の変数
を割り当てて、組み合わせ論理回路の正常時における各
信号線上の論理関数を共有ＢＤＤとして生成する。
部入力線の一部に共有ＢＤＤを構成する論理関数の変数
を割り当てて、組み合わせ論理回路の正常時における各
信号線上の論理関数を共有ＢＤＤとして生成する。
【００１９】一方、組み合わせ論理回路の外部入力線の
他の一部に固定値を割り当てて探索木を生成する。この
探索木の生成には、例えば外部入力線に０または１の値
を割り当て、それを組み合わせ論理回路内に伝搬させて
正常回路と故障回路との差を見てゆく、いわゆるＰＯＤ
ＥＭ（path-oriented decision marking）アルゴリズム
（文献 [3]：P.Goel,An implict enumeration algolith
m to genarate testsfor combinational logic circuit
s,IEEE Trans.on Computers,Vol.C-30,No.3,1981.pp.21
5-212.参照）を用いることができる。
他の一部に固定値を割り当てて探索木を生成する。この
探索木の生成には、例えば外部入力線に０または１の値
を割り当て、それを組み合わせ論理回路内に伝搬させて
正常回路と故障回路との差を見てゆく、いわゆるＰＯＤ
ＥＭ（path-oriented decision marking）アルゴリズム
（文献 [3]：P.Goel,An implict enumeration algolith
m to genarate testsfor combinational logic circuit
s,IEEE Trans.on Computers,Vol.C-30,No.3,1981.pp.21
5-212.参照）を用いることができる。
【００２０】そして、これらの共有ＢＤＤおよび探索木
を用いてテストパタンを生成する。このテストパタン生
成に際しては、外部入力線の一部に割り当てられた変数
と、他の一部に割り当てられた固定値を組み合わせ論理
回路内に伝搬させ、組み合わせ論理回路内の信号線上の
故障の影響が該組み合わせ論理回路の任意の外部出力線
へ伝搬した時の該外部出力線上の論理関数と共有ＢＤＤ
として記憶されている該外部出力線上の論理関数との排
他的論理和をとった論理関数が１となる時の前記変数と
前記固定値とを組み合わせることにより、該故障に対す
るテストパタンを生成する。
を用いてテストパタンを生成する。このテストパタン生
成に際しては、外部入力線の一部に割り当てられた変数
と、他の一部に割り当てられた固定値を組み合わせ論理
回路内に伝搬させ、組み合わせ論理回路内の信号線上の
故障の影響が該組み合わせ論理回路の任意の外部出力線
へ伝搬した時の該外部出力線上の論理関数と共有ＢＤＤ
として記憶されている該外部出力線上の論理関数との排
他的論理和をとった論理関数が１となる時の前記変数と
前記固定値とを組み合わせることにより、該故障に対す
るテストパタンを生成する。
【００２１】
【作用】共有ＢＤＤを用いたテストパタン生成におい
て、共有ＢＤＤを記憶するためのメモリの容量が大きく
なる原因は、前述の通り組み合わせ論理回路の各信号線
がとる論理関数を表現する共有ＢＤＤのノード数が大き
くなることである。この共有ＢＤＤの大きさ（ノード
数）は、共有ＢＤＤを生成する際の変数の順番や、扱う
論理関数の性質に大きく依存するが、一般的に変数の数
とともに増大するということがいえる。
て、共有ＢＤＤを記憶するためのメモリの容量が大きく
なる原因は、前述の通り組み合わせ論理回路の各信号線
がとる論理関数を表現する共有ＢＤＤのノード数が大き
くなることである。この共有ＢＤＤの大きさ（ノード
数）は、共有ＢＤＤを生成する際の変数の順番や、扱う
論理関数の性質に大きく依存するが、一般的に変数の数
とともに増大するということがいえる。
【００２２】そこで、本発明では共有ＢＤＤを構成する
論理関数の変数を与える外部入力線の数を制限すること
によって、生成される共有ＢＤＤの大きさを小さくす
る。具体的には、ＰＯＤＥＭアルゴリズムのような木探
索アルゴリズムと、外部入力線に論理関数の変数を割り
当てて各信号線がとる論理関数を組み合わせ論理回路内
に伝搬させて正常回路と故障回路との差を見てゆく共有
ＢＤＤを用いたテストパタン生成アルゴリズムを組み合
わせることにより、共有ＢＤＤを記憶するためのメモリ
の容量増加を抑える。
論理関数の変数を与える外部入力線の数を制限すること
によって、生成される共有ＢＤＤの大きさを小さくす
る。具体的には、ＰＯＤＥＭアルゴリズムのような木探
索アルゴリズムと、外部入力線に論理関数の変数を割り
当てて各信号線がとる論理関数を組み合わせ論理回路内
に伝搬させて正常回路と故障回路との差を見てゆく共有
ＢＤＤを用いたテストパタン生成アルゴリズムを組み合
わせることにより、共有ＢＤＤを記憶するためのメモリ
の容量増加を抑える。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の一実施例に係るテストパタン生
成の概略的な手順を示すフローチャートである。
する。図１は、本発明の一実施例に係るテストパタン生
成の概略的な手順を示すフローチャートである。
【００２４】まず、テストパタン生成対象の組み合わせ
論理回路の複数の外部入力線のうちの一部に共有ＢＤＤ
を構成する論理関数の変数の一部を割り当てて、共有Ｂ
ＤＤを生成する（Ｓ１）。一方、組み合わせ論理回路の
外部入力線のうちの他の一部に０または１の値（固定
値）を割り当てて探索木を生成する（Ｓ２）。次に、組
み合わせ論理回路内に仮定した故障に対するテストパタ
ンの生成が可能かどうかを調べ（Ｓ３）、可能であれば
Ｓ１，Ｓ２で生成された共有ＢＤＤおよび探索木を用い
てテストパタンを生成する（Ｓ４）。また、テストパタ
ン生成が不可能であれば、その故障は冗長故障であると
判定する（Ｓ５）。
論理回路の複数の外部入力線のうちの一部に共有ＢＤＤ
を構成する論理関数の変数の一部を割り当てて、共有Ｂ
ＤＤを生成する（Ｓ１）。一方、組み合わせ論理回路の
外部入力線のうちの他の一部に０または１の値（固定
値）を割り当てて探索木を生成する（Ｓ２）。次に、組
み合わせ論理回路内に仮定した故障に対するテストパタ
ンの生成が可能かどうかを調べ（Ｓ３）、可能であれば
Ｓ１，Ｓ２で生成された共有ＢＤＤおよび探索木を用い
てテストパタンを生成する（Ｓ４）。また、テストパタ
ン生成が不可能であれば、その故障は冗長故障であると
判定する（Ｓ５）。
【００２５】Ｓ１，Ｓ２での処理に際しては、まず複数
の外部入力線（ＰＩとする）を０または１の値を割り当
てる外部入力線（以下、値ＰＩという）と、共有ＢＤＤ
を構成する論理関数の変数を割り当てる外部入力線（以
下、変数ＰＩという）の二種類に分類する。これら値Ｐ
Ｉおよび変数ＰＩの選び方としては、各信号線がとる論
理関数を変数ＰＩに割り当てた変数の論理関数として表
現した場合（値ＰＩに対しては、変数として０または１
の論理関数が割り当てられているとする）、生成される
共有ＢＤＤの大きさをテストパタン生成に実際に使用し
ている計算機環境で許されるメモリ使用量の範囲内に収
まるように制限しつつ、なるべく多くとるようにする。
の外部入力線（ＰＩとする）を０または１の値を割り当
てる外部入力線（以下、値ＰＩという）と、共有ＢＤＤ
を構成する論理関数の変数を割り当てる外部入力線（以
下、変数ＰＩという）の二種類に分類する。これら値Ｐ
Ｉおよび変数ＰＩの選び方としては、各信号線がとる論
理関数を変数ＰＩに割り当てた変数の論理関数として表
現した場合（値ＰＩに対しては、変数として０または１
の論理関数が割り当てられているとする）、生成される
共有ＢＤＤの大きさをテストパタン生成に実際に使用し
ている計算機環境で許されるメモリ使用量の範囲内に収
まるように制限しつつ、なるべく多くとるようにする。
【００２６】但し、本発明は基本的に共有ＢＤＤを用い
たテストパタン生成アルゴリズムであり、ＰＯＤＥＭア
ルゴリズムのような木探索による決定的テストパタン生
成アルゴリズムのみでは、探索木が大きくなり過ぎてテ
ストパタン生成を行えないような故障を対象としてい
る。従って、共有ＢＤＤを記憶するためのメモリの容量
を減らすためとはいっても、あまり多くの値ＰＩをとる
と、探索木が大きくなって計算時間が増えるので、値Ｐ
Ｉは必要最小限に選ぶようにする必要がある。なお、実
際には変数ＰＩの選び方によってどの程度の共有ＢＤＤ
が生成されるかを予測するのは困難なので、各論理関数
が依存する変数の数の上限を決めて、全ての論理関数の
変数の数はその上限以下であるようにする。
たテストパタン生成アルゴリズムであり、ＰＯＤＥＭア
ルゴリズムのような木探索による決定的テストパタン生
成アルゴリズムのみでは、探索木が大きくなり過ぎてテ
ストパタン生成を行えないような故障を対象としてい
る。従って、共有ＢＤＤを記憶するためのメモリの容量
を減らすためとはいっても、あまり多くの値ＰＩをとる
と、探索木が大きくなって計算時間が増えるので、値Ｐ
Ｉは必要最小限に選ぶようにする必要がある。なお、実
際には変数ＰＩの選び方によってどの程度の共有ＢＤＤ
が生成されるかを予測するのは困難なので、各論理関数
が依存する変数の数の上限を決めて、全ての論理関数の
変数の数はその上限以下であるようにする。
【００２７】図２は、上記の点を考慮した値ＰＩを決定
するためのアルゴリズムを示すフローチャートである。
まず、共有ＢＤＤを構成する論理関数の変数の制限値
Ｌ、すなわち変数ＰＩの本数をＬ＝（外部出力線の総
数）−（値ＰＩの本数）によって定める（Ｓ１１）。次
に、各外部入力線（Ｐｉ）（ｉ＝１，２，…）上の論理
関数が影響を与える外部出力線の本数ｎ（Pi）を求めて
記憶する（Ｓ１２）。
するためのアルゴリズムを示すフローチャートである。
まず、共有ＢＤＤを構成する論理関数の変数の制限値
Ｌ、すなわち変数ＰＩの本数をＬ＝（外部出力線の総
数）−（値ＰＩの本数）によって定める（Ｓ１１）。次
に、各外部入力線（Ｐｉ）（ｉ＝１，２，…）上の論理
関数が影響を与える外部出力線の本数ｎ（Pi）を求めて
記憶する（Ｓ１２）。
【００２８】そして、Ｓ１１で定められた制限値Ｌより
多い本数の外部入力線上の論理関数の影響を受ける各外
部出力線に対して、その外部出力線に影響を与える外部
入力線（Ｐｉ）のうち、Ｓ１２で記憶された本数ｎ(Pi)
が最も大きな外部入力線を値ＰＩとして定め、次にｎ
（Pi）が二番目に大きな外部入力線を値ＰＩとして定め
るというように、ｎ（Pi）の大きな順で各外部入力線を
値ＰＩに定め、各外部出力線が影響を受ける変数ＰＩの
本数を制限値Ｌ以下に制限する（Ｓ１３）。
多い本数の外部入力線上の論理関数の影響を受ける各外
部出力線に対して、その外部出力線に影響を与える外部
入力線（Ｐｉ）のうち、Ｓ１２で記憶された本数ｎ(Pi)
が最も大きな外部入力線を値ＰＩとして定め、次にｎ
（Pi）が二番目に大きな外部入力線を値ＰＩとして定め
るというように、ｎ（Pi）の大きな順で各外部入力線を
値ＰＩに定め、各外部出力線が影響を受ける変数ＰＩの
本数を制限値Ｌ以下に制限する（Ｓ１３）。
【００２９】このように、なるべく多くの外部出力線が
依存するような外部入力線から順に値ＰＩに定めるとい
うヒューリスティックを用いて、値ＰＩを決定してゆく
ことが望ましい。
依存するような外部入力線から順に値ＰＩに定めるとい
うヒューリスティックを用いて、値ＰＩを決定してゆく
ことが望ましい。
【００３０】具体例として、例えば図３に示す組み合わ
せ論理回路において、生成される共有ＢＤＤの変数の数
を２に制限するものとする。本来の入力変数は、外部入
力線Ｑ1 〜Ｑ4 に入力されるＸ1 〜Ｘ4 の４つであり、
外部出力線Ｒ1 上の論理関数（出力関数）Ｙ1 はこれら
の４変数Ｘ1 〜Ｘ4 に依存する。そこで、これら４変数
のうちの２変数、例えばＸ1 ，Ｘ2 をなくすために、外
部入力線Ｑ1 ，Ｑ2 を値ＰＩとする。こうすると、組み
合わせ論理回路の全ての信号線の論理関数は２つ以下の
変数で表現されることになり、生成される共有ＢＤＤも
２変数の共有ＢＤＤとなる。この場合、出力関数Ｙ2 は
変数Ｘ2 ，Ｘ4 に依存するので、外部入力線Ｑ2 ，Ｑ4
を値ＰＩとすれば、生成される共有ＢＤＤの大きさはさ
らに小さくなると考えられる。以上のようにして値ＰＩ
および変数ＰＩを定めた後、共有ＢＤＤおよび探索木を
生成して、テストパタン生成を行う。
せ論理回路において、生成される共有ＢＤＤの変数の数
を２に制限するものとする。本来の入力変数は、外部入
力線Ｑ1 〜Ｑ4 に入力されるＸ1 〜Ｘ4 の４つであり、
外部出力線Ｒ1 上の論理関数（出力関数）Ｙ1 はこれら
の４変数Ｘ1 〜Ｘ4 に依存する。そこで、これら４変数
のうちの２変数、例えばＸ1 ，Ｘ2 をなくすために、外
部入力線Ｑ1 ，Ｑ2 を値ＰＩとする。こうすると、組み
合わせ論理回路の全ての信号線の論理関数は２つ以下の
変数で表現されることになり、生成される共有ＢＤＤも
２変数の共有ＢＤＤとなる。この場合、出力関数Ｙ2 は
変数Ｘ2 ，Ｘ4 に依存するので、外部入力線Ｑ2 ，Ｑ4
を値ＰＩとすれば、生成される共有ＢＤＤの大きさはさ
らに小さくなると考えられる。以上のようにして値ＰＩ
および変数ＰＩを定めた後、共有ＢＤＤおよび探索木を
生成して、テストパタン生成を行う。
【００３１】図４は、図１に概略を示した本発明の一実
施例によるテストパタン生成の手順をより詳細に示すフ
ローチャートである。本発明のように外部入力端子の一
部に値ＰＩを割り当てて探索木を作る際、無駄な探索を
行わないようにするために、どの値ＰＩから選んでどの
値（０または１）から割り当ててゆくかを適切に決める
必要がある。この値ＰＩの選択順序および値ＰＩに割り
当てる値の決定に際しては、例えばＰＯＤＥＭにおける
バックトレースを行う。
施例によるテストパタン生成の手順をより詳細に示すフ
ローチャートである。本発明のように外部入力端子の一
部に値ＰＩを割り当てて探索木を作る際、無駄な探索を
行わないようにするために、どの値ＰＩから選んでどの
値（０または１）から割り当ててゆくかを適切に決める
必要がある。この値ＰＩの選択順序および値ＰＩに割り
当てる値の決定に際しては、例えばＰＯＤＥＭにおける
バックトレースを行う。
【００３２】そこで、まずバックトレースによって、あ
る外部入力端子（目標ＰＩという）と、その目標ＰＩに
対して割り当てるべき値（目標値）を求め（Ｓ２１）、
引き続き目標ＰＩが値ＰＩであるかどうかを判定する
（Ｓ２２）。この判定の結果、目標ＰＩが値ＰＩである
場合には、ＰＯＤＥＭアルゴリズムと同様に、その目標
ＰＩ（値ＰＩ）に目標値（０または１の論理関数）を割
り当ててから木探索を行い、探索木を作る（Ｓ２３）。
なお、探索木の各ノードでは、共有ＢＤＤにより正常回
路と故障回路の記号シミュレーションを行う。ここで値
ＰＩのとる論理関数は、その割り当てた値（０または１
の定数論理関数）とする。また、目標ＰＩが値ＰＩでな
い場合、つまり変数ＰＩである場合には、その変数ＰＩ
に変数（１変数論理関数）を割り当てる（Ｓ２４）。そ
して、Ｓ２３またはＳ２４の後、各論理関数を組み合わ
せ論理回路内に伝搬させる（Ｓ２５）。
る外部入力端子（目標ＰＩという）と、その目標ＰＩに
対して割り当てるべき値（目標値）を求め（Ｓ２１）、
引き続き目標ＰＩが値ＰＩであるかどうかを判定する
（Ｓ２２）。この判定の結果、目標ＰＩが値ＰＩである
場合には、ＰＯＤＥＭアルゴリズムと同様に、その目標
ＰＩ（値ＰＩ）に目標値（０または１の論理関数）を割
り当ててから木探索を行い、探索木を作る（Ｓ２３）。
なお、探索木の各ノードでは、共有ＢＤＤにより正常回
路と故障回路の記号シミュレーションを行う。ここで値
ＰＩのとる論理関数は、その割り当てた値（０または１
の定数論理関数）とする。また、目標ＰＩが値ＰＩでな
い場合、つまり変数ＰＩである場合には、その変数ＰＩ
に変数（１変数論理関数）を割り当てる（Ｓ２４）。そ
して、Ｓ２３またはＳ２４の後、各論理関数を組み合わ
せ論理回路内に伝搬させる（Ｓ２５）。
【００３３】次に、共有ＢＤＤおよび探索木を用いてテ
ストパタン生成を行う。この場合、まず共有ＢＤＤおよ
び探索木の各ノードでテストパタン生成が可能かどうか
の判定を行う。この判定は、基本的に従来の共有ＢＤＤ
を用いたテストパタン生成の方法と同じであり、正常回
路の論理関数と故障回路とで全ての信号線上の論理関数
が同じ（探索のその時点でテストパタンが存在しない）
か、異なるものがある（テストパタンが存在する可能性
がある）かで行う。ここで、外部出力線のとる論理関数
が正常回路と故障回路とで異なるものがある場合には、
テストパタンが存在することになる。
ストパタン生成を行う。この場合、まず共有ＢＤＤおよ
び探索木の各ノードでテストパタン生成が可能かどうか
の判定を行う。この判定は、基本的に従来の共有ＢＤＤ
を用いたテストパタン生成の方法と同じであり、正常回
路の論理関数と故障回路とで全ての信号線上の論理関数
が同じ（探索のその時点でテストパタンが存在しない）
か、異なるものがある（テストパタンが存在する可能性
がある）かで行う。ここで、外部出力線のとる論理関数
が正常回路と故障回路とで異なるものがある場合には、
テストパタンが存在することになる。
【００３４】すなわち、Ｓ２５において論理関数を伝搬
させる際、故障を仮定した信号線までその論理関数が伝
搬しているかどうかを判定する（Ｓ２６）。ここで、論
理関数が故障を仮定した信号線まで伝搬していない場合
にはＳ２１に戻り、伝搬している場合には、さらに正常
回路と故障回路とで論理関数の異なる信号線があるかど
うかを判定する（Ｓ２７）。正常回路と故障回路とで論
理関数の異なる信号線があれば、さらに正常回路と故障
回路とで論理関数の異なる外部出力線があるかどうかを
判定し（Ｓ２８）、そのような外部出力線がなければＳ
２１に戻り、あればテストパタンを求める（Ｓ２９）。
させる際、故障を仮定した信号線までその論理関数が伝
搬しているかどうかを判定する（Ｓ２６）。ここで、論
理関数が故障を仮定した信号線まで伝搬していない場合
にはＳ２１に戻り、伝搬している場合には、さらに正常
回路と故障回路とで論理関数の異なる信号線があるかど
うかを判定する（Ｓ２７）。正常回路と故障回路とで論
理関数の異なる信号線があれば、さらに正常回路と故障
回路とで論理関数の異なる外部出力線があるかどうかを
判定し（Ｓ２８）、そのような外部出力線がなければＳ
２１に戻り、あればテストパタンを求める（Ｓ２９）。
【００３５】このテストパタンは、従来の共有ＢＤＤを
用いたテストパタン生成と同様に、テストパタンが存在
するときの外部出力線上の正常回路と故障回路での２つ
の論理関数の排他的論理和を表す論理関数を求め、その
値が１になるように変数に割り当てた値と、探索木にお
いて値ＰＩに割り当てた０または１の値とを組み合わせ
ることにより求められる。
用いたテストパタン生成と同様に、テストパタンが存在
するときの外部出力線上の正常回路と故障回路での２つ
の論理関数の排他的論理和を表す論理関数を求め、その
値が１になるように変数に割り当てた値と、探索木にお
いて値ＰＩに割り当てた０または１の値とを組み合わせ
ることにより求められる。
【００３６】一方、Ｓ２７において正常回路と故障回路
とで論理関数の異なる信号線がない場合は、まだ調べて
いない値ＰＩへの値の割り当てがあるかどうかを判定し
（Ｓ３０）、割り当てがあればその値を値ＰＩへ割り当
て（Ｓ３１）、その後Ｓ２５に戻って各論理関数を伝搬
させる。また、値ＰＩへの値の割り当ての全ての場合を
調べし尽くして、割り当てがなくなれば、すなわちテス
トパタンがない場合には、その故障は冗長故障であると
判定する（Ｓ３２）。
とで論理関数の異なる信号線がない場合は、まだ調べて
いない値ＰＩへの値の割り当てがあるかどうかを判定し
（Ｓ３０）、割り当てがあればその値を値ＰＩへ割り当
て（Ｓ３１）、その後Ｓ２５に戻って各論理関数を伝搬
させる。また、値ＰＩへの値の割り当ての全ての場合を
調べし尽くして、割り当てがなくなれば、すなわちテス
トパタンがない場合には、その故障は冗長故障であると
判定する（Ｓ３２）。
【００３７】次に、具体的な組み合わせ論理回路を例に
とり、従来のＰＯＤＥＭアルゴリズムおよび共有ＢＤＤ
を用いたテストパタン生成アルゴリズムと、これらを組
み合わせた本発明によるテストパタン生成アルゴリズム
について説明する。
とり、従来のＰＯＤＥＭアルゴリズムおよび共有ＢＤＤ
を用いたテストパタン生成アルゴリズムと、これらを組
み合わせた本発明によるテストパタン生成アルゴリズム
について説明する。
【００３８】まず、図５(a) に示す組み合わせ論理回路
において、信号線Ｎ1 上の０縮退故障（値が０に固定さ
れる故障）に対するテストパタンを生成する場合を考え
る。この故障に対してＰＯＤＥＭアルゴリズムで探索木
を作ると、図５(b) に示すようになり、変数Ｘ1 〜Ｘ4
をどのようにしてもテストパタンが存在しない。従って
この故障は冗長故障であることが分かる。この時、バッ
クトラックは５回行われる。
において、信号線Ｎ1 上の０縮退故障（値が０に固定さ
れる故障）に対するテストパタンを生成する場合を考え
る。この故障に対してＰＯＤＥＭアルゴリズムで探索木
を作ると、図５(b) に示すようになり、変数Ｘ1 〜Ｘ4
をどのようにしてもテストパタンが存在しない。従って
この故障は冗長故障であることが分かる。この時、バッ
クトラックは５回行われる。
【００３９】また、図５(a) と同じ信号線Ｎ1 上の０縮
退故障に対するテストパタン生成を共有ＢＤＤを用いた
記号シミュレーションで行うと、図６に示すようにな
る。ここで、各信号線に対して分数式（ｆ1 ／ｆ2 ）の
形で記されているのは、ｆ1 が正常回路でのその信号線
上の論理関数、ｆ2 が故障回路でのその信号線上の論理
関数であることを表しており、故障の影響が伝搬して来
ない信号線に対しては、正常回路での論理関数のみを記
している。同図において、外部出力線Ｒ1 上の論理関数
は正常回路と故障回路とで共にＸ3 ・Ｘ4 であることか
ら、この故障は冗長故障であることが分かる。このテス
トパタン生成を行う際、各論理関数を記憶しておくのに
共有ＢＤＤを用いる。
退故障に対するテストパタン生成を共有ＢＤＤを用いた
記号シミュレーションで行うと、図６に示すようにな
る。ここで、各信号線に対して分数式（ｆ1 ／ｆ2 ）の
形で記されているのは、ｆ1 が正常回路でのその信号線
上の論理関数、ｆ2 が故障回路でのその信号線上の論理
関数であることを表しており、故障の影響が伝搬して来
ない信号線に対しては、正常回路での論理関数のみを記
している。同図において、外部出力線Ｒ1 上の論理関数
は正常回路と故障回路とで共にＸ3 ・Ｘ4 であることか
ら、この故障は冗長故障であることが分かる。このテス
トパタン生成を行う際、各論理関数を記憶しておくのに
共有ＢＤＤを用いる。
【００４０】一方、本発明によるテストパタン生成は、
図７に示すようになる。まず、図６において論理関数Ｘ
2 が変数として入力された外部入力線Ｑ2 を値ＰＩと
し、これに図７(a)(b)に示すように０または１を割り当
てて木探索を行う。このときの探索木は、図７(c) に示
すようになる。
図７に示すようになる。まず、図６において論理関数Ｘ
2 が変数として入力された外部入力線Ｑ2 を値ＰＩと
し、これに図７(a)(b)に示すように０または１を割り当
てて木探索を行う。このときの探索木は、図７(c) に示
すようになる。
【００４１】まず、値ＰＩである外部入力線Ｑ2 上の値
がＸ2 ＝０の場合を調べると、図７(a) に示すようにＸ
2 に割り当てた０が伝搬してゆき、最終的に外部出力線
Ｒ1上の論理関数が正常回路と故障回路とで共にＸ3 ・
Ｘ4 となるので、テストパタンは存在しないことが分か
る。また、Ｘ2 ＝１の場合を調べると、図７(b) に示す
ように信号線Ｎ1 上の論理関数が正常回路と故障回路と
で共に０となり、やはりテストパタンは存在しないこと
が分かる。このように、探索木のあらゆる場合を調べ尽
くした結果、この故障は冗長故障であることが証明され
る。この場合、バックトラックは２回行ったことにな
る。
がＸ2 ＝０の場合を調べると、図７(a) に示すようにＸ
2 に割り当てた０が伝搬してゆき、最終的に外部出力線
Ｒ1上の論理関数が正常回路と故障回路とで共にＸ3 ・
Ｘ4 となるので、テストパタンは存在しないことが分か
る。また、Ｘ2 ＝１の場合を調べると、図７(b) に示す
ように信号線Ｎ1 上の論理関数が正常回路と故障回路と
で共に０となり、やはりテストパタンは存在しないこと
が分かる。このように、探索木のあらゆる場合を調べ尽
くした結果、この故障は冗長故障であることが証明され
る。この場合、バックトラックは２回行ったことにな
る。
【００４２】また、従来の共有ＢＤＤを用いたテストパ
タン生成アルゴリズムでは０，１，Ｘ1 ，Ｘ2 等の自明
な論理関数を除くと、(1) ／Ｘ2 、(2) Ｘ1 ・／Ｘ2 、
(3)Ｘ1 ・／Ｘ2 ・Ｘ3 、(4) Ｘ1 ・／Ｘ2 ・Ｘ3 、(4)
Ｘ1 ・／Ｘ2 ・Ｘ3 ＋Ｘ2＋Ｘ4 、(5) Ｘ3 ・Ｘ4 およ
び(6) Ｘ2 ＋Ｘ4 の６個の論理関数を表す図８に示すよ
うな共有ＢＤＤを生成しなければならない。これに対し
て、本発明の一実施例によるテストパタン生成アルゴリ
ズムによれば、(1) Ｘ1 ・Ｘ3 、(2) Ｘ1 ・Ｘ3 ＋Ｘ4
および(3) Ｘ3 ・Ｘ4 の３個の論理関数を表す図９に示
すような共有ＢＤＤを生成すればよいことになる。
タン生成アルゴリズムでは０，１，Ｘ1 ，Ｘ2 等の自明
な論理関数を除くと、(1) ／Ｘ2 、(2) Ｘ1 ・／Ｘ2 、
(3)Ｘ1 ・／Ｘ2 ・Ｘ3 、(4) Ｘ1 ・／Ｘ2 ・Ｘ3 、(4)
Ｘ1 ・／Ｘ2 ・Ｘ3 ＋Ｘ2＋Ｘ4 、(5) Ｘ3 ・Ｘ4 およ
び(6) Ｘ2 ＋Ｘ4 の６個の論理関数を表す図８に示すよ
うな共有ＢＤＤを生成しなければならない。これに対し
て、本発明の一実施例によるテストパタン生成アルゴリ
ズムによれば、(1) Ｘ1 ・Ｘ3 、(2) Ｘ1 ・Ｘ3 ＋Ｘ4
および(3) Ｘ3 ・Ｘ4 の３個の論理関数を表す図９に示
すような共有ＢＤＤを生成すればよいことになる。
【００４３】なお、図８および図９において、各ノード
から出ている枝に付されている０または１は、それぞれ
その変数が０または１に対応することを示している。ノ
ード数で比較すると、図８では１５ノードであるのに対
して、図９では９ノードと大幅に減少している。
から出ている枝に付されている０または１は、それぞれ
その変数が０または１に対応することを示している。ノ
ード数で比較すると、図８では１５ノードであるのに対
して、図９では９ノードと大幅に減少している。
【００４４】このように本発明によるテストパタン生成
アルゴリズムによると、従来の共有ＢＤＤを用いたテス
トパタン生成アルゴリズムに比較して、生成される共有
ＢＤＤの大きさ（ノード数）が減少しており、それだけ
共有ＢＤＤの記憶に使用するメモリの容量も減少するこ
とになる。
アルゴリズムによると、従来の共有ＢＤＤを用いたテス
トパタン生成アルゴリズムに比較して、生成される共有
ＢＤＤの大きさ（ノード数）が減少しており、それだけ
共有ＢＤＤの記憶に使用するメモリの容量も減少するこ
とになる。
【００４５】なお、本発明の実施に際しては、前述のバ
ックトラック時の組み合わせ論理回路の状態（各信号線
のとる論理関数）の変化に対処することが望まれる。す
なわち、バックトラックを行った場合、値ＰＩへ割り当
てる値（０または１）が変わり、それを伝搬させてゆく
ことにより各信号線がとる論理関数も変わることによっ
て、不要な論理関数が生じる。また、値ＰＩの値に依存
する信号線の論理関数や各故障に対する故障回路の論理
関数も、そのテストパタン生成が終わった時点で不要と
なる。
ックトラック時の組み合わせ論理回路の状態（各信号線
のとる論理関数）の変化に対処することが望まれる。す
なわち、バックトラックを行った場合、値ＰＩへ割り当
てる値（０または１）が変わり、それを伝搬させてゆく
ことにより各信号線がとる論理関数も変わることによっ
て、不要な論理関数が生じる。また、値ＰＩの値に依存
する信号線の論理関数や各故障に対する故障回路の論理
関数も、そのテストパタン生成が終わった時点で不要と
なる。
【００４６】このような不要な論理関数に対しては、通
常の共有ＢＤＤによるテストパタン生成の場合と同様
に、生成されるノード数がある限界を越えた時点で、ま
とめてガーベッジ・コレクションを行い、記憶領域を解
放するなどの対策をとることが考えられる。
常の共有ＢＤＤによるテストパタン生成の場合と同様
に、生成されるノード数がある限界を越えた時点で、ま
とめてガーベッジ・コレクションを行い、記憶領域を解
放するなどの対策をとることが考えられる。
【００４７】図１０に、上述したテストパタン生成方法
を用いたテストパタン生成部を含む自動テストパタン生
成システムの一例を示す。このシステムは、組み合わせ
論理回路の回路データ１を入力とし、ランダム法による
テストパタン生成部２、決定的アルゴリズムテストパタ
ン生成部３および共有ＢＤＤを用いたテストパタン生成
部４を通して組み合わせ論理回路のテストを行い、テス
トに関する各種データ５を得る構成となっている。
を用いたテストパタン生成部を含む自動テストパタン生
成システムの一例を示す。このシステムは、組み合わせ
論理回路の回路データ１を入力とし、ランダム法による
テストパタン生成部２、決定的アルゴリズムテストパタ
ン生成部３および共有ＢＤＤを用いたテストパタン生成
部４を通して組み合わせ論理回路のテストを行い、テス
トに関する各種データ５を得る構成となっている。
【００４８】共有ＢＤＤを用いたテストパタン生成部４
に、上述した本発明によるテストパタン生成方法を適用
することにより、共有ＢＤＤの記憶に必要なメモリの容
量が小さくて済み、かつそれに伴いテストパタン生成に
おける各種操作の実行時間が短くなり、テストパタン生
成を迅速に効率よく行うことができる。
に、上述した本発明によるテストパタン生成方法を適用
することにより、共有ＢＤＤの記憶に必要なメモリの容
量が小さくて済み、かつそれに伴いテストパタン生成に
おける各種操作の実行時間が短くなり、テストパタン生
成を迅速に効率よく行うことができる。
【００４９】
【発明の効果】以上説明したように、本発明によれば組
み合わせ論理回路の外部入力線の一部に共有ＢＤＤに使
用される論理関数における変数を割り当てて共有ＢＤＤ
を生成すると共に、外部入力線の他の一部に０または１
の固定値を割り当てて探索木を生成し、これら共有ＢＤ
Ｄおよび探索木を用いてテストパタン生成を行うことに
より、変数の数を減らして共有ＢＤＤの大きさ（ノード
数）を削減することができる。従って、共有ＢＤＤを記
憶するメモリの容量が小さくて済み、同時にテストパタ
ン生成手順における各種操作の実行時間を短縮でき、効
率のよいテストパタン生成を行うことが可能となる。
み合わせ論理回路の外部入力線の一部に共有ＢＤＤに使
用される論理関数における変数を割り当てて共有ＢＤＤ
を生成すると共に、外部入力線の他の一部に０または１
の固定値を割り当てて探索木を生成し、これら共有ＢＤ
Ｄおよび探索木を用いてテストパタン生成を行うことに
より、変数の数を減らして共有ＢＤＤの大きさ（ノード
数）を削減することができる。従って、共有ＢＤＤを記
憶するメモリの容量が小さくて済み、同時にテストパタ
ン生成手順における各種操作の実行時間を短縮でき、効
率のよいテストパタン生成を行うことが可能となる。
【図１】本発明の一実施例に係るテストパタン生成の概
略的な手順を示すフローチャート
略的な手順を示すフローチャート
【図２】同実施例における０または１の固定値を割り当
てる外部入力線を決める手順を示すフローチャート
てる外部入力線を決める手順を示すフローチャート
【図３】テストパタン生成対象の組み合わせ論理回路の
具体例を示す図
具体例を示す図
【図４】同実施例におけるテストパタン生成のより詳細
な手順を示すフローチャート
な手順を示すフローチャート
【図５】従来のＰＯＤＥＭアルゴリズムを用いたテスト
パタン生成方法の具体例を説明するための図
パタン生成方法の具体例を説明するための図
【図６】従来の共有ＢＤＤを用いたテストパタン生成方
法の具体例を説明するための図
法の具体例を説明するための図
【図７】本発明によるテストパタン生成方法の具体例を
説明するための図
説明するための図
【図８】従来の共有ＢＤＤを用いたテストパタン生成に
おける共有ＢＤＤを示す図
おける共有ＢＤＤを示す図
【図９】本発明によるテストパタン生成における共有Ｂ
ＤＤを示す図
ＤＤを示す図
【図１０】本発明に係るテストパタン生成方法を用いた
テストパタン生成部を組み込んだ自動テストパタン生成
システムの構成を示すブロック図
テストパタン生成部を組み込んだ自動テストパタン生成
システムの構成を示すブロック図
【図１１】共有ＢＤＤを説明するための図
【図１２】共有ＢＤＤを用いた従来のテストパタン生成
方法を説明するための図
方法を説明するための図
Ｑ1 〜Ｑ4 …外部入力線 Ｎ1 …信号線 Ｒ1 〜Ｒ2 …外部出力線
Claims (5)
- 【請求項１】組み合わせ論理回路の正常時における各信
号線上の論理関数を共有ＢＤＤとして生成し、この共有
ＢＤＤを用いて前記組み合わせ論理回路の故障を検査す
るためのテストパタンを生成するテストパタン生成方法
において、 前記組み合わせ論理回路の外部入力線の一部に前記論理
関数の変数を割り当てて前記共有ＢＤＤを生成し、他の
一部に固定値を割り当てて探索木を生成し、これら共有
ＢＤＤおよび探索木を用いてテストパタンを生成するこ
とを特徴とする組み合わせ論理回路のテストパタン生成
方法。 - 【請求項２】前記探索木を生成する際、前記変数を割り
当てる外部入力線の本数の制限値を定めておき、この制
限値より多くの外部入力線の影響を受ける各外部出力線
に対して、その外部出力線に影響を与える外部入力線の
うち、各外部入力線が影響を与える外部出力線の本数が
大きな外部入力線から順に前記固定値を割り当てること
を特徴とする請求項１記載の組み合わせ論理回路のテス
トパタン生成方法。 - 【請求項３】前記探索木を生成する際、前記固定値を割
り当てる外部入力線とそれに割り当てる固定値をバック
トレースを用いて決定することを特徴とする請求項１ま
たは２記載の組み合わせ論理回路のテストパタン生成方
法。 - 【請求項４】前記探索木の生成をＰＯＤＥＭアルゴリズ
ムにより行うことを特徴とする請求項１、２または３記
載の組み合わせ論理回路のテストパタン生成方法。 - 【請求項５】前記テストパタンを生成する際、前記変数
および前記固定値を前記組み合わせ論理回路内に伝搬さ
せ、該組み合わせ論理回路内の信号線上の故障の影響が
該組み合わせ論理回路の任意の外部出力線へ伝搬した時
の該外部出力線上の論理関数と前記共有ＢＤＤとして記
憶されている該外部出力線上の論理関数との排他的論理
和をとった論理関数が１となる時の前記変数と前記固定
値とを組み合わせて該故障に対するテストパタンを生成
することを特徴とする請求項１記載の組み合わせ論理回
路のテストパタン生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158227A JPH063419A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158227A JPH063419A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063419A true JPH063419A (ja) | 1994-01-11 |
Family
ID=15667060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158227A Pending JPH063419A (ja) | 1992-06-17 | 1992-06-17 | 組み合わせ論理回路のテストパタン生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
| US6658581B1 (en) | 1999-03-29 | 2003-12-02 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
-
1992
- 1992-06-17 JP JP4158227A patent/JPH063419A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
| US6658581B1 (en) | 1999-03-29 | 2003-12-02 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
| US6993672B2 (en) | 1999-03-29 | 2006-01-31 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
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