JPH06334497A - チョッパ形比較器 - Google Patents
チョッパ形比較器Info
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- JPH06334497A JPH06334497A JP11955393A JP11955393A JPH06334497A JP H06334497 A JPH06334497 A JP H06334497A JP 11955393 A JP11955393 A JP 11955393A JP 11955393 A JP11955393 A JP 11955393A JP H06334497 A JPH06334497 A JP H06334497A
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- Japan
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- channel
- chopper type
- channel transistor
- threshold voltage
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Abstract
(57)【要約】
【目的】 集積回路内で広範囲の電源電圧で安定な比較
動作が行え、高速化による比較サイクルの時間短縮を行
うことができるチョッパ形比較器を得る。 【構成】 チョッパ形比較器の増幅用ＣＭＯＳインバー
タ８Ａを構成するＰチャネルトランジスタ６ＡとＮチャ
ネルトランジスタ７Ａの少なくとも一方のトランジスタ
のチャネル長を集積回路のチョッパ形比較器以外の回路
を構成するトランジスタのチャネル長よりも短くする。
動作が行え、高速化による比較サイクルの時間短縮を行
うことができるチョッパ形比較器を得る。 【構成】 チョッパ形比較器の増幅用ＣＭＯＳインバー
タ８Ａを構成するＰチャネルトランジスタ６ＡとＮチャ
ネルトランジスタ７Ａの少なくとも一方のトランジスタ
のチャネル長を集積回路のチョッパ形比較器以外の回路
を構成するトランジスタのチャネル長よりも短くする。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路内で使用さ
れて基準電圧と比較用電圧の比較を行うチョッパ形比較
器に関するものである。
れて基準電圧と比較用電圧の比較を行うチョッパ形比較
器に関するものである。
【０００２】
【従来の技術】図３は従来のチョッパ形比較器の一般的
な回路図である。図において、１、２は基準電圧Ｖｉｎ
と比較用電圧ＶＲを交互にサンプリング容量５の一端に
接続するためのスイッチ回路、６、７はサンプリング容
量５の他端に直列に接続され、増幅用ＣＭＯＳインバー
タ８を構成するＰチャネルトランジスタとＮチャネルト
ランジスタ、３は増幅用ＣＭＯＳインバータ８の出力電
位Ｖｂをその入力電位Ｖａに帰還するためのスイッチ回
路、４は当該比較器を使用しないときに増幅用ＣＭＯＳ
インバータ８の入力電位Ｖａを定電位に保つためのスイ
ッチ回路である。
な回路図である。図において、１、２は基準電圧Ｖｉｎ
と比較用電圧ＶＲを交互にサンプリング容量５の一端に
接続するためのスイッチ回路、６、７はサンプリング容
量５の他端に直列に接続され、増幅用ＣＭＯＳインバー
タ８を構成するＰチャネルトランジスタとＮチャネルト
ランジスタ、３は増幅用ＣＭＯＳインバータ８の出力電
位Ｖｂをその入力電位Ｖａに帰還するためのスイッチ回
路、４は当該比較器を使用しないときに増幅用ＣＭＯＳ
インバータ８の入力電位Ｖａを定電位に保つためのスイ
ッチ回路である。
【０００３】次に、動作について説明する。図３におい
てチョッパ形比較器のスイッチ回路１、２、３、４が図
４に示されたそれぞれのスイッチ回路をオン、オフする
制御信号によって制御されると、チョッパ形比較器の比
較動作開始に当たりスイッチ回路４がオフし、増幅用Ｃ
ＭＯＳインバータ８の入力が解放されて比較動作が可能
な状態になる。次に、スイッチ回路１と３がオンすると
比較電位Ｖｉｎがサンプリング容量５にチャージされ、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還さ
れてＶａ＝Ｖｂとなる。そして、スイッチ回路１と３が
オフし、スイッチ回路２がオンするとサンプリング容量
５の電荷はそのまま保持されるため、サンプリング容量
５の両端の電圧はＶｉｎとＶａのままであるが、今度は
基準電圧ＶＲがサンプリング容量５に接続されるので、
サンプリング容量５の電位変化分ΔＶＲ＝Ｖｉｎ−ＶＲ
が増幅用ＣＭＯＳインバータ８で増幅され比較結果とし
て出力される。なお、図４のＶａの電位は比較電位Ｖｉ
ｎと基準電位ＶＲの比較において比較電位Ｖｉｎよりも
基準電位ＶＲが低い場合を示したため、スイッチ回路２
がオンのとき、サンプリング容量５がディスチャージさ
れ、Ｖａは電位がスイッチ回路１がオン状態にあるとき
より下がっている。
てチョッパ形比較器のスイッチ回路１、２、３、４が図
４に示されたそれぞれのスイッチ回路をオン、オフする
制御信号によって制御されると、チョッパ形比較器の比
較動作開始に当たりスイッチ回路４がオフし、増幅用Ｃ
ＭＯＳインバータ８の入力が解放されて比較動作が可能
な状態になる。次に、スイッチ回路１と３がオンすると
比較電位Ｖｉｎがサンプリング容量５にチャージされ、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還さ
れてＶａ＝Ｖｂとなる。そして、スイッチ回路１と３が
オフし、スイッチ回路２がオンするとサンプリング容量
５の電荷はそのまま保持されるため、サンプリング容量
５の両端の電圧はＶｉｎとＶａのままであるが、今度は
基準電圧ＶＲがサンプリング容量５に接続されるので、
サンプリング容量５の電位変化分ΔＶＲ＝Ｖｉｎ−ＶＲ
が増幅用ＣＭＯＳインバータ８で増幅され比較結果とし
て出力される。なお、図４のＶａの電位は比較電位Ｖｉ
ｎと基準電位ＶＲの比較において比較電位Ｖｉｎよりも
基準電位ＶＲが低い場合を示したため、スイッチ回路２
がオンのとき、サンプリング容量５がディスチャージさ
れ、Ｖａは電位がスイッチ回路１がオン状態にあるとき
より下がっている。
【０００４】図５は従来のチョッパ形比較器の増幅用Ｃ
ＭＯＳインバータ８の入出力特性を示しており、そのし
きい値電圧Ｖｔは、増幅用ＣＭＯＳインバータ８を構成
するＰチャネルトランジスタ６とＮチャネルトランジス
タ７が共に飽和領域、すなわち次の関係式
ＭＯＳインバータ８の入出力特性を示しており、そのし
きい値電圧Ｖｔは、増幅用ＣＭＯＳインバータ８を構成
するＰチャネルトランジスタ６とＮチャネルトランジス
タ７が共に飽和領域、すなわち次の関係式
【０００５】 Ｖｔ−Ｖｔｈｎ≦Ｖｂ≦Ｖｔ＋｜Ｖｔｈｐ｜
【０００６】にある時次式で表される。
【０００７】Ｖｔ＝（電源電圧＋Ｖthp＋Ｖthn（βn／
βp）1/2）/（1+（βn/βp）1/2）
βp）1/2）/（1+（βn/βp）1/2）
【０００８】ここで、ＶｔｈｎはＮチャネルトランジス
タのしきい値電圧、ＶｔｈｐはＰチャネルトランジスタ
のしきい値電圧、βｎはＮチャネルトランジスタの利得
係数、βｐはＰチャネルトランジスタの利得係数を表
す。
タのしきい値電圧、ＶｔｈｐはＰチャネルトランジスタ
のしきい値電圧、βｎはＮチャネルトランジスタの利得
係数、βｐはＰチャネルトランジスタの利得係数を表
す。
【０００９】このしきい値電圧Ｖｔは、図６の当該比較
器の増幅用ＣＭＯＳインバータ８の入出力特性に示され
ているように、温度変化や製造行程中のプロセスの変動
によるＰチャネルトランジスタ６とＮチャネルトランジ
スタ７のしきい値電圧の設計値に対する変動分をΔＶ１
とすると、スイッチ回路３がオンの時、
器の増幅用ＣＭＯＳインバータ８の入出力特性に示され
ているように、温度変化や製造行程中のプロセスの変動
によるＰチャネルトランジスタ６とＮチャネルトランジ
スタ７のしきい値電圧の設計値に対する変動分をΔＶ１
とすると、スイッチ回路３がオンの時、
【００１０】Ｖｔ＝電源電圧×１／２±ΔＶ１
【００１１】となり、このΔＶ１はトランジスタ６、７
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオンの状態でリーク電流が発生して
しまうため、これらのトランジスタのしきい値電圧は電
源が高いときでもリーク電流が発生しないような値に調
整されている。また、スイッチ回路３がオンのとき、増
幅用ＣＭＯＳインバータ８の出力がその入力に帰還する
時間は、スイッチ回路３の抵抗とサンプリング容量５に
よる時定数で表される充放電特性で決まるので、高速化
による比較サイクルの短縮に対して、比較サイクルが充
放電特性より短くなるとＶａ＝Ｖｂとならない。この電
圧のずれをΔＶ２とすると、
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオンの状態でリーク電流が発生して
しまうため、これらのトランジスタのしきい値電圧は電
源が高いときでもリーク電流が発生しないような値に調
整されている。また、スイッチ回路３がオンのとき、増
幅用ＣＭＯＳインバータ８の出力がその入力に帰還する
時間は、スイッチ回路３の抵抗とサンプリング容量５に
よる時定数で表される充放電特性で決まるので、高速化
による比較サイクルの短縮に対して、比較サイクルが充
放電特性より短くなるとＶａ＝Ｖｂとならない。この電
圧のずれをΔＶ２とすると、
【００１２】Ｖａ＝Ｖｂ±ΔＶ２
【００１３】となり、スイッチ回路３がオンのとき、増
幅用ＣＭＯＳインバータ８の論理的しきい値Ｖｔに対
し、その入力はΔＶ２だけずれるため、図４で示される
比較サイクルの時間短縮に制限が生じる。
幅用ＣＭＯＳインバータ８の論理的しきい値Ｖｔに対
し、その入力はΔＶ２だけずれるため、図４で示される
比較サイクルの時間短縮に制限が生じる。
【００１４】
【発明が解決しようとする課題】上記のように従来のチ
ョッパ形比較器では、増幅用ＣＭＯＳインバータを構成
するトランジスタのしきい値電圧の変動によりΔＶ１が
発生し、高速化による比較サイクルの時間短縮によりΔ
Ｖ２が発生するため、電源電圧を低電圧にしたり高速化
に対して比較サイクルの時間を短縮したりすることがで
きないという問題点があった。
ョッパ形比較器では、増幅用ＣＭＯＳインバータを構成
するトランジスタのしきい値電圧の変動によりΔＶ１が
発生し、高速化による比較サイクルの時間短縮によりΔ
Ｖ２が発生するため、電源電圧を低電圧にしたり高速化
に対して比較サイクルの時間を短縮したりすることがで
きないという問題点があった。
【００１５】この発明はこのような問題点を解決するた
めになされたもので、集積回路内で広範囲の電源電圧で
安定した比較動作を行えるチョッパ形比較器を得ること
を目的としており、更に高速化による比較サイクルの時
間短縮を行うことができるチョッパ形比較器を得ること
を目的としている。
めになされたもので、集積回路内で広範囲の電源電圧で
安定した比較動作を行えるチョッパ形比較器を得ること
を目的としており、更に高速化による比較サイクルの時
間短縮を行うことができるチョッパ形比較器を得ること
を目的としている。
【００１６】
【課題を解決するための手段】この発明の請求項１に係
るチョッパ形比較器においては、この比較器の増幅用Ｃ
ＭＯＳインバータを構成するＰトランジスタとＮチャネ
ルトランジスタの少なくとも一方のトランジスタのチャ
ネル長を集積回路内のチョッパ形比較器以外の回路を構
成するトランジスタのチャネル長よりも短くするもので
ある。
るチョッパ形比較器においては、この比較器の増幅用Ｃ
ＭＯＳインバータを構成するＰトランジスタとＮチャネ
ルトランジスタの少なくとも一方のトランジスタのチャ
ネル長を集積回路内のチョッパ形比較器以外の回路を構
成するトランジスタのチャネル長よりも短くするもので
ある。
【００１７】また、この発明の請求項２に係るチョッパ
形比較器においては、比較器のＣＭＯＳインバータを構
成するＰチャネルトランジスタとＮチャネルトランジス
タの少なくとも一方のトランジスタのしきい値電圧を集
積回路内のチョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くするものである。
形比較器においては、比較器のＣＭＯＳインバータを構
成するＰチャネルトランジスタとＮチャネルトランジス
タの少なくとも一方のトランジスタのしきい値電圧を集
積回路内のチョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くするものである。
【００１８】
【作用】この発明の請求項１に係るチョッパ形比較器に
よれば、短チャネル効果により比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を下げられるので、電源電圧が低いときでも
比較サイクルを短縮したときでも安定した比較動作を行
える。
よれば、短チャネル効果により比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を下げられるので、電源電圧が低いときでも
比較サイクルを短縮したときでも安定した比較動作を行
える。
【００１９】また、この発明の請求項２に係るチョッパ
形比較器によれば、製造工程の段階で比較器の上記増幅
用ＣＭＯＳインバータを構成するＰチャネルトランジス
タとＮチャネルトランジスタの少なくとも一方のトラン
ジスタのしきい値電圧を下げられるので、電源電圧が低
いときでも比較サイクルを短縮したときでも安定した比
較動作が行える。
形比較器によれば、製造工程の段階で比較器の上記増幅
用ＣＭＯＳインバータを構成するＰチャネルトランジス
タとＮチャネルトランジスタの少なくとも一方のトラン
ジスタのしきい値電圧を下げられるので、電源電圧が低
いときでも比較サイクルを短縮したときでも安定した比
較動作が行える。
【００２０】
【実施例】実施例１．図１は、この発明の一実施例によ
るチョッパ形比較器を示す回路図である。図において、
１〜５、Ｖｉｎ、ＶＲ、Ｖａ、Ｖｂは上記従来装置と同
じものであり、６Ａ、７Ａはサンプリング容量５の一端
に直列に接続された増幅用ＣＭＯＳインバータ８Ａを構
成するＰチャネルトランジスタとＮチャネルトランジス
タである。通常、集積回路のトランジスタ寸法は、製造
時の加工精度に合わせて、多数のトランジスタを歩留ま
りよく製造できる最小限のトランジスタ寸法に設定され
ており、トランジスタのチャネル幅は必要とされる駆動
能力に合わせて適宜設計され、チャネル長は遅延時間等
の例外を除いては最小寸法で高集積化が図られるように
なっている。本実施例では、チョッパ形比較器の増幅用
ＣＭＯＳインバータ８Ａを構成するＰチャネルトランジ
スタ６ＡとＮチャネルトランジスタ７Ａのいずれか一方
のトランジスタ（例えば、Ｐチャネルトランジスタ６
Ａ）のチャネル長（ゲート長）を集積回路内のチョッパ
形比較器以外の回路を構成するトランジスタのチャネル
長より短くし、短チャネル効果により、しきい値電圧を
下げるものである。
るチョッパ形比較器を示す回路図である。図において、
１〜５、Ｖｉｎ、ＶＲ、Ｖａ、Ｖｂは上記従来装置と同
じものであり、６Ａ、７Ａはサンプリング容量５の一端
に直列に接続された増幅用ＣＭＯＳインバータ８Ａを構
成するＰチャネルトランジスタとＮチャネルトランジス
タである。通常、集積回路のトランジスタ寸法は、製造
時の加工精度に合わせて、多数のトランジスタを歩留ま
りよく製造できる最小限のトランジスタ寸法に設定され
ており、トランジスタのチャネル幅は必要とされる駆動
能力に合わせて適宜設計され、チャネル長は遅延時間等
の例外を除いては最小寸法で高集積化が図られるように
なっている。本実施例では、チョッパ形比較器の増幅用
ＣＭＯＳインバータ８Ａを構成するＰチャネルトランジ
スタ６ＡとＮチャネルトランジスタ７Ａのいずれか一方
のトランジスタ（例えば、Ｐチャネルトランジスタ６
Ａ）のチャネル長（ゲート長）を集積回路内のチョッパ
形比較器以外の回路を構成するトランジスタのチャネル
長より短くし、短チャネル効果により、しきい値電圧を
下げるものである。
【００２１】図１のチョッパ形比較器の回路構成は図３
の従来のチョッパ形比較器の回路構成と同様であり、比
較動作の原理は前述の従来のものと同様であるので、本
実施例ではその特徴的な動作について説明する。図２は
この発明の一実施例によるチョッパ形比較器の増幅用Ｃ
ＭＯＳインバータ８Ａの入出力特性と増幅率を示す図で
ある。Ｐチャネルトランジスタ６ＡとＮチャネルトラン
ジスタ７Ａの少なくとも一方のトランジスタのチャネル
長を短くすると短チャネル効果によりこれらのトランジ
スタのしきい値電圧が低くなるため、図５で示したよう
に、Ｐチャネルトランジスタ６ＡとＮチャネルトランジ
スタ７Ａが共に次式、
の従来のチョッパ形比較器の回路構成と同様であり、比
較動作の原理は前述の従来のものと同様であるので、本
実施例ではその特徴的な動作について説明する。図２は
この発明の一実施例によるチョッパ形比較器の増幅用Ｃ
ＭＯＳインバータ８Ａの入出力特性と増幅率を示す図で
ある。Ｐチャネルトランジスタ６ＡとＮチャネルトラン
ジスタ７Ａの少なくとも一方のトランジスタのチャネル
長を短くすると短チャネル効果によりこれらのトランジ
スタのしきい値電圧が低くなるため、図５で示したよう
に、Ｐチャネルトランジスタ６ＡとＮチャネルトランジ
スタ７Ａが共に次式、
【００２２】 （Ｖｔ−Ｖｔｈｎ≦Ｖｂ≦Ｖｔ＋｜Ｖｔｈｐ｜）
【００２３】にあるＶａ（＝Ｖｂ）の幅が広くなる。つ
まり、図２の増幅用ＣＭＯＳインバータ８Ａの入出力特
性のＶａ＝Ｖｂ付近の傾きはチャネル長Ｌが小さければ
緩やかなものとなり、チャネル長Ｌが大きいと急峻なも
のとなる。増幅用ＣＭＯＳインバータ８Ａの増幅率はこ
の傾きにより算出され、チャネル長Ｌが大きいとＶａ＝
Ｖｂでの増幅率も大きくなるが、しかしチャネル長Ｌが
大きい場合には、ＶａがＶａ＝Ｖｂを外れると増幅率が
急激に低下するため、ΔＶ１によりΔＶＲの増幅が行わ
れず比較精度の低下が著しくなる。一方、チャネル長Ｌ
を小さくすると、増幅率は小さいがＶａに対してフラッ
トな増幅率が得られるため、電源電圧が低いときにΔＶ
１が生じてもΔＶＲの増幅が行え、更に比較サイクルの
短縮によりΔＶ２が生じてもΔＶＲを増幅させることが
できる。また、この低増幅率は、チョッパ形比較器の多
段化により補うことが可能である。このように、チョッ
パ形比較器の増幅用ＣＭＯＳインバータ８Ａを構成する
Ｐチャネルトランジスタ６ＡとＮチャネルトランジスタ
７Ａのいずれか一方であるＰチャネルトランジスタ６Ａ
のしきい値電圧を下げることによりΔＶ１及びΔＶ２が
生じても増幅できるＶａの幅を大きくすることができ、
比較器を安定に動作させることができる。
まり、図２の増幅用ＣＭＯＳインバータ８Ａの入出力特
性のＶａ＝Ｖｂ付近の傾きはチャネル長Ｌが小さければ
緩やかなものとなり、チャネル長Ｌが大きいと急峻なも
のとなる。増幅用ＣＭＯＳインバータ８Ａの増幅率はこ
の傾きにより算出され、チャネル長Ｌが大きいとＶａ＝
Ｖｂでの増幅率も大きくなるが、しかしチャネル長Ｌが
大きい場合には、ＶａがＶａ＝Ｖｂを外れると増幅率が
急激に低下するため、ΔＶ１によりΔＶＲの増幅が行わ
れず比較精度の低下が著しくなる。一方、チャネル長Ｌ
を小さくすると、増幅率は小さいがＶａに対してフラッ
トな増幅率が得られるため、電源電圧が低いときにΔＶ
１が生じてもΔＶＲの増幅が行え、更に比較サイクルの
短縮によりΔＶ２が生じてもΔＶＲを増幅させることが
できる。また、この低増幅率は、チョッパ形比較器の多
段化により補うことが可能である。このように、チョッ
パ形比較器の増幅用ＣＭＯＳインバータ８Ａを構成する
Ｐチャネルトランジスタ６ＡとＮチャネルトランジスタ
７Ａのいずれか一方であるＰチャネルトランジスタ６Ａ
のしきい値電圧を下げることによりΔＶ１及びΔＶ２が
生じても増幅できるＶａの幅を大きくすることができ、
比較器を安定に動作させることができる。
【００２４】実施例２．尚、上記実施例では、チョッパ
形比較器の増幅用ＣＭＯＳインバータ８Ａを構成するＰ
チャネルトランジスタ６ＡとＮチャネルトランジスタ７
Ａのいずれか一方であるＰチャネルトランジスタ６Ａの
チャネル長を短くすることで、しきい値電圧を下げるこ
とにより、ΔＶ１及びΔＶ２が生じても増幅できるＶａ
の幅を大きくすることができるように構成したが、Ｐチ
ャネルトランジスタ６Ａ、及びＮチャネルトランジスタ
７Ａの両方のトランジスタのチャネル長を共に短くする
ことによっても同様の効果を得ることができ、比較器を
安定に動作させることができる。
形比較器の増幅用ＣＭＯＳインバータ８Ａを構成するＰ
チャネルトランジスタ６ＡとＮチャネルトランジスタ７
Ａのいずれか一方であるＰチャネルトランジスタ６Ａの
チャネル長を短くすることで、しきい値電圧を下げるこ
とにより、ΔＶ１及びΔＶ２が生じても増幅できるＶａ
の幅を大きくすることができるように構成したが、Ｐチ
ャネルトランジスタ６Ａ、及びＮチャネルトランジスタ
７Ａの両方のトランジスタのチャネル長を共に短くする
ことによっても同様の効果を得ることができ、比較器を
安定に動作させることができる。
【００２５】実施例３．本実施例では、実施例１の増幅
用ＣＭＯＳインバータ８Ａを構成するＰチャネルトラン
ジスタ６ＡとＮチャネルトランジスタ７Ａのいずれか一
方のトランジスタ（Ｐチャネルトランジスタ６Ａ）のし
きい値電圧を製造工程中にイオン注入量の調節をするこ
とにより、チョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くすることで、実施例
１で述べたチャネル長を短くして、しきい値電圧を低く
することと同様の効果を期待できる。即ち、しきい値を
低くすることで、図１のＬ＝１μｍ時と同じく増幅率は
小さいがＶａに対してフラットな増幅率が得られるた
め、電源電圧が低いときに△Ｖ１が生じても△ＶＲの増
幅が行え、さらに比較サイクルの短縮により△Ｖ２が生
じても△ＶＲを増幅することが出来る。このように、Ｐ
チャネルトランジスタ６Ａ及びＮチャネルトランジス７
Ａが共に飽和領域であるＶａの幅を広げ、より安定な比
較動作を得ることができる。
用ＣＭＯＳインバータ８Ａを構成するＰチャネルトラン
ジスタ６ＡとＮチャネルトランジスタ７Ａのいずれか一
方のトランジスタ（Ｐチャネルトランジスタ６Ａ）のし
きい値電圧を製造工程中にイオン注入量の調節をするこ
とにより、チョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くすることで、実施例
１で述べたチャネル長を短くして、しきい値電圧を低く
することと同様の効果を期待できる。即ち、しきい値を
低くすることで、図１のＬ＝１μｍ時と同じく増幅率は
小さいがＶａに対してフラットな増幅率が得られるた
め、電源電圧が低いときに△Ｖ１が生じても△ＶＲの増
幅が行え、さらに比較サイクルの短縮により△Ｖ２が生
じても△ＶＲを増幅することが出来る。このように、Ｐ
チャネルトランジスタ６Ａ及びＮチャネルトランジス７
Ａが共に飽和領域であるＶａの幅を広げ、より安定な比
較動作を得ることができる。
【００２６】実施例４．上記実施例３では、増幅用ＣＭ
ＯＳインバータ８Ａを構成するＰチャネルトランジスタ
６ＡとＮチャネルトランジスタ７Ａのいずれか一方のト
ランジスタ（Ｐチャネルトランジスタ６Ａ）のしきい値
電圧を製造工程中にイオン注入量の調節をすることによ
り、チョッパ形比較器以外の回路を構成するトランジス
タのしきい値電圧よりも低くするようにしたが、Ｐチャ
ネルトランジスタ６ＡとＮチャネルトランジスタ７Ａの
両方のしきい値電圧を低くすることでも、上記実施例３
と同様な効果を得ることができる。
ＯＳインバータ８Ａを構成するＰチャネルトランジスタ
６ＡとＮチャネルトランジスタ７Ａのいずれか一方のト
ランジスタ（Ｐチャネルトランジスタ６Ａ）のしきい値
電圧を製造工程中にイオン注入量の調節をすることによ
り、チョッパ形比較器以外の回路を構成するトランジス
タのしきい値電圧よりも低くするようにしたが、Ｐチャ
ネルトランジスタ６ＡとＮチャネルトランジスタ７Ａの
両方のしきい値電圧を低くすることでも、上記実施例３
と同様な効果を得ることができる。
【００２７】
【発明の効果】以上に説明したように、この発明の請求
項１に係るチョッパ形比較器によれば、チョッパ形比較
器の増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのチャネル長を集積回路内のチョッパ形
比較器以外の回路を構成するトランジスタのチャネル長
より短くし、短チャネル効果によりトランジスタのしき
い値電圧を下げたので、広範囲の電源電圧で比較動作が
行え、比較サイクルの時間短縮を行うことができるとい
う効果を奏する。
項１に係るチョッパ形比較器によれば、チョッパ形比較
器の増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのチャネル長を集積回路内のチョッパ形
比較器以外の回路を構成するトランジスタのチャネル長
より短くし、短チャネル効果によりトランジスタのしき
い値電圧を下げたので、広範囲の電源電圧で比較動作が
行え、比較サイクルの時間短縮を行うことができるとい
う効果を奏する。
【００２８】また、この発明の請求項２に係るチョッパ
形比較器によれば、チョッパ形比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を製造工程中のイオン注入量の調整により、
集積回路内のチョッパ形比較器以外の回路を構成するト
ランジスタのしきい値電圧より低くしたので、広範囲の
電源電圧で比較動作が行え、高速化による比較サイクル
の短縮が可能になるという効果を奏する。
形比較器によれば、チョッパ形比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を製造工程中のイオン注入量の調整により、
集積回路内のチョッパ形比較器以外の回路を構成するト
ランジスタのしきい値電圧より低くしたので、広範囲の
電源電圧で比較動作が行え、高速化による比較サイクル
の短縮が可能になるという効果を奏する。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１によるチョッパ形比較器の
増幅用インバータの入出力特性と増幅率を示す図であ
る。
増幅用インバータの入出力特性と増幅率を示す図であ
る。
【図３】従来のチョッパ形比較器を示す回路図である。
【図４】従来のチョッパ形比較器の制御波形を示す図で
ある。
ある。
【図５】従来のチョッパ形比較器の増幅用ＣＭＯＳイン
バータの入出力特性を示す図である。
バータの入出力特性を示す図である。
【図６】従来のチョッパ形比較器の増幅用ＣＭＯＳイン
バータの入出力特性を示す図である。
バータの入出力特性を示す図である。
５ サンプリング容量 ６Ａ Ｐチャネルトランジスタ ７Ａ Ｎチャネルトランジスタ ８Ａ 増幅用ＣＭＯＳインバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】となり、このΔＶ１はトランジスタ６、７
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオフの状態でもリーク電流が発生し
てしまうため、これらのトランジスタのしきい値電圧は
電源が高いときでもリーク電流が発生しないような値に
調整されている。また、スイッチ回路３がオンのとき、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還す
る時間は、スイッチ回路３の抵抗とサンプリング容量５
による時定数で表される充放電特性で決まるので、高速
化による比較サイクルの短縮に対して、比較サイクルが
充放電特性より短くなるとＶａ＝Ｖｂとならない。この
電圧のずれをΔＶ２とすると、
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオフの状態でもリーク電流が発生し
てしまうため、これらのトランジスタのしきい値電圧は
電源が高いときでもリーク電流が発生しないような値に
調整されている。また、スイッチ回路３がオンのとき、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還す
る時間は、スイッチ回路３の抵抗とサンプリング容量５
による時定数で表される充放電特性で決まるので、高速
化による比較サイクルの短縮に対して、比較サイクルが
充放電特性より短くなるとＶａ＝Ｖｂとならない。この
電圧のずれをΔＶ２とすると、
Claims (2)
- 【請求項１】 サンプリング容量とこのサンプリング容
量の一端に直列に接続される増幅用ＣＭＯＳインバータ
と、上記サンプリング容量の他端に比較用の基準電圧と
アナログ入力電圧が選択的に接続される構造を有し、集
積回路内で使用されるチョッパ形比較器において、 上記増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのチャネル長を上記集積回路内の上記チ
ョッパ形比較器以外の回路を構成するトランジスタのチ
ャネル長より短くして、短チャネル効果によりしきい値
電圧を下げたことを特徴とするチョッパ形比較器。 - 【請求項２】 サンプリング容量とこのサンプリング容
量の一端に直列に接続される増幅用ＣＭＯＳインバータ
と、上記サンプリング容量の他端に比較用の基準電圧と
アナログ入力電圧が選択的に接続される構造を有し、集
積回路内で使用されるチョッパ形比較器において、 上記増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのしきい値電圧を上記集積回路内の上記
チョッパ形比較器以外の回路を構成するトランジスタの
しきい値電圧より下げたことを特徴とするチョッパ形比
較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11955393A JPH06334497A (ja) | 1993-05-21 | 1993-05-21 | チョッパ形比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11955393A JPH06334497A (ja) | 1993-05-21 | 1993-05-21 | チョッパ形比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334497A true JPH06334497A (ja) | 1994-12-02 |
Family
ID=14764168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11955393A Pending JPH06334497A (ja) | 1993-05-21 | 1993-05-21 | チョッパ形比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120388B2 (en) * | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
-
1993
- 1993-05-21 JP JP11955393A patent/JPH06334497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120388B2 (en) * | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
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