JPH06334497A - Chopper type comparator - Google Patents
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- JPH06334497A JPH06334497A JP11955393A JP11955393A JPH06334497A JP H06334497 A JPH06334497 A JP H06334497A JP 11955393 A JP11955393 A JP 11955393A JP 11955393 A JP11955393 A JP 11955393A JP H06334497 A JPH06334497 A JP H06334497A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、集積回路内で使用さ
れて基準電圧と比較用電圧の比較を行うチョッパ形比較
器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chopper type comparator used in an integrated circuit for comparing a reference voltage with a comparison voltage.
【０００２】[0002]
【従来の技術】図３は従来のチョッパ形比較器の一般的
な回路図である。図において、１、２は基準電圧Ｖｉｎ
と比較用電圧ＶＲを交互にサンプリング容量５の一端に
接続するためのスイッチ回路、６、７はサンプリング容
量５の他端に直列に接続され、増幅用ＣＭＯＳインバー
タ８を構成するＰチャネルトランジスタとＮチャネルト
ランジスタ、３は増幅用ＣＭＯＳインバータ８の出力電
位Ｖｂをその入力電位Ｖａに帰還するためのスイッチ回
路、４は当該比較器を使用しないときに増幅用ＣＭＯＳ
インバータ８の入力電位Ｖａを定電位に保つためのスイ
ッチ回路である。2. Description of the Related Art FIG. 3 is a general circuit diagram of a conventional chopper type comparator. In the figure, 1 and 2 are reference voltages Vin
And a switch circuit for alternately connecting the comparison voltage VR to one end of the sampling capacitor 5, 6 and 7 are connected in series to the other end of the sampling capacitor 5, and a P channel transistor and an N The channel transistor, 3 is a switch circuit for feeding back the output potential Vb of the amplifying CMOS inverter 8 to its input potential Va, and 4 is the amplifying CMOS when the comparator is not used.
It is a switch circuit for maintaining the input potential Va of the inverter 8 at a constant potential.
【０００３】次に、動作について説明する。図３におい
てチョッパ形比較器のスイッチ回路１、２、３、４が図
４に示されたそれぞれのスイッチ回路をオン、オフする
制御信号によって制御されると、チョッパ形比較器の比
較動作開始に当たりスイッチ回路４がオフし、増幅用Ｃ
ＭＯＳインバータ８の入力が解放されて比較動作が可能
な状態になる。次に、スイッチ回路１と３がオンすると
比較電位Ｖｉｎがサンプリング容量５にチャージされ、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還さ
れてＶａ＝Ｖｂとなる。そして、スイッチ回路１と３が
オフし、スイッチ回路２がオンするとサンプリング容量
５の電荷はそのまま保持されるため、サンプリング容量
５の両端の電圧はＶｉｎとＶａのままであるが、今度は
基準電圧ＶＲがサンプリング容量５に接続されるので、
サンプリング容量５の電位変化分ΔＶＲ＝Ｖｉｎ−ＶＲ
が増幅用ＣＭＯＳインバータ８で増幅され比較結果とし
て出力される。なお、図４のＶａの電位は比較電位Ｖｉ
ｎと基準電位ＶＲの比較において比較電位Ｖｉｎよりも
基準電位ＶＲが低い場合を示したため、スイッチ回路２
がオンのとき、サンプリング容量５がディスチャージさ
れ、Ｖａは電位がスイッチ回路１がオン状態にあるとき
より下がっている。Next, the operation will be described. When the switch circuits 1, 2, 3, 4 of the chopper type comparator shown in FIG. 3 are controlled by the control signals for turning on and off the respective switch circuits shown in FIG. 4, the comparison operation of the chopper type comparator is started. The switch circuit 4 turns off, and the amplifying C
The input of the MOS inverter 8 is released and the comparison operation is enabled. Next, when the switch circuits 1 and 3 are turned on, the comparison potential Vin is charged in the sampling capacitor 5,
The output of the amplifying CMOS inverter 8 is fed back to its input and Va = Vb. Then, when the switch circuits 1 and 3 are turned off and the switch circuit 2 is turned on, the charge of the sampling capacitor 5 is held as it is, so the voltage across the sampling capacitor 5 remains Vin and Va, but this time, the reference voltage. Since VR is connected to the sampling capacitor 5,
Change in potential of sampling capacitor 5 ΔVR = Vin−VR
Is amplified by the CMOS inverter 8 for amplification and output as a comparison result. The potential Va in FIG. 4 is the comparison potential Vi.
Since the case where the reference potential VR is lower than the comparison potential Vin is shown in the comparison between n and the reference potential VR, the switch circuit 2
Is ON, the sampling capacitor 5 is discharged, and the potential Va is lower than that when the switch circuit 1 is in the ON state.
【０００４】図５は従来のチョッパ形比較器の増幅用Ｃ
ＭＯＳインバータ８の入出力特性を示しており、そのし
きい値電圧Ｖｔは、増幅用ＣＭＯＳインバータ８を構成
するＰチャネルトランジスタ６とＮチャネルトランジス
タ７が共に飽和領域、すなわち次の関係式FIG. 5 shows an amplifying C of a conventional chopper type comparator.
The input / output characteristics of the MOS inverter 8 are shown. The threshold voltage Vt is such that the P-channel transistor 6 and the N-channel transistor 7 forming the amplifying CMOS inverter 8 are both in the saturation region, that is, the following relational expression.
【０００５】 Ｖｔ−Ｖｔｈｎ≦Ｖｂ≦Ｖｔ＋｜Ｖｔｈｐ｜Vt−Vthn ≦ Vb ≦ Vt + | Vthp |
【０００６】にある時次式で表される。The following equation is given when
【０００７】Ｖｔ＝（電源電圧＋Ｖthp＋Ｖthn（βn／
βp）1/2）/（1+（βn/βp）1/2）Vt = (power supply voltage + Vthp + Vthn (βn /
βp) 1/2 ) / (1+ (βn / βp) 1/2 )
【０００８】ここで、ＶｔｈｎはＮチャネルトランジス
タのしきい値電圧、ＶｔｈｐはＰチャネルトランジスタ
のしきい値電圧、βｎはＮチャネルトランジスタの利得
係数、βｐはＰチャネルトランジスタの利得係数を表
す。Here, Vthn is the threshold voltage of the N-channel transistor, Vthp is the threshold voltage of the P-channel transistor, βn is the gain coefficient of the N-channel transistor, and βp is the gain coefficient of the P-channel transistor.
【０００９】このしきい値電圧Ｖｔは、図６の当該比較
器の増幅用ＣＭＯＳインバータ８の入出力特性に示され
ているように、温度変化や製造行程中のプロセスの変動
によるＰチャネルトランジスタ６とＮチャネルトランジ
スタ７のしきい値電圧の設計値に対する変動分をΔＶ１
とすると、スイッチ回路３がオンの時、This threshold voltage Vt is, as shown in the input / output characteristics of the amplifying CMOS inverter 8 of the comparator in FIG. 6, the P-channel transistor 6 due to temperature changes and process variations during the manufacturing process. And the variation of the threshold voltage of the N-channel transistor 7 with respect to the design value is ΔV1
Then, when the switch circuit 3 is on,
【００１０】Ｖｔ＝電源電圧×１／２±ΔＶ１Vt = power supply voltage × 1/2 ± ΔV1
【００１１】となり、このΔＶ１はトランジスタ６、７
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオンの状態でリーク電流が発生して
しまうため、これらのトランジスタのしきい値電圧は電
源が高いときでもリーク電流が発生しないような値に調
整されている。また、スイッチ回路３がオンのとき、増
幅用ＣＭＯＳインバータ８の出力がその入力に帰還する
時間は、スイッチ回路３の抵抗とサンプリング容量５に
よる時定数で表される充放電特性で決まるので、高速化
による比較サイクルの短縮に対して、比較サイクルが充
放電特性より短くなるとＶａ＝Ｖｂとならない。この電
圧のずれをΔＶ２とすると、Therefore, this ΔV1 is caused by the transistors 6 and 7.
Since the threshold voltage of is constant irrespective of the power supply voltage, the lower the power supply voltage is, the larger the ratio to Va becomes as in the input / output characteristics when the power supply voltage in the figure is 3V. Comparison accuracy decreases depending on whether is positive or negative. Therefore, if the threshold voltage of the transistors 6 and 7 is lowered in advance, a stable comparison operation can be performed even if ΔV1 occurs, but if the threshold voltage of the transistors of the entire integrated circuit is lowered, when the power supply voltage is high, Since leakage current is generated when the transistors in this integrated circuit are on, the threshold voltage of these transistors is adjusted to a value such that leakage current does not occur even when the power supply is high. Further, when the switch circuit 3 is on, the time for the output of the amplifying CMOS inverter 8 to feed back to its input is determined by the charging / discharging characteristics represented by the time constant of the resistance of the switch circuit 3 and the sampling capacitor 5, so that high speed is achieved. However, if the comparison cycle becomes shorter than the charge / discharge characteristics, Va = Vb does not hold. If this voltage shift is ΔV2,
【００１２】Ｖａ＝Ｖｂ±ΔＶ２Va = Vb ± ΔV2
【００１３】となり、スイッチ回路３がオンのとき、増
幅用ＣＭＯＳインバータ８の論理的しきい値Ｖｔに対
し、その入力はΔＶ２だけずれるため、図４で示される
比較サイクルの時間短縮に制限が生じる。When the switch circuit 3 is on, its input deviates from the logical threshold value Vt of the amplifying CMOS inverter 8 by ΔV2, so that there is a limitation in shortening the time of the comparison cycle shown in FIG. .
【００１４】[0014]
【発明が解決しようとする課題】上記のように従来のチ
ョッパ形比較器では、増幅用ＣＭＯＳインバータを構成
するトランジスタのしきい値電圧の変動によりΔＶ１が
発生し、高速化による比較サイクルの時間短縮によりΔ
Ｖ２が発生するため、電源電圧を低電圧にしたり高速化
に対して比較サイクルの時間を短縮したりすることがで
きないという問題点があった。As described above, in the conventional chopper type comparator, .DELTA.V1 is generated due to the fluctuation of the threshold voltage of the transistor forming the amplifying CMOS inverter, and the comparison cycle time is shortened due to the speedup. By Δ
Since V2 is generated, there is a problem in that the power supply voltage cannot be lowered and the comparison cycle time cannot be shortened for higher speed.
【００１５】この発明はこのような問題点を解決するた
めになされたもので、集積回路内で広範囲の電源電圧で
安定した比較動作を行えるチョッパ形比較器を得ること
を目的としており、更に高速化による比較サイクルの時
間短縮を行うことができるチョッパ形比較器を得ること
を目的としている。The present invention has been made in order to solve such a problem, and an object thereof is to obtain a chopper type comparator capable of performing a stable comparison operation in a wide range of power supply voltage in an integrated circuit, and further speeding up. The purpose of the present invention is to obtain a chopper-type comparator that can shorten the time of the comparison cycle.
【００１６】[0016]
【課題を解決するための手段】この発明の請求項１に係
るチョッパ形比較器においては、この比較器の増幅用Ｃ
ＭＯＳインバータを構成するＰトランジスタとＮチャネ
ルトランジスタの少なくとも一方のトランジスタのチャ
ネル長を集積回路内のチョッパ形比較器以外の回路を構
成するトランジスタのチャネル長よりも短くするもので
ある。In the chopper type comparator according to claim 1 of the present invention, the amplifying C of this comparator is used.
The channel length of at least one of the P-transistor and the N-channel transistor forming the MOS inverter is made shorter than the channel length of the transistors forming the circuits other than the chopper type comparator in the integrated circuit.
【００１７】また、この発明の請求項２に係るチョッパ
形比較器においては、比較器のＣＭＯＳインバータを構
成するＰチャネルトランジスタとＮチャネルトランジス
タの少なくとも一方のトランジスタのしきい値電圧を集
積回路内のチョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くするものである。In the chopper type comparator according to claim 2 of the present invention, the threshold voltage of at least one of the P-channel transistor and the N-channel transistor forming the CMOS inverter of the comparator is set in the integrated circuit. The threshold voltage is set lower than the threshold voltage of transistors constituting circuits other than the chopper type comparator.
【００１８】[0018]
【作用】この発明の請求項１に係るチョッパ形比較器に
よれば、短チャネル効果により比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を下げられるので、電源電圧が低いときでも
比較サイクルを短縮したときでも安定した比較動作を行
える。According to the chopper type comparator according to the first aspect of the present invention, the amplifying CMOS of the comparator is realized by the short channel effect.
Since the threshold voltage of at least one of the P-channel transistor and the N-channel transistor forming the inverter can be lowered, a stable comparison operation can be performed even when the power supply voltage is low and the comparison cycle is shortened.
【００１９】また、この発明の請求項２に係るチョッパ
形比較器によれば、製造工程の段階で比較器の上記増幅
用ＣＭＯＳインバータを構成するＰチャネルトランジス
タとＮチャネルトランジスタの少なくとも一方のトラン
ジスタのしきい値電圧を下げられるので、電源電圧が低
いときでも比較サイクルを短縮したときでも安定した比
較動作が行える。According to the second aspect of the present invention, in the chopper type comparator, at least one of a P-channel transistor and an N-channel transistor forming the amplifying CMOS inverter of the comparator is formed in the manufacturing process. Since the threshold voltage can be lowered, stable comparison operation can be performed even when the power supply voltage is low and the comparison cycle is shortened.
【００２０】[0020]
【実施例】実施例１．図１は、この発明の一実施例によ
るチョッパ形比較器を示す回路図である。図において、
１〜５、Ｖｉｎ、ＶＲ、Ｖａ、Ｖｂは上記従来装置と同
じものであり、６Ａ、７Ａはサンプリング容量５の一端
に直列に接続された増幅用ＣＭＯＳインバータ８Ａを構
成するＰチャネルトランジスタとＮチャネルトランジス
タである。通常、集積回路のトランジスタ寸法は、製造
時の加工精度に合わせて、多数のトランジスタを歩留ま
りよく製造できる最小限のトランジスタ寸法に設定され
ており、トランジスタのチャネル幅は必要とされる駆動
能力に合わせて適宜設計され、チャネル長は遅延時間等
の例外を除いては最小寸法で高集積化が図られるように
なっている。本実施例では、チョッパ形比較器の増幅用
ＣＭＯＳインバータ８Ａを構成するＰチャネルトランジ
スタ６ＡとＮチャネルトランジスタ７Ａのいずれか一方
のトランジスタ（例えば、Ｐチャネルトランジスタ６
Ａ）のチャネル長（ゲート長）を集積回路内のチョッパ
形比較器以外の回路を構成するトランジスタのチャネル
長より短くし、短チャネル効果により、しきい値電圧を
下げるものである。EXAMPLES Example 1. FIG. 1 is a circuit diagram showing a chopper type comparator according to an embodiment of the present invention. In the figure,
1 to 5, Vin, VR, Va, and Vb are the same as those of the conventional device, and 6A and 7A are P-channel transistors and N-channels which constitute an amplifying CMOS inverter 8A connected in series to one end of the sampling capacitor 5. It is a transistor. Normally, the transistor size of an integrated circuit is set to the minimum transistor size that allows many transistors to be manufactured with high yield, according to the processing accuracy during manufacturing, and the channel width of the transistor is set to match the required drive capacity. The channel length is designed to be appropriate, and the channel length is designed to be highly integrated with a minimum dimension except for delay time. In this embodiment, either one of the P-channel transistor 6A and the N-channel transistor 7A (for example, the P-channel transistor 6) forming the amplifying CMOS inverter 8A of the chopper comparator is used.
The channel length (gate length) of A) is made shorter than the channel length of the transistors constituting the circuits other than the chopper type comparator in the integrated circuit, and the threshold voltage is lowered by the short channel effect.
【００２１】図１のチョッパ形比較器の回路構成は図３
の従来のチョッパ形比較器の回路構成と同様であり、比
較動作の原理は前述の従来のものと同様であるので、本
実施例ではその特徴的な動作について説明する。図２は
この発明の一実施例によるチョッパ形比較器の増幅用Ｃ
ＭＯＳインバータ８Ａの入出力特性と増幅率を示す図で
ある。Ｐチャネルトランジスタ６ＡとＮチャネルトラン
ジスタ７Ａの少なくとも一方のトランジスタのチャネル
長を短くすると短チャネル効果によりこれらのトランジ
スタのしきい値電圧が低くなるため、図５で示したよう
に、Ｐチャネルトランジスタ６ＡとＮチャネルトランジ
スタ７Ａが共に次式、The circuit configuration of the chopper type comparator shown in FIG. 1 is shown in FIG.
Since the circuit configuration is the same as that of the conventional chopper type comparator, and the principle of the comparison operation is the same as that of the above-described conventional one, its characteristic operation will be described in this embodiment. FIG. 2 shows an amplifying C of a chopper type comparator according to an embodiment of the present invention.
It is a figure which shows the input / output characteristic and amplification factor of MOS inverter 8A. When the channel length of at least one of the P-channel transistor 6A and the N-channel transistor 7A is shortened, the threshold voltage of these transistors becomes low due to the short channel effect. Therefore, as shown in FIG. Both N-channel transistors 7A are
【００２２】 （Ｖｔ−Ｖｔｈｎ≦Ｖｂ≦Ｖｔ＋｜Ｖｔｈｐ｜）(Vt−Vthn ≦ Vb ≦ Vt + | Vthp |)
【００２３】にあるＶａ（＝Ｖｂ）の幅が広くなる。つ
まり、図２の増幅用ＣＭＯＳインバータ８Ａの入出力特
性のＶａ＝Ｖｂ付近の傾きはチャネル長Ｌが小さければ
緩やかなものとなり、チャネル長Ｌが大きいと急峻なも
のとなる。増幅用ＣＭＯＳインバータ８Ａの増幅率はこ
の傾きにより算出され、チャネル長Ｌが大きいとＶａ＝
Ｖｂでの増幅率も大きくなるが、しかしチャネル長Ｌが
大きい場合には、ＶａがＶａ＝Ｖｂを外れると増幅率が
急激に低下するため、ΔＶ１によりΔＶＲの増幅が行わ
れず比較精度の低下が著しくなる。一方、チャネル長Ｌ
を小さくすると、増幅率は小さいがＶａに対してフラッ
トな増幅率が得られるため、電源電圧が低いときにΔＶ
１が生じてもΔＶＲの増幅が行え、更に比較サイクルの
短縮によりΔＶ２が生じてもΔＶＲを増幅させることが
できる。また、この低増幅率は、チョッパ形比較器の多
段化により補うことが可能である。このように、チョッ
パ形比較器の増幅用ＣＭＯＳインバータ８Ａを構成する
Ｐチャネルトランジスタ６ＡとＮチャネルトランジスタ
７Ａのいずれか一方であるＰチャネルトランジスタ６Ａ
のしきい値電圧を下げることによりΔＶ１及びΔＶ２が
生じても増幅できるＶａの幅を大きくすることができ、
比較器を安定に動作させることができる。The width of Va (= Vb) in 2 is widened. That is, the slope of the input / output characteristics of the amplification CMOS inverter 8A in FIG. 2 near Va = Vb becomes gentle when the channel length L is small, and becomes steep when the channel length L is large. The amplification factor of the amplification CMOS inverter 8A is calculated from this slope, and when the channel length L is large, Va =
The amplification factor at Vb also increases, but when the channel length L is large, the amplification factor decreases sharply when Va deviates from Va = Vb. Therefore, ΔVR is not amplified by ΔV1 and the comparison accuracy decreases. It will be noticeable. On the other hand, channel length L
When the power supply voltage is low, ΔV becomes small when the power supply voltage is low because a small amplification factor results in a flat amplification factor with respect to Va.
Even if 1 occurs, ΔVR can be amplified, and even if ΔV2 occurs due to the shortening of the comparison cycle, ΔVR can be amplified. Further, this low amplification factor can be compensated by making the chopper type comparator multistage. As described above, the P-channel transistor 6A, which is either one of the P-channel transistor 6A and the N-channel transistor 7A forming the amplifying CMOS inverter 8A of the chopper comparator,
By lowering the threshold voltage of, it is possible to increase the width of Va that can be amplified even when ΔV1 and ΔV2 occur,
The comparator can be operated stably.
【００２４】実施例２．尚、上記実施例では、チョッパ
形比較器の増幅用ＣＭＯＳインバータ８Ａを構成するＰ
チャネルトランジスタ６ＡとＮチャネルトランジスタ７
Ａのいずれか一方であるＰチャネルトランジスタ６Ａの
チャネル長を短くすることで、しきい値電圧を下げるこ
とにより、ΔＶ１及びΔＶ２が生じても増幅できるＶａ
の幅を大きくすることができるように構成したが、Ｐチ
ャネルトランジスタ６Ａ、及びＮチャネルトランジスタ
７Ａの両方のトランジスタのチャネル長を共に短くする
ことによっても同様の効果を得ることができ、比較器を
安定に動作させることができる。Example 2. It should be noted that in the above-described embodiment, P that constitutes the amplifying CMOS inverter 8A of the chopper type comparator.
Channel transistor 6A and N-channel transistor 7
By shortening the channel length of the P-channel transistor 6A, which is either one of A, and lowering the threshold voltage, it is possible to amplify Va even if ΔV1 and ΔV2 occur.
However, the same effect can be obtained by shortening the channel lengths of both the P-channel transistor 6A and the N-channel transistor 7A, and the comparator can be used. It can be operated stably.
【００２５】実施例３．本実施例では、実施例１の増幅
用ＣＭＯＳインバータ８Ａを構成するＰチャネルトラン
ジスタ６ＡとＮチャネルトランジスタ７Ａのいずれか一
方のトランジスタ（Ｐチャネルトランジスタ６Ａ）のし
きい値電圧を製造工程中にイオン注入量の調節をするこ
とにより、チョッパ形比較器以外の回路を構成するトラ
ンジスタのしきい値電圧よりも低くすることで、実施例
１で述べたチャネル長を短くして、しきい値電圧を低く
することと同様の効果を期待できる。即ち、しきい値を
低くすることで、図１のＬ＝１μｍ時と同じく増幅率は
小さいがＶａに対してフラットな増幅率が得られるた
め、電源電圧が低いときに△Ｖ１が生じても△ＶＲの増
幅が行え、さらに比較サイクルの短縮により△Ｖ２が生
じても△ＶＲを増幅することが出来る。このように、Ｐ
チャネルトランジスタ６Ａ及びＮチャネルトランジス７
Ａが共に飽和領域であるＶａの幅を広げ、より安定な比
較動作を得ることができる。Example 3. In the present embodiment, the threshold voltage of either one of the P-channel transistor 6A and the N-channel transistor 7A (P-channel transistor 6A) constituting the amplification CMOS inverter 8A of the first embodiment is ion-implanted during the manufacturing process. By adjusting the amount, the threshold voltage is made lower than the threshold voltage of the transistors constituting the circuits other than the chopper type comparator, thereby shortening the channel length described in the first embodiment and lowering the threshold voltage. The same effect as doing can be expected. That is, by lowering the threshold value, the amplification factor is small as in the case of L = 1 μm in FIG. 1 but a flat amplification factor with respect to Va can be obtained. Therefore, even if ΔV1 occurs when the power supply voltage is low. The ΔVR can be amplified, and the ΔVR can be amplified even if ΔV2 occurs due to the shortening of the comparison cycle. Thus, P
Channel transistor 6A and N-channel transistor 7
It is possible to obtain a more stable comparison operation by increasing the width of Va, which is a saturation region for both A.
【００２６】実施例４．上記実施例３では、増幅用ＣＭ
ＯＳインバータ８Ａを構成するＰチャネルトランジスタ
６ＡとＮチャネルトランジスタ７Ａのいずれか一方のト
ランジスタ（Ｐチャネルトランジスタ６Ａ）のしきい値
電圧を製造工程中にイオン注入量の調節をすることによ
り、チョッパ形比較器以外の回路を構成するトランジス
タのしきい値電圧よりも低くするようにしたが、Ｐチャ
ネルトランジスタ６ＡとＮチャネルトランジスタ７Ａの
両方のしきい値電圧を低くすることでも、上記実施例３
と同様な効果を得ることができる。Example 4. In the third embodiment, the CM for amplification is used.
By comparing the threshold voltage of either one of the P-channel transistor 6A and the N-channel transistor 7A (P-channel transistor 6A) constituting the OS inverter 8A with adjusting the ion implantation amount during the manufacturing process, the chopper type comparison is performed. Although the threshold voltage of the transistors constituting the circuits other than the circuit is set to be lower than that of the transistors, the threshold voltages of both the P-channel transistor 6A and the N-channel transistor 7A may be set to be lower than in the third embodiment.
The same effect as can be obtained.
【００２７】[0027]
【発明の効果】以上に説明したように、この発明の請求
項１に係るチョッパ形比較器によれば、チョッパ形比較
器の増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのチャネル長を集積回路内のチョッパ形
比較器以外の回路を構成するトランジスタのチャネル長
より短くし、短チャネル効果によりトランジスタのしき
い値電圧を下げたので、広範囲の電源電圧で比較動作が
行え、比較サイクルの時間短縮を行うことができるとい
う効果を奏する。As described above, according to the chopper type comparator according to the first aspect of the present invention, at least one of the P channel transistor and the N channel transistor forming the amplifying CMOS inverter of the chopper type comparator. The channel length of the transistor is shorter than the channel length of the transistors that make up circuits other than the chopper-type comparator in the integrated circuit, and the threshold voltage of the transistor is lowered due to the short channel effect. It is possible to achieve the above, and it is possible to shorten the time of the comparison cycle.
【００２８】また、この発明の請求項２に係るチョッパ
形比較器によれば、チョッパ形比較器の増幅用ＣＭＯＳ
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタの少なくとも一方のトランジスタのし
きい値電圧を製造工程中のイオン注入量の調整により、
集積回路内のチョッパ形比較器以外の回路を構成するト
ランジスタのしきい値電圧より低くしたので、広範囲の
電源電圧で比較動作が行え、高速化による比較サイクル
の短縮が可能になるという効果を奏する。Further, according to the chopper type comparator according to the second aspect of the present invention, the amplification CMOS of the chopper type comparator is provided.
By adjusting the threshold voltage of at least one of the P-channel transistor and the N-channel transistor forming the inverter by adjusting the amount of ion implantation during the manufacturing process,
Since the threshold voltage of the transistors other than the chopper type comparator in the integrated circuit is set lower than that of the transistors, the comparison operation can be performed in a wide range of power supply voltage, and the comparison cycle can be shortened due to the higher speed. .
【図１】この発明の実施例１を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】この発明の実施例１によるチョッパ形比較器の
増幅用インバータの入出力特性と増幅率を示す図であ
る。FIG. 2 is a diagram showing the input / output characteristics and the amplification factor of the amplification inverter of the chopper type comparator according to the first embodiment of the present invention.
【図３】従来のチョッパ形比較器を示す回路図である。FIG. 3 is a circuit diagram showing a conventional chopper type comparator.
【図４】従来のチョッパ形比較器の制御波形を示す図で
ある。FIG. 4 is a diagram showing a control waveform of a conventional chopper type comparator.
【図５】従来のチョッパ形比較器の増幅用ＣＭＯＳイン
バータの入出力特性を示す図である。FIG. 5 is a diagram showing input / output characteristics of a CMOS inverter for amplification of a conventional chopper type comparator.
【図６】従来のチョッパ形比較器の増幅用ＣＭＯＳイン
バータの入出力特性を示す図である。FIG. 6 is a diagram showing input / output characteristics of a conventional CMOS CMOS amplifier for amplification of a chopper type comparator.
５ サンプリング容量 ６Ａ Ｐチャネルトランジスタ ７Ａ Ｎチャネルトランジスタ ８Ａ 増幅用ＣＭＯＳインバータ 5 Sampling capacity 6A P-channel transistor 7A N-channel transistor 8A Amplifying CMOS inverter
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【手続補正書】[Procedure amendment]
【提出日】平成５年９月３日[Submission date] September 3, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】となり、このΔＶ１はトランジスタ６、７
のしきい値電圧が電源電圧によらず一定なので、図の電
源電圧が３Ｖ時の入出力特性のように電源電圧が低いほ
どＶａに対して占める割合が大きくなり、ΔＶＲを増幅
する上でΔＶＲが正または負かによって比較精度が低下
する。従って、あらかじめトランジスタ６、７のしきい
値電圧を下げておけばΔＶ１が生じても安定した比較動
作を行えるが、通常集積回路全体のトランジスタのしき
い値電圧を下げると電源電圧が高いとき、この集積回路
内のトランジスタがオフの状態でもリーク電流が発生し
てしまうため、これらのトランジスタのしきい値電圧は
電源が高いときでもリーク電流が発生しないような値に
調整されている。また、スイッチ回路３がオンのとき、
増幅用ＣＭＯＳインバータ８の出力がその入力に帰還す
る時間は、スイッチ回路３の抵抗とサンプリング容量５
による時定数で表される充放電特性で決まるので、高速
化による比較サイクルの短縮に対して、比較サイクルが
充放電特性より短くなるとＶａ＝Ｖｂとならない。この
電圧のずれをΔＶ２とすると、Therefore, this ΔV1 is caused by the transistors 6 and 7.
Since the threshold voltage of is constant irrespective of the power supply voltage, the lower the power supply voltage is, the larger the ratio to Va becomes as in the input / output characteristics when the power supply voltage in the figure is 3V. Comparison accuracy decreases depending on whether is positive or negative. Therefore, if the threshold voltage of the transistors 6 and 7 is lowered in advance, a stable comparison operation can be performed even if ΔV1 occurs, but if the threshold voltage of the transistors of the entire integrated circuit is lowered, when the power supply voltage is high, Since a leak current is generated even when the transistors in this integrated circuit are off , the threshold voltage of these transistors is adjusted to a value such that a leak current does not occur even when the power supply is high. When the switch circuit 3 is on,
The time during which the output of the amplifying CMOS inverter 8 returns to its input depends on the resistance of the switch circuit 3 and the sampling capacitance 5
Since it is determined by the charging / discharging characteristics represented by the time constant of V.sub.a, Va = Vb does not hold when the comparison cycle becomes shorter than the charging / discharging characteristic, while the comparison cycle is shortened by the speedup. If this voltage shift is ΔV2,
Claims (2)
量の一端に直列に接続される増幅用ＣＭＯＳインバータ
と、上記サンプリング容量の他端に比較用の基準電圧と
アナログ入力電圧が選択的に接続される構造を有し、集
積回路内で使用されるチョッパ形比較器において、 上記増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのチャネル長を上記集積回路内の上記チ
ョッパ形比較器以外の回路を構成するトランジスタのチ
ャネル長より短くして、短チャネル効果によりしきい値
電圧を下げたことを特徴とするチョッパ形比較器。1. A structure in which a sampling capacitor, an amplifying CMOS inverter connected in series to one end of the sampling capacitor, and a reference voltage for comparison and an analog input voltage are selectively connected to the other end of the sampling capacitor. A chopper comparator used in an integrated circuit, wherein the channel length of at least one of a P-channel transistor and an N-channel transistor forming the amplifying CMOS inverter is the chopper-type comparator in the integrated circuit. A chopper type comparator characterized in that the threshold voltage is lowered by the short channel effect by making it shorter than the channel length of transistors constituting circuits other than.
量の一端に直列に接続される増幅用ＣＭＯＳインバータ
と、上記サンプリング容量の他端に比較用の基準電圧と
アナログ入力電圧が選択的に接続される構造を有し、集
積回路内で使用されるチョッパ形比較器において、 上記増幅用ＣＭＯＳインバータを構成するＰチャネルト
ランジスタとＮチャネルトランジスタの少なくとも一方
のトランジスタのしきい値電圧を上記集積回路内の上記
チョッパ形比較器以外の回路を構成するトランジスタの
しきい値電圧より下げたことを特徴とするチョッパ形比
較器。2. A sampling capacitor, an amplifying CMOS inverter connected in series to one end of the sampling capacitor, and a structure in which a reference voltage for comparison and an analog input voltage are selectively connected to the other end of the sampling capacitor. In a chopper type comparator used in an integrated circuit, the threshold voltage of at least one of a P-channel transistor and an N-channel transistor forming the amplifying CMOS inverter is set to the chopper type in the integrated circuit. A chopper type comparator characterized in that it is lower than a threshold voltage of a transistor constituting a circuit other than the comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11955393A JPH06334497A (en) | 1993-05-21 | 1993-05-21 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11955393A JPH06334497A (en) | 1993-05-21 | 1993-05-21 | Chopper type comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334497A true JPH06334497A (en) | 1994-12-02 |
Family
ID=14764168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11955393A Pending JPH06334497A (en) | 1993-05-21 | 1993-05-21 | Chopper type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334497A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120388B2 (en) * | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
-
1993
- 1993-05-21 JP JP11955393A patent/JPH06334497A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120388B2 (en) * | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
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