JPH06326269A - メモリ・セル - Google Patents
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- JPH06326269A JPH06326269A JP6077069A JP7706994A JPH06326269A JP H06326269 A JPH06326269 A JP H06326269A JP 6077069 A JP6077069 A JP 6077069A JP 7706994 A JP7706994 A JP 7706994A JP H06326269 A JPH06326269 A JP H06326269A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 61
- 229920005591 polysilicon Polymers 0.000 claims abstract description 61
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000003860 storage Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims 4
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 239000002019 doping agent Substances 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 abstract description 10
- 210000004027 cell Anatomy 0.000 description 29
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従って、本発明の主な目的は、伝達装置のゲ
ートに自己整列され、敏感なデバイス領域へのどのよう
なドーパントの拡散をも防止する拡散バリアとして導電
性材料を使用するポリシリコンの表面条線を提供するこ
とである。 【構成】 本発明は、トレンチ・キャパシタ及び拡散領
域の間に自己整列された表面条線を有するＤＲＡＭセル
構造に関する。条線は、この条線からデバイスの能動領
域への拡散を防止して能動デバイスの完全性を維持する
ために導電性でありそして下側に形成された層（line
r）であるバリア、望ましくはＴｉＮを有するポリシリ
コンを含む。本発明は、デバイスが高密度で互いに近接
して実装されることにより条線からのドーパントの外方
拡散を受けやすいスケール・ダウンされたＤＲＡＭセル
に対して特に有用である。
ートに自己整列され、敏感なデバイス領域へのどのよう
なドーパントの拡散をも防止する拡散バリアとして導電
性材料を使用するポリシリコンの表面条線を提供するこ
とである。 【構成】 本発明は、トレンチ・キャパシタ及び拡散領
域の間に自己整列された表面条線を有するＤＲＡＭセル
構造に関する。条線は、この条線からデバイスの能動領
域への拡散を防止して能動デバイスの完全性を維持する
ために導電性でありそして下側に形成された層（line
r）であるバリア、望ましくはＴｉＮを有するポリシリ
コンを含む。本発明は、デバイスが高密度で互いに近接
して実装されることにより条線からのドーパントの外方
拡散を受けやすいスケール・ダウンされたＤＲＡＭセル
に対して特に有用である。
Description
【０００１】
【産業上の利用分野】本発明は、高密度のＤＲＡＭセル
に使用されるポリシリコンの表面条線（ストラップ、st
rap）に関する。更に具体的に言うならば、本発明は、
セルのワード線に自己整列され、そして接触（コンタク
ト）抵抗を最小にするように最大のコンタクト面積を有
する表面条線に関する。更に具体的に言うならば、導電
性の自己整列された表面条線は、高濃度にドープされた
条線からのドーパントがセルの敏感なデバイス領域に拡
散するのを防止するために、望ましくはＴｉＮ若しくは
ＴａＮである下側に配置された拡散バリア材料を含む。
に使用されるポリシリコンの表面条線（ストラップ、st
rap）に関する。更に具体的に言うならば、本発明は、
セルのワード線に自己整列され、そして接触（コンタク
ト）抵抗を最小にするように最大のコンタクト面積を有
する表面条線に関する。更に具体的に言うならば、導電
性の自己整列された表面条線は、高濃度にドープされた
条線からのドーパントがセルの敏感なデバイス領域に拡
散するのを防止するために、望ましくはＴｉＮ若しくは
ＴａＮである下側に配置された拡散バリア材料を含む。
【０００２】
【従来の技術】例えば米国特許第５、０９７、３８１号
のような従来技術において、チタニウム・シリサイドの
条線が、ダブル・サイドウォールのトレンチ・キャパシ
タの表面上に使用されうることが知られている。米国特
許第５、０８７、５８８号は、記憶部の接続点を誘電性
フイルムを越えてデバイスにブリッジするためのポリシ
リコンの表面条線を有するＤＲＡＭセルを示している。
米国特許第５、０６５、２７３号は、化学機械的な研磨
により形成されたポリサイド（polycide）条線を含むト
レンチＤＲＡＭセルを説明している。
のような従来技術において、チタニウム・シリサイドの
条線が、ダブル・サイドウォールのトレンチ・キャパシ
タの表面上に使用されうることが知られている。米国特
許第５、０８７、５８８号は、記憶部の接続点を誘電性
フイルムを越えてデバイスにブリッジするためのポリシ
リコンの表面条線を有するＤＲＡＭセルを示している。
米国特許第５、０６５、２７３号は、化学機械的な研磨
により形成されたポリサイド（polycide）条線を含むト
レンチＤＲＡＭセルを説明している。
【０００３】米国特許第４、８７９、７０９号は、Ｔｉ
Ｎがプレートとして使用されるトレンチの内側のような
高い縦横比の開口内にＴｉＮを使用することを説明して
いる。
Ｎがプレートとして使用されるトレンチの内側のような
高い縦横比の開口内にＴｉＮを使用することを説明して
いる。
【０００４】米国特許第５、０１０、０３２号において
は、ドーパントの拡散を防止してｐ−ｎ接合が形成する
のを防止するために、ＴｉＮが、ＣＭＯＳ ＳＲＡＭ内
のパターン化された相互接続構造として、ｎ+ポリシリ
コン（シリサイド）及びｐ+拡散領域（シリサイド）の
間に、そしてｎ+拡散領域（シリサイド）及びｐ+ポリシ
リコン（シリサイド）の間に使用されている。
は、ドーパントの拡散を防止してｐ−ｎ接合が形成する
のを防止するために、ＴｉＮが、ＣＭＯＳ ＳＲＡＭ内
のパターン化された相互接続構造として、ｎ+ポリシリ
コン（シリサイド）及びｐ+拡散領域（シリサイド）の
間に、そしてｎ+拡散領域（シリサイド）及びｐ+ポリシ
リコン（シリサイド）の間に使用されている。
【０００５】米国特許第５、００１、１０８号は、アル
ミニウムがシリコンと合金を形成するのを防止するため
のＴｉＮの金属ー超導電性バリア層を説明している。米
国特許第４、８９４、６９３号は、ＴｉＮが頂部のキャ
パシタ電極をして使用されそしてポリシリコンが底部の
キャパシタ電極として使用されるＤＲＡＭのセル構造を
説明している。ＴｉＮは、拡散バリアとしてそして又導
体として利用される。
ミニウムがシリコンと合金を形成するのを防止するため
のＴｉＮの金属ー超導電性バリア層を説明している。米
国特許第４、８９４、６９３号は、ＴｉＮが頂部のキャ
パシタ電極をして使用されそしてポリシリコンが底部の
キャパシタ電極として使用されるＤＲＡＭのセル構造を
説明している。ＴｉＮは、拡散バリアとしてそして又導
体として利用される。
【０００６】米国特許第４、８０４、６３６号において
は、ＴｉＮは金属及びポリシリコンの間の層として使用
されている。欧州特許出願第９１１０９９９１号におい
ては、ＴｉＮの薄いバリア層がＭＯＳＦＥＴの第１拡散
領域及び関連するコンデンサの貯蔵電極領域の間の電気
的接続として使用されることが説明されている。IBM Te
chnical Disclosure Bulletin １９８６年８月の第２
９巻、第３号の第１０３７及び１０３８頁は、トレンチ
のチタニウム・シリサイドのブリッジを説明している。
IBM Technical Disclosure Bulletin １９９１年３月
の第３３巻、第１０ａ号の第２６０及び２６２頁は、貯
蔵トレンチに自己整列された浅いトレンチ絶縁物を形成
するプロセスを示している。
は、ＴｉＮは金属及びポリシリコンの間の層として使用
されている。欧州特許出願第９１１０９９９１号におい
ては、ＴｉＮの薄いバリア層がＭＯＳＦＥＴの第１拡散
領域及び関連するコンデンサの貯蔵電極領域の間の電気
的接続として使用されることが説明されている。IBM Te
chnical Disclosure Bulletin １９８６年８月の第２
９巻、第３号の第１０３７及び１０３８頁は、トレンチ
のチタニウム・シリサイドのブリッジを説明している。
IBM Technical Disclosure Bulletin １９９１年３月
の第３３巻、第１０ａ号の第２６０及び２６２頁は、貯
蔵トレンチに自己整列された浅いトレンチ絶縁物を形成
するプロセスを示している。
【０００７】
【発明が解決しようとする課題】トレンチ・キャパシタ
を記憶素子として有する例えば２５６Ｍバイト以上の高
密度のＤＲＡＭに対しては、ソース／ドレインへのトレ
ンチ記憶ノードのコンタクトは、重要な技術的要点であ
る。拡散型の条線は、熱処理に基づきドーパントの拡散
の制御が困難であるというような幾つかの問題点を有す
る。条線のために開けたままにされるトレンチ・サイド
ウォール上の薄い絶縁層は、この条線を形成を妨げる。
を記憶素子として有する例えば２５６Ｍバイト以上の高
密度のＤＲＡＭに対しては、ソース／ドレインへのトレ
ンチ記憶ノードのコンタクトは、重要な技術的要点であ
る。拡散型の条線は、熱処理に基づきドーパントの拡散
の制御が困難であるというような幾つかの問題点を有す
る。条線のために開けたままにされるトレンチ・サイド
ウォール上の薄い絶縁層は、この条線を形成を妨げる。
【０００８】
【課題を解決するための手段】本発明は、トレンチ・キ
ャパシタ及び拡散領域の間に自己整列された表面条線を
有するＤＲＡＭセル構造に関する。条線は、この条線か
らデバイスの能動領域への拡散を防止して能動デバイス
の完全性を維持するために導電性でありそして下側に形
成された層（liner）であるバリア、望ましくはＴｉＮ
を有するポリシリコンを含む。本発明は、デバイスが高
密度で互いに近接して実装されることにより条線からの
ドーパントの外方拡散を受けやすいスケール・ダウンさ
れたＤＲＡＭセルに対して特に有用である。
ャパシタ及び拡散領域の間に自己整列された表面条線を
有するＤＲＡＭセル構造に関する。条線は、この条線か
らデバイスの能動領域への拡散を防止して能動デバイス
の完全性を維持するために導電性でありそして下側に形
成された層（liner）であるバリア、望ましくはＴｉＮ
を有するポリシリコンを含む。本発明は、デバイスが高
密度で互いに近接して実装されることにより条線からの
ドーパントの外方拡散を受けやすいスケール・ダウンさ
れたＤＲＡＭセルに対して特に有用である。
【０００９】トレンチ・キャパシタを記憶素子として有
する例えば２５６Ｍバイト以上の高密度のＤＲＡＭに対
しては、ソース／ドレインへのトレンチ記憶ノードのコ
ンタクトは、重要な技術的要点である。表面条線若しく
は埋め込み型（拡散型）の条線が望ましいコンタクト技
術である。
する例えば２５６Ｍバイト以上の高密度のＤＲＡＭに対
しては、ソース／ドレインへのトレンチ記憶ノードのコ
ンタクトは、重要な技術的要点である。表面条線若しく
は埋め込み型（拡散型）の条線が望ましいコンタクト技
術である。
【００１０】本発明は、十分な重なり許容範囲を有する
完全に封止された表面条線及びデザイン・レイアウトを
実現する。６４ＭバイトのＤＲＡＭに使用されるレイア
ウトに類似するセル・レイアウトは、０．２５μｍの最
小のリソグラフ・パターン・サイズ（lithography feat
ure）を使用する０．６０μｍ2の面積を有する。拡散型
の条線は、熱処理に基づきドーパントの拡散の制御が困
難であるというような幾つかの問題点を有する。条線の
ために開けたままにされるトレンチ・サイドウォール上
の薄い絶縁層は、この条線を形成を妨げる。
完全に封止された表面条線及びデザイン・レイアウトを
実現する。６４ＭバイトのＤＲＡＭに使用されるレイア
ウトに類似するセル・レイアウトは、０．２５μｍの最
小のリソグラフ・パターン・サイズ（lithography feat
ure）を使用する０．６０μｍ2の面積を有する。拡散型
の条線は、熱処理に基づきドーパントの拡散の制御が困
難であるというような幾つかの問題点を有する。条線の
ために開けたままにされるトレンチ・サイドウォール上
の薄い絶縁層は、この条線を形成を妨げる。
【００１１】本発明の好適な実施例は、高くドープされ
たポリシリコン条線を使用する。導電性の拡散バリア層
即ち被覆は、ポリシリコン条線からのドーパントがソー
ス／ドレインへ又は能動アクセス・デバイス領域へ拡散
することを防止する。良好な層は、ＴｉＮ若しくはＴａ
Ｎである。更に、この層即ち被覆をポリシリコン条線及
びソース／ドレインの間に配置することにより、電気的
なコンタクト抵抗が改善される。この条線はワード線に
自己整列され、かくして最大のコンタクト面積を実現す
る。この条線は又、真性ポリシリコン・マンドレルから
電気的に封止されている。表面条線に対して、永久的若
しくは除去可能なポリシリコン・マンドレルが使用可能
である。本発明により実現される型の表面条線は、この
条線を拡散するに際して既存の製造方法を完全に使用で
きる。
たポリシリコン条線を使用する。導電性の拡散バリア層
即ち被覆は、ポリシリコン条線からのドーパントがソー
ス／ドレインへ又は能動アクセス・デバイス領域へ拡散
することを防止する。良好な層は、ＴｉＮ若しくはＴａ
Ｎである。更に、この層即ち被覆をポリシリコン条線及
びソース／ドレインの間に配置することにより、電気的
なコンタクト抵抗が改善される。この条線はワード線に
自己整列され、かくして最大のコンタクト面積を実現す
る。この条線は又、真性ポリシリコン・マンドレルから
電気的に封止されている。表面条線に対して、永久的若
しくは除去可能なポリシリコン・マンドレルが使用可能
である。本発明により実現される型の表面条線は、この
条線を拡散するに際して既存の製造方法を完全に使用で
きる。
【００１２】従って、本発明の主な目的は、伝達装置の
ゲートに自己整列され、敏感なデバイス領域へのどのよ
うなドーパントの拡散をも防止する拡散バリアとして導
電性材料を使用するポリシリコンの表面条線を提供する
ことである。本発明の他の目的は、高密度ＤＲＡＭにお
いて主に使用される、拡散バリアとしてＴｉＮを使用す
る自己整列型のポリシリコン表面条線を提供することで
ある。本発明の他の目的は、拡散バリアとして導電性材
料を使用する自己整列されるポリシリコン表面条線の製
造方法を提供することである。本発明の他の目的は、高
密度ＤＲＡＭのおいて主に使用される、拡散バリアとし
てＴｉＮを使用する自己整列型のポリシリコン表面条線
の製造方法を提供することである。
ゲートに自己整列され、敏感なデバイス領域へのどのよ
うなドーパントの拡散をも防止する拡散バリアとして導
電性材料を使用するポリシリコンの表面条線を提供する
ことである。本発明の他の目的は、高密度ＤＲＡＭにお
いて主に使用される、拡散バリアとしてＴｉＮを使用す
る自己整列型のポリシリコン表面条線を提供することで
ある。本発明の他の目的は、拡散バリアとして導電性材
料を使用する自己整列されるポリシリコン表面条線の製
造方法を提供することである。本発明の他の目的は、高
密度ＤＲＡＭのおいて主に使用される、拡散バリアとし
てＴｉＮを使用する自己整列型のポリシリコン表面条線
の製造方法を提供することである。
【００１３】
【実施例】図１を参照すると、ｐ型基板１６内の標準型
の記憶トレンチ１０、ＬＯＣＯＳ／ＳＴＩ（local oxid
ation of silicon/shallow trench isolation:局部的な
シリコンの酸化物／浅いトレンチ分離領域）１２及びワ
ード線１４の断面が示されている。トレンチ、ＬＯＣＯ
Ｓ／ＳＴＩ及びワード線は、IEEE J. of Solid StateCi
rcuits の１９８６年、第ＳＣ−２１巻、第５号の第６
２７ー６３３頁のＬｕ等による論文"A Substrate Plate
Trench Capacitor (SPT) Memory Cell forDynamic RAM
s"において説明されている。下側のトレンチ及び特に導
電性の表面条線（これはトレンチ・キャパシタ電極をア
クセス装置に結合し、そして条線はワード線に自己整列
されている）に対して垂直方向に配置されているワード
線の製造は本出願人の米国特許第５、０６５、２７３号
に説明されている。尚、図１の点線で囲んだ部分の参照
数字と各領域との対応関係を図１の左上に明確に示して
ある。
の記憶トレンチ１０、ＬＯＣＯＳ／ＳＴＩ（local oxid
ation of silicon/shallow trench isolation:局部的な
シリコンの酸化物／浅いトレンチ分離領域）１２及びワ
ード線１４の断面が示されている。トレンチ、ＬＯＣＯ
Ｓ／ＳＴＩ及びワード線は、IEEE J. of Solid StateCi
rcuits の１９８６年、第ＳＣ−２１巻、第５号の第６
２７ー６３３頁のＬｕ等による論文"A Substrate Plate
Trench Capacitor (SPT) Memory Cell forDynamic RAM
s"において説明されている。下側のトレンチ及び特に導
電性の表面条線（これはトレンチ・キャパシタ電極をア
クセス装置に結合し、そして条線はワード線に自己整列
されている）に対して垂直方向に配置されているワード
線の製造は本出願人の米国特許第５、０６５、２７３号
に説明されている。尚、図１の点線で囲んだ部分の参照
数字と各領域との対応関係を図１の左上に明確に示して
ある。
【００１４】ｐ型シリコン基板１６内の構造の形成につ
いて説明すると、従来の技法により、ｐ型シリコン基板
１６に燐のイオン注入によりｎ型ウエル１８が形成され
る。次に、浅いトレンチ分離領域（ＳＴＩ）、ポリシリ
コンの記憶トレンチ、ＴＥＯＳ（テトラエチルオルトシ
リケイト）カラーが形成される。次に、ｐ型シリコン基
板１６の表面に、ワード線１４として働くポリシリコン
層、窒化物層（Ｓｉ3Ｎ4）２８及びポリシリコン層２４
が付着される。次に、図１の位置にこれら３層構造１
４、２８及び２４を残すように、ワード線マスクを使用
して、これら３層をエッチングする。次に、この上に窒
化物層（Ｓｉ3Ｎ4）３０が一面に付着される。ソース及
びドレイン領域２０がイオン注入により形成される。次
に、この上に真性ポリシリコン層２２が一面に付着され
る。次に、この真性ポリシリコン層２２のうち、４層１
４、２８、２４及び３０の上側の部分が研磨されて除去
される。この真性ポリシリコン層２２は、研磨工程の間
に基板１６に向かって押しつけられ、４層構造１４、２
８、２４及び３０相互間の溝内に押し込められるマンド
レル状となる。以下この真性ポリシリコン層２２を真性
ポリシリコン・マンドレル２２と呼ぶ。
いて説明すると、従来の技法により、ｐ型シリコン基板
１６に燐のイオン注入によりｎ型ウエル１８が形成され
る。次に、浅いトレンチ分離領域（ＳＴＩ）、ポリシリ
コンの記憶トレンチ、ＴＥＯＳ（テトラエチルオルトシ
リケイト）カラーが形成される。次に、ｐ型シリコン基
板１６の表面に、ワード線１４として働くポリシリコン
層、窒化物層（Ｓｉ3Ｎ4）２８及びポリシリコン層２４
が付着される。次に、図１の位置にこれら３層構造１
４、２８及び２４を残すように、ワード線マスクを使用
して、これら３層をエッチングする。次に、この上に窒
化物層（Ｓｉ3Ｎ4）３０が一面に付着される。ソース及
びドレイン領域２０がイオン注入により形成される。次
に、この上に真性ポリシリコン層２２が一面に付着され
る。次に、この真性ポリシリコン層２２のうち、４層１
４、２８、２４及び３０の上側の部分が研磨されて除去
される。この真性ポリシリコン層２２は、研磨工程の間
に基板１６に向かって押しつけられ、４層構造１４、２
８、２４及び３０相互間の溝内に押し込められるマンド
レル状となる。以下この真性ポリシリコン層２２を真性
ポリシリコン・マンドレル２２と呼ぶ。
【００１５】上述のようにして、図１に示されるよう
に、ウエル１８及びソース／ドレイン２０が注入され
る。真性ポリシリコン・マンドレル２２が付着されそし
て研磨により平坦化される。ＣＨＦ3／Ａｒを使用して
酸化物を窒化物まで選択的にエッチングするための例え
ばＬＡＭモデル４５００エッチング装置のような装置及
びプロセスが使用できない場合には、薄いポリシリコン
層２４が、２つの窒化物層２８及び３０の間に挟まれて
いるゲート積層２６に形成されて選択的にエッチされ
る。
に、ウエル１８及びソース／ドレイン２０が注入され
る。真性ポリシリコン・マンドレル２２が付着されそし
て研磨により平坦化される。ＣＨＦ3／Ａｒを使用して
酸化物を窒化物まで選択的にエッチングするための例え
ばＬＡＭモデル４５００エッチング装置のような装置及
びプロセスが使用できない場合には、薄いポリシリコン
層２４が、２つの窒化物層２８及び３０の間に挟まれて
いるゲート積層２６に形成されて選択的にエッチされ
る。
【００１６】図１の条線マスク３２を使用して、真性ポ
リシリコンが窒化物まで選択的にエッチされる。次い
で、図２に示すように、窒化物層３０がスペーサを形成
するためにエッチングされ、そしてトレンチのキャップ
酸化物がポリシリコンまでそして選択的にエッチされ、
そしてＴＥＯＳカラーの上端の一部分が選択的にエッチ
される。フォトレジスト３２がはがされそして除去され
る。
リシリコンが窒化物まで選択的にエッチされる。次い
で、図２に示すように、窒化物層３０がスペーサを形成
するためにエッチングされ、そしてトレンチのキャップ
酸化物がポリシリコンまでそして選択的にエッチされ、
そしてＴＥＯＳカラーの上端の一部分が選択的にエッチ
される。フォトレジスト３２がはがされそして除去され
る。
【００１７】図３に示されるように、３０ｎｍの酸化物
スペーサ３４が条線領域４０の回りに形成される。次い
で、例えばＴｉＮ層３６のような４０ｎｍの導電性の拡
散バリア層が基板１６の全面の上に一面に付着される。
図４に示されるように、高い濃度にドープされたポリシ
リコン３８が条線領域４０内に付着され、そしてＴｉＮ
層３６の上面より低いところまで研磨されそしてくぼま
される。
スペーサ３４が条線領域４０の回りに形成される。次い
で、例えばＴｉＮ層３６のような４０ｎｍの導電性の拡
散バリア層が基板１６の全面の上に一面に付着される。
図４に示されるように、高い濃度にドープされたポリシ
リコン３８が条線領域４０内に付着され、そしてＴｉＮ
層３６の上面より低いところまで研磨されそしてくぼま
される。
【００１８】次いで図５に示されるように、ＴｉＮ層３
６は、エッチングによりこの構造体の上面から除去され
そしてポリシリコン３８の高さが更に減じられる。Ｔｉ
Ｎ層３６は、塩素をベースとした化学剤を使用して酸化
物若しくは窒化物まで選択的にドライ・エッチされるこ
とが出来る。薄い窒化物層２８がこの構造の上部から除
去される。図５に示されるように、結果的に生じた露出
された薄いポリシリコン層２４も又除去される。
６は、エッチングによりこの構造体の上面から除去され
そしてポリシリコン３８の高さが更に減じられる。Ｔｉ
Ｎ層３６は、塩素をベースとした化学剤を使用して酸化
物若しくは窒化物まで選択的にドライ・エッチされるこ
とが出来る。薄い窒化物層２８がこの構造の上部から除
去される。図５に示されるように、結果的に生じた露出
された薄いポリシリコン層２４も又除去される。
【００１９】約３０ｎｍの厚い窒化シリコン（Ｓｉ
3Ｎ4）のキャップ層４０（図６では条線３８の上にのみ
示されている）が付着され、そして続いて真性ポリシリ
コン４２がキャップ層４０の上に付着される。ポリシリ
コン４２は金属の高さに等しい平坦な表面が望ましいな
らば研磨により平坦化される。キャップ層４０は、条線
３８及びポリシリコン４２の間に部分のみを残すよう
に、この構造の上面に沿ってポリシリコンまで選択的に
エッチング除去される。このように、記憶トレンチとア
クセス装置即ちＦＥＴの拡散領域とを接続する条線は、
高い濃度にドープされたポリシリコン３８及びこれの下
側にある導電性の拡散バリア材料であるＴｉＮ層３６か
ら成り、そして図５及び図６に示されているように、こ
の条線は、拡散領域及び記憶トレンチに対して大きな面
積で接触し、そしてセルのワード線に対して自己整列さ
れている。この導電性の拡散バリアはＦＥＴの拡散領域
及び記憶トレンチの表面を覆い、そしてこの拡散バリア
は、高い濃度にドープされたポリシリコン３８のドーパ
ントが、ＦＥＴの拡散領域（ソース若しくはドレイン領
域）に拡散して、これの動作特性を変化させるしまうこ
とを防止する。
3Ｎ4）のキャップ層４０（図６では条線３８の上にのみ
示されている）が付着され、そして続いて真性ポリシリ
コン４２がキャップ層４０の上に付着される。ポリシリ
コン４２は金属の高さに等しい平坦な表面が望ましいな
らば研磨により平坦化される。キャップ層４０は、条線
３８及びポリシリコン４２の間に部分のみを残すよう
に、この構造の上面に沿ってポリシリコンまで選択的に
エッチング除去される。このように、記憶トレンチとア
クセス装置即ちＦＥＴの拡散領域とを接続する条線は、
高い濃度にドープされたポリシリコン３８及びこれの下
側にある導電性の拡散バリア材料であるＴｉＮ層３６か
ら成り、そして図５及び図６に示されているように、こ
の条線は、拡散領域及び記憶トレンチに対して大きな面
積で接触し、そしてセルのワード線に対して自己整列さ
れている。この導電性の拡散バリアはＦＥＴの拡散領域
及び記憶トレンチの表面を覆い、そしてこの拡散バリア
は、高い濃度にドープされたポリシリコン３８のドーパ
ントが、ＦＥＴの拡散領域（ソース若しくはドレイン領
域）に拡散して、これの動作特性を変化させるしまうこ
とを防止する。
【００２０】図７は、表面条線を有するトレンチ記憶セ
ルのレイアウトの平面図である。セルの面積は０．６μ
ｍ2でありそして最大のリソグラフ・パターン（lithogr
aphyfeature）・サイズは０．２５μｍである。トレン
チの寸法は、０．８５μｍｘ０．３０μｍである。表面
条線及びトレンチの間の最悪の場合の許容範囲は０．１
２５μｍである。図８は、図７に示されるトレンチ記憶
セルの一部分を拡大したセル・レイアウトである。間隔
は、表面条線のトレンチのカラーの厚さである。トレン
チ酸化物のカラーは、４０ｎｍの厚さを有しそして変動
は±２５％である。表面条線のスペーサは、３０ｎｍの
公称厚さを有しそして±２０％の変動を示すと考えられ
る。
ルのレイアウトの平面図である。セルの面積は０．６μ
ｍ2でありそして最大のリソグラフ・パターン（lithogr
aphyfeature）・サイズは０．２５μｍである。トレン
チの寸法は、０．８５μｍｘ０．３０μｍである。表面
条線及びトレンチの間の最悪の場合の許容範囲は０．１
２５μｍである。図８は、図７に示されるトレンチ記憶
セルの一部分を拡大したセル・レイアウトである。間隔
は、表面条線のトレンチのカラーの厚さである。トレン
チ酸化物のカラーは、４０ｎｍの厚さを有しそして変動
は±２５％である。表面条線のスペーサは、３０ｎｍの
公称厚さを有しそして±２０％の変動を示すと考えられ
る。
【００２１】２５６ＭバイトのＤＲＡＭに適する表面条
線トレンチ・セルについて説明した。表面条線は、ゲー
ト・ポリシリコンに自己整列され、そして真性ポリシリ
コン・マンドレルから電気的に封止されている。導電性
の拡散バリアを含ませることにより、条線からのドーパ
ントがソース／ドレイン領域若しくは敏感な伝達装置領
域へ拡散するのを防止する。セル面積は、０．２５μｍ
の最小の線幅を使用して０．６μｍ2であり、そして拡
散条線で達成される値に匹敵する。同じセル面積に対し
て、トレンチ・サイズ従って記憶キャパシタンスは、従
来の拡散条線レイアウトよりも表面条線レイアウトの場
合には大きい。
線トレンチ・セルについて説明した。表面条線は、ゲー
ト・ポリシリコンに自己整列され、そして真性ポリシリ
コン・マンドレルから電気的に封止されている。導電性
の拡散バリアを含ませることにより、条線からのドーパ
ントがソース／ドレイン領域若しくは敏感な伝達装置領
域へ拡散するのを防止する。セル面積は、０．２５μｍ
の最小の線幅を使用して０．６μｍ2であり、そして拡
散条線で達成される値に匹敵する。同じセル面積に対し
て、トレンチ・サイズ従って記憶キャパシタンスは、従
来の拡散条線レイアウトよりも表面条線レイアウトの場
合には大きい。
【００２２】本発明の良好な実施例は、下側のＴｉＮの
拡散バリア材料を含む導電性の自己整列型の表面条線を
含む。しかしながら、本発明は、表面条線が例えばＴａ
Ｎのような別の導電性の下側拡散バリアから成る場合に
も同様に適用されることが出来る。
拡散バリア材料を含む導電性の自己整列型の表面条線を
含む。しかしながら、本発明は、表面条線が例えばＴａ
Ｎのような別の導電性の下側拡散バリアから成る場合に
も同様に適用されることが出来る。
【００２３】条線のポリシリコンの極性は、基板、セル
若しくはソース／ドレイン拡散の極性に係わらずｐ型若
しくはｎ型とすることが出来る。
若しくはソース／ドレイン拡散の極性に係わらずｐ型若
しくはｎ型とすることが出来る。
【００２４】２５６ＭバイトのＤＲＡＭセルに対する寸
法が説明されたが、本発明の原理は、２５６Ｍバイトよ
りも高い密度のセルを含む他の高密度ＤＲＡＭセルに適
用され得ることが当業者により明らかである。
法が説明されたが、本発明の原理は、２５６Ｍバイトよ
りも高い密度のセルを含む他の高密度ＤＲＡＭセルに適
用され得ることが当業者により明らかである。
【００２５】高密度ＤＲＡＭセルのための例えばＴｉＮ
のような導電性の拡散バリアを有する自己整列型のポリ
シリコン条線が示されたが、本発明に従い、これの原理
から離れることなく種々な修正が可能であることが明ら
かである。
のような導電性の拡散バリアを有する自己整列型のポリ
シリコン条線が示されたが、本発明に従い、これの原理
から離れることなく種々な修正が可能であることが明ら
かである。
【００２６】
【発明の効果】本発明は、高くドープされたポリシリコ
ン条線を使用する。導電性の拡散バリア層即ち被覆は、
ポリシリコン条線からのドーパントがソース／ドレイン
へ又は能動アクセス・デバイス領域へ拡散することを防
止する。良好な層は、ＴｉＮ若しくはＴａＮである。更
に、この層即ち被覆をポリシリコン条線及びソース／ド
レインの間に配置することにより、電気的なコンタクト
抵抗が改善される。この条線はワード線に自己整列さ
れ、かくして最大のコンタクト面積を実現する。この条
線は又、真性ポリシリコン・マンドレルから電気的に封
止さ
ン条線を使用する。導電性の拡散バリア層即ち被覆は、
ポリシリコン条線からのドーパントがソース／ドレイン
へ又は能動アクセス・デバイス領域へ拡散することを防
止する。良好な層は、ＴｉＮ若しくはＴａＮである。更
に、この層即ち被覆をポリシリコン条線及びソース／ド
レインの間に配置することにより、電気的なコンタクト
抵抗が改善される。この条線はワード線に自己整列さ
れ、かくして最大のコンタクト面積を実現する。この条
線は又、真性ポリシリコン・マンドレルから電気的に封
止さ
【図１】トレンチ、ＬＯＣＯＳ／ＳＴＩ及びワード線を
含むＤＲＡＭセルの断面を示す図である。
含むＤＲＡＭセルの断面を示す図である。
【図２】更に処理が進行した図１のＤＲＡＭセルの断面
を示す図である。
を示す図である。
【図３】更に処理が進行した図２のＤＲＡＭセルの断面
を示す図である。
を示す図である。
【図４】更に処理が進行した図３のＤＲＡＭセルの断面
を示す図である。
を示す図である。
【図５】更に処理が進行した図４のＤＲＡＭセルの断面
を示す図である。
を示す図である。
【図６】更に処理が進行した図５のＤＲＡＭセルの断面
を示す図である。
を示す図である。
【図７】表面条線を有するトレンチ記憶セルのレイアウ
トの平面を示す図である。
トの平面を示す図である。
【図８】図７に示したトレンチ記憶セルの一部分を拡大
したセルのレイアウトを示す図である。
したセルのレイアウトを示す図である。
１０・・・記憶トレンチ １２・・・ＬＯＣＯＳ／ＳＴＩ １４・・・ワード線 １８・・・基板 １８・・・井戸 ２０・・・ソース／ドレイン ２２・・・ポリシリコン・マンドレル ２４・・・ポリシリコン層 ２６・・・ゲート積層体 ２８、３０・・・窒化物層 ３４・・・酸化物スペーサ ３８・・・ポリシリコン条線 ４０・・・窒化シリコン・キャップ ４２・・・ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピア・ナオコ・サンダ アメリカ合衆国ニューヨーク州、チャパク ァ、ハイレーク・レーン 11番地
Claims (18)
- 【請求項１】半導体基板と、 該半導体基板の開口内に形成された記憶トレンチと、 拡散領域を有するアクセス装置と、 上記記憶トレンチを上記拡散領域に結合する自己整列さ
れたポリシリコンの条線とを有し、上記条線の下側には
導電性の拡散バリア材料が形成されていることを特徴と
するメモリ・セル。 - 【請求項２】上記拡散バリア材料は、上記ポリシリコン
及び上記拡散領域の間に配置されていることを特徴とす
る請求項１のメモリ・セル。 - 【請求項３】上記ポリシリコンの極性は、上記基板、上
記トレンチ及び上記拡散領域の極性と無関係にｐ型若し
くはｎ型であることを特徴とする請求項１のメモリ・セ
ル。 - 【請求項４】上記拡散バリア材料は、ＴｉＮであること
を特徴とする請求項１のメモリ・セル。 - 【請求項５】上記ＴｉＮは、上記ポリシリコン及び上記
拡散領域の間に配置されていることを特徴とする請求項
４のメモリ・セル。 - 【請求項６】上記ポリシリコンの極性は、上記基板、上
記トレンチ及び上記拡散領域の極性と無関係にｐ型若し
くはｎ型であることを特徴とする請求項１のメモリ・セ
ル。 - 【請求項７】上記拡散バリアは、ＴａＮであることを特
徴とする請求項１のメモリ・セル。 - 【請求項８】上記ＴａＮは上記ポリシリコン及び上記拡
散領域の間に配置されていることを特徴とする請求項７
のメモリ・セル。 - 【請求項９】上記拡散領域はソース領域及びドレイン領
域であることを特徴とする請求項１のメモリ・セル。 - 【請求項１０】上記メモリ・セルは、ＤＲＡＭセルであ
ることを特徴とする請求項１のメモリ・セル。 - 【請求項１１】半導体基板と、 該半導体基板の開口内に形成された記憶トレンチと、 拡散領域を有するアクセス装置と、 上記記憶トレンチを上記拡散領域に結合する自己整列さ
れた条線とを有し、上記条線の下側には導電性の拡散バ
リア材料が形成されていることを特徴とするメモリ・セ
ル。 - 【請求項１２】上記条線はポリシリコンを含むことを特
徴とする請求項１１のメモリ・セル。 - 【請求項１３】上記条線は、上記基板の水平面に沿って
配置されていることを特徴とする請求項１１のメモリ・
セル。 - 【請求項１４】上記条線は、上記拡散領域に対して自己
整列されていることを特徴とする請求項１１のメモリ・
セル。 - 【請求項１５】ワード線を含み、上記条線は上記ワード
線に自己整列されていることを特徴とする請求項１１の
メモリ・セル。 - 【請求項１６】上記拡散領域はゲート領域を含み、上記
条線は上記ゲート領域に自己整列されていることを特徴
とする請求項１１のメモリ・セル。 - 【請求項１７】上記拡散バリアは、上記ポリシリコン及
び上記拡散領域の間に配置されているＴｉＮであること
を特徴とする請求項１１のメモリ・セル。 - 【請求項１８】上記拡散バリアは、上記ポリシリコン及
び上記拡散領域の間に配置されているＴａＮであること
を特徴とする請求項１１のメモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5233093A | 1993-04-22 | 1993-04-22 | |
| US052330 | 1993-04-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326269A true JPH06326269A (ja) | 1994-11-25 |
Family
ID=21976907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6077069A Pending JPH06326269A (ja) | 1993-04-22 | 1994-04-15 | メモリ・セル |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0621632A1 (ja) |
| JP (1) | JPH06326269A (ja) |
| TW (1) | TW241392B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19812212A1 (de) | 1998-03-19 | 1999-09-23 | Siemens Ag | MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren |
| EP0971414A1 (de) * | 1998-06-15 | 2000-01-12 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren |
| US6828191B1 (en) | 1998-06-15 | 2004-12-07 | Siemens Aktiengesellschaft | Trench capacitor with an insulation collar and method for producing a trench capacitor |
| EP0981164A3 (en) * | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
| US6194736B1 (en) * | 1998-12-17 | 2001-02-27 | International Business Machines Corporation | Quantum conductive recrystallization barrier layers |
| DE19911149C1 (de) | 1999-03-12 | 2000-05-18 | Siemens Ag | Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung |
| DE19946719A1 (de) | 1999-09-29 | 2001-04-19 | Infineon Technologies Ag | Grabenkondensator und Verfahren zu seiner Herstellung |
| DE10045694A1 (de) * | 2000-09-15 | 2002-04-04 | Infineon Technologies Ag | Halbleiterspeicherzelle mit Grabenkondensator und Auswahltransistor und Verfahren zu ihrer Herstellung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
| JPH04370956A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0563155A (ja) * | 1991-08-30 | 1993-03-12 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
-
1994
- 1994-03-23 TW TW083102537A patent/TW241392B/zh active
- 1994-04-11 EP EP94105556A patent/EP0621632A1/en not_active Withdrawn
- 1994-04-15 JP JP6077069A patent/JPH06326269A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
| JPH04370956A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0563155A (ja) * | 1991-08-30 | 1993-03-12 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW241392B (ja) | 1995-02-21 |
| EP0621632A1 (en) | 1994-10-26 |
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