JPH06325577A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】電流検出型のセンスアンプを設けてなるＢiＣ
ＭＯＳ構成の半導体記憶装置、例えば、ＳＲＡＭに関
し、読出し時、選択されたコラムのビット線の電圧変化
をゼロないし微小なものとすることにより、ビット線の
寄生容量の充放電によるデータ読出しの遅延時間をゼロ
ないし微小なものとし、データ読出しの高速化を図る。 【構成】ｐＭＯＳトランジスタ４４ａ、４４ｂのソース
をそれぞれｐＭＯＳトランジスタ４１ｂ、４１ａのドレ
インに接続し、読出し時、選択されたコラムの一方及び
他方のビット線の電圧が同一ないし略同一となるように
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆる電流検出型の
センスアンプを設けてなるＢiＣＭＯＳ構成の半導体記
憶装置に関する。

【０００２】

【従来の技術】従来、この種の半導体記憶装置として、
例えば、図７にその要部を示すようなものが知られてい
る。

【０００３】この半導体記憶装置は、いわゆるＳＲＡＭ
（static random access memory）であり、図中、１は
チップ本体、２はメモリセルを配列してなるメモリセル
アレイ部である。

【０００４】また、３₀、３_nはロウアドレス信号Ｘ₀、
Ｘ_nが入力されるロウアドレス信号入力端子、４はロウ
アドレス信号Ｘ₀・・・Ｘ_nをデコードしてワード線の選
択を行うロウデコーダである。

【０００５】また、５₀、５_mはコラムアドレス信号
Ｙ₀、Ｙ_mが入力されるコラムアドレス信号入力端子、６
はコラムアドレス信号Ｙ₀・・・Ｙ_mをデコードしてコラ
ムを選択するためのコラム選択信号を出力するコラムデ
コーダである。

【０００６】また、７はコラムデコーダ６から出力され
るコラム選択信号に基づいてコラムの選択を行うコラム
選択回路、８はコラム選択回路７を介してメモリセルア
レイ部２から読み出されたデータの検出を行うセンスア
ンプ及びデータの書込みを行う書込み回路を含んでなる
センスアンプ・書込み回路部である。

【０００７】また、９は読み出されたデータＤ_OUTが出
力されるデータ出力端子、１０は書込みデータＤ_INが入
力されるデータ入力端子、１１は書込み制御信号／ＷＥ
が入力される書込み制御信号入力端子である。

【０００８】ここに、図８は、メモリセルアレイ部２及
びコラム選択回路７を示す回路図であり、１２₀、１２_x
はメモリセルアレイ部２を構成するコラム、１３₀、１
３_yはメモリセルの選択を行うワード線である。

【０００９】また、１４₀、１４_Xはコラム選択回路７を
構成するコラムスイッチ回路、１５ａ、１５ｂはメモリ
セルアレイ部２のコラム１２₀・・１２_Xに共用されるよ
うに設けられた共通データ線である。

【００１０】また、コラム１２₀において、１６₀、１６
_yはデータの記憶を行うメモリセル、１７ａ、１７ｂは
メモリセル１６₀・・・１６_yに対するデータの書込み、
メモリセル１６₀・・・１６_yからのデータの読出しに使
用されるビット線である。

【００１１】また、メモリセル１６₀、１６_yにおいて、
１８₀、１８_yは抵抗負荷型のフリップフロップ回路であ
り、１９₀、１９_yは電源電圧ＶＣＣ（０［Ｖ］）を供給
するＶＣＣ電源線である。

【００１２】また、２０_0a、２０_0b、２０_ya、２０_ybは
駆動用トランジスタであるｎＭＯＳトランジスタ、２１
_0a、２１_0b、２１_ya、２１_ybは負荷抵抗、ＶＥＥは低電
圧側の電源電圧（−４.５［Ｖ］）である。

【００１３】また、２２_0a、２２_0bはワード線１３₀を
介してオン（ＯＮ：導通）、オフ（ＯＦＦ：被導通）が
制御されるトランスファ・ゲートをなすｎＭＯＳトラン
ジスタ、２２_ya、２２_ybはワード線１３_yを介してオ
ン、オフが制御されるトランスファ・ゲートをなすｎＭ
ＯＳトランジスタである。

【００１４】また、コラムスイッチ１４₀において、２
３ａ、２３ｂはアナログスイッチであり、２４ａ、２４
ｂはｐＭＯＳトランジスタ、２５ａ、２５ｂはｎＭＯＳ
トランジスタである。

【００１５】また、ＣＬ₀はコラム選択信号、２６はイ
ンバータ、２７ａ、２７ｂはそれぞれビット線１７ａ、
１７ｂの負荷をなすｐＭＯＳトランジスタ、ＶＲＣは定
電圧（−１.６［Ｖ］）である。

【００１６】また、図９は、センスアンプ・書込み回路
部８を示す回路図であり、２８はセンスアンプ、２９は
書込み回路であり、書込み回路２９において、３０はＡ
ＮＤ／ＮＡＮＤ回路、３１、３２はＮＯＲ回路である。

【００１７】また、センスアンプ２８において、３３は
ＶＣＣ電源線、３４ａ、３４ｂはＮＰＮトランジスタ、
３５ａ、３５ｂは負荷抵抗、３６は定電流源であり、こ
れらＮＰＮトランジスタ３４ａ、３４ｂと、負荷抵抗３
５ａ、３５ｂと、定電流源３６とで差動アンプ３７が構
成されている。

【００１８】なお、３８ａ、３８ｂはセンスアンプ出力
Ｓ_OUT、／Ｓ_OUTが出力されるセンスアンプ出力端子であ
る。

【００１９】また、３９ａ、３９ｂ、４０ａ、４０ｂは
定電圧ＶＲＳ（−０.８［Ｖ］）を供給するＶＲＳ電圧
線、４１ａ、４１ｂはそれぞれ共通データ線１５ａ、１
５ｂの負荷をなすｐＭＯＳトランジスタである。

【００２０】また、４２ａは共通データ線１５ａを駆動
するＮＰＮトランジスタ、４３ａは高抵抗であり、これ
らＮＰＮトランジスタ４２ａと、高抵抗４３ａとでエミ
ッタフォロア回路が構成されている。

【００２１】また、４２ｂは共通データ線１５ｂを駆動
するＮＰＮトランジスタ、４３ｂは高抵抗であり、これ
らＮＰＮトランジスタ４２ｂと、高抵抗４３ｂとでエミ
ッタフォロア回路が構成されている。

【００２２】また、４４ａはｐＭＯＳトランジスタ、４
５ａはｎＭＯＳトランジスタであり、これらｐＭＯＳト
ランジスタ４４ａと、ｎＭＯＳトランジスタ４５ａとで
インバータが構成されている。

【００２３】また、４４ｂはｐＭＯＳトランジスタ、４
５ｂはｎＭＯＳトランジスタであり、これらｐＭＯＳト
ランジスタ４４ｂと、ｎＭＯＳトランジスタ４５ｂとで
インバータが構成されている。なお、４６ａ、４６ｂは
書込み用のｎＭＯＳトランジスタである。

【００２４】このように構成された、このＳＲＡＭにお
いては、書込み時、書込み制御信号／ＷＥ＝「Ｌ」とさ
れると共に、データ入力端子１０に書込みデータＤ_INが
入力され、選択されたメモリセルに対する書込みが行わ
れる。

【００２５】この場合、書込みデータＤ_INの値に応じ
て、ＮＯＲ回路３１、３２のいずれか一方が「Ｈ」、他
方が「Ｌ」となるが、例えば、書込みデータＤ_IN＝
「０」＝「Ｌ」とすると、ＮＯＲ回路３１の出力＝
「Ｈ」、ＮＯＲ回路３２の出力＝「Ｌ」となる。

【００２６】この結果、ｐＭＯＳトランジスタ４４ａ＝
ＯＦＦ、ｎＭＯＳトランジスタ４５ａ＝ＯＮとされ、Ｎ
ＰＮトランジスタ４２ａ＝ＯＦＦとされると共に、ｎＭ
ＯＳトランジスタ４６ａ＝ＯＮとされる。

【００２７】また、ｐＭＯＳトランジスタ４４ｂ＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５ｂ＝ＯＦＦとされ、ＮＰ
Ｎトランジスタ４２ｂ＝ＯＮとされると共に、ｎＭＯＳ
トランジスタ４６ｂ＝ＯＦＦとされる。

【００２８】ここに、例えば、メモリセル１６₀が選択
される場合には、コラムスイッチ回路１４₀では、コラ
ム選択信号ＣＬ₀＝「Ｌ」、インバータ２６の出力＝
「Ｈ」とされる。

【００２９】この結果、アナログスイッチ２３ａ、２３
ｂ＝ＯＮ、ｐＭＯＳトランジスタ２７ａ、２７ｂ＝ＯＦ
Ｆとされ、ビット線１７ａ、１７ｂと、共通データ線１
５ａ、１５ｂとがそれぞれ接続される。

【００３０】なお、他のコラムスイッチ回路において
は、アナログスイッチ２３ａ、２３ｂに該当するアナロ
グスイッチはＯＦＦとされ、ビット線は、共通データ線
１５ａ、１５ｂと切り離されている。

【００３１】また、メモリセルアレイ部２においては、
ワード線１３₀の電圧＝「Ｈ」とされ、メモリセル１６₀
においては、ｎＭＯＳトランジスタ２２_0a、２２_0b＝Ｏ
Ｎとされる。

【００３２】この結果、ＶＣＣ電源線１９₀から負荷抵
抗２１_0a、ｎＭＯＳトランジスタ２２_0a、ビット線１７
ａ、アナログスイッチ２３ａ、共通データ線１５ａ、ｎ
ＭＯＳトランジスタ４６ａを介してＶＥＥ電源線へ電流
が流れ、共通データ線１５ａ及びビット線１７ａの電圧
は、略ＶＥＥ＝略−４.５［Ｖ］に引き下げられる。

【００３３】他方、センスアンプ２８においては、ｐＭ
ＯＳトランジスタ４４ｂ＝ＯＮ、ｎＭＯＳトランジスタ
４５ｂ＝ＯＦＦで、ＮＰＮトランジスタ４２ｂ＝ＯＮと
されると共に、ｎＭＯＳトランジスタ４６ｂ＝ＯＦＦと
されているので、共通データ線１５ｂ及びビット線１７
ｂの電圧は、略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］とさ
れる。

【００３４】この結果、ｎＭＯＳトランジスタ２０_0bが
強制的にＯＦＦ、ｎＭＯＳトランジスタ２０_0aが強制的
にＯＮ、即ち、ノード４７_0aの電圧＝「Ｌ」、ノード４
７_0bの電圧＝「Ｈ」とされ、メモリセル１６₀に対して
書込みデータ「０」が書込まれる。

【００３５】また、書込みデータＤ_IN＝「１」の場合に
は、共通データ線１５ａ側の動作と、共通データ線１５
ｂ側の動作が逆になるだけで、前述と同様に書込みが行
われる。

【００３６】これに対して、読出し時には、書込み制御
信号／ＷＥ＝「Ｈ」とされ、ＮＯＲ回路３１、３２の出
力＝「Ｌ」、ｐＭＯＳトランジスタ４４ａ、４４ｂ＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５ａ、４５ｂ、４６ａ、４
６ｂ＝ＯＦＦとされる。

【００３７】この結果、ＮＰＮトランジスタ４２ａ、４
２ｂのベース電圧は、それぞれ、ｐＭＯＳトランジスタ
４４ａ、４４ｂを介して、略ＶＲＳ＝略−０.８［Ｖ］
とされ、共通データ線１５ａ、１５ｂの電圧は、とも
に、略ＶＲＳ−ＶＢＥ（ＮＰＮトランジスタのベース・
エミッタ間電圧）＝略−１.６［Ｖ］とされる。

【００３８】ここに、ＮＰＮトランジスタ４２ａと高抵
抗４３ａとでエミッタフォロア回路が構成されているの
で、ＶＲＳ電圧線３９ａからｐＭＯＳトランジスタ４１
ａ、ＮＰＮトランジスタ４２ａ及び高抵抗４３ａを介し
てＶＥＥ電源線に常に微小電流が流れ、共通データ線１
５ａの電圧は、略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］に
維持される。

【００３９】また、ＮＰＮトランジスタ４２ｂと高抵抗
４３ｂとでエミッタフォロア回路が構成されているの
で、ＶＲＳ電圧線３９ｂからｐＭＯＳトランジスタ４１
ｂ、ＮＰＮトランジスタ４２ｂ及び高抵抗４３ｂを介し
てＶＥＥ電源線に常に微小電流が流れ、共通データ線１
５ｂの電圧も、略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］に
維持される。

【００４０】ここに、例えば、メモリセル１６₀が選択
されると、コラムスイッチ回路１４₀においては、コラ
ム選択信号ＣＬ₀＝「Ｌ」、インバータ２６の出力＝
「Ｈ」とされる。

【００４１】この結果、アナログスイッチ２３ａ、２３
ｂ＝ＯＮ、ｐＭＯＳトランジスタ２７ａ、２７ｂ＝ＯＦ
Ｆとされ、ビット線１７ａ、１７ｂと、共通データ線１
５ａ、１５ｂとがそれぞれ接続される。

【００４２】なお、他のコラムスイッチ回路において
は、アナログ・スイッチ２３ａ、２３ｂに該当するアナ
ログスイッチはＯＦＦとされ、ビット線は、共通データ
線１５ａ、１５ｂと切り離されている。

【００４３】また、メモリセルアレイ部２においては、
ワード線１３₀の電圧＝「Ｈ」とされ、ワード線１３₀に
接続されているメモリセルのトランスファ・ゲートをな
すｎＭＯＳトランジスタがＯＮとされる。即ち、メモリ
セル１６₀においては、ｎＭＯＳトランジスタ２２_0a、
２２_0b＝ＯＮとされる。

【００４４】ここに、例えば、ｎＭＯＳトランジスタ２
０_0a＝ＯＮ、ｎＭＯＳトランジスタ２０_0b＝ＯＦＦ、即
ち、ノード４７_0a＝「Ｌ」、ノード４７_0b＝「Ｈ」とさ
れており、このメモリセル１６₀は、データ「０」を記
憶しているとする。

【００４５】すると、ＶＲＳ電圧線３９ａからｐＭＯＳ
トランジスタ４１ａ、ＮＰＮトランジスタ４２ａ、共通
データ線１５ａ、アナログスイッチ２３ａ、ビット線１
７ａ、ｎＭＯＳトランジスタ２２_0a、２０_0aを介してＶ
ＥＥ電源線へ電流が流れる。

【００４６】この結果、ｐＭＯＳトランジスタ４１ａの
ドレイン電圧は、略ＶＲＳ−ΔＶＲ（ｐＭＯＳトランジ
スタ４１ａのオン抵抗による電圧降下）＝略−０.８
［Ｖ］−ΔＶＲとなり、ビット線１７ａの電圧は、略Ｖ
ＲＳ−ＶＢＥ−ΔＶＡ（アナログスイッチ２３ａのオン
抵抗による電圧降下）＝略−１.６［Ｖ］−ΔＶＡとな
る。

【００４７】他方、ビット線１７ｂからメモリセル１６
₀に電流が流れ込むことはないので、ｐＭＯＳトランジ
スタ４１ｂには電流が流れず、ｐＭＯＳトランジスタ４
１ｂのドレイン電圧は、略ＶＲＳ＝略−０.８［Ｖ］と
なり、また、ビット線１７ｂの電圧は、略ＶＲＳ−ＶＢ
Ｅ＝略−１.６［Ｖ］となる。

【００４８】この間に、差動アンプ３７では、ｐＭＯＳ
トランジスタ４１ａのドレイン電圧と、ｐＭＯＳトラン
ジスタ４１ｂのドレイン電圧との差が検出され、メモリ
セル１６₀が記憶するデータに対応したセンスアンプ出
力Ｓ_OUT＝「Ｈ」、／Ｓ_OUT＝「Ｌ」が出力される。

【００４９】ここに、図１０は、このＳＲＡＭにおい
て、読出し時、「０」を記憶しているメモリセル１６₀
（ノード４７_0a＝「Ｌ」、ノード４７_0b＝「Ｈ」）が選
択された後、続いて、「１」を記憶しているメモリセル
１６_y（ノード４７_ya＝「Ｈ」、ノード４７_yb＝
「Ｌ」）が選択された場合における動作を示す波形図で
ある。

【００５０】図中、実線４８はビット線１７ａの電圧、
実線４９はビット線１７ｂの電圧、実線５０はｐＭＯＳ
トランジスタ４１ａのドレイン電圧、実線５１はｐＭＯ
Ｓトランジスタ４１ｂのドレイン電圧を示している。

【００５１】ここに、読出し時、「０」を記憶している
メモリセル１６₀が選択された後、続いて、「１」を記
憶しているメモリセル１６_yが選択された場合には、ビ
ット線１７ａからメモリセル１６₀には電流が流れなく
なる。

【００５２】この結果、ビット線１７ａの電圧は、略Ｖ
ＲＳ−ＶＢＥ−ΔＶＡ＝略−１.６［Ｖ］−ΔＶＡから
略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］に向かって引き上
げられ、また、ｐＭＯＳトランジスタ４１ａのドレイン
電圧は、略ＶＲＳ−ΔＶＲ＝略−１.６［Ｖ］−ΔＶＲ
からＶＲＳに向かって上昇していく。

【００５３】これに対して、ビット線１７ｂ側において
は、ＶＲＳ線３９ｂからｐＭＯＳトランジスタ４１ｂ、
ＮＰＮトランジスタ４２ｂ、共通データ線１５ｂ、アナ
ログスイッチ２３ｂ、ビット線１５ｂ、ｎＭＯＳトラン
ジスタ２２_yb、２０_yaを介してＶＥＥ電源線に電流が流
れ込む。

【００５４】この結果、ビット線１７ｂの電圧は、略Ｖ
ＲＳ−ＶＢＥ＝略−１.６［Ｖ］から略ＶＲＳ−ＶＢＥ
−ΔＶＡ＝略−１.６［Ｖ］−ΔＶＡに向かって引き下
げられ、また、ｐＭＯＳトランジスタ４１ｂの電圧は、
略ＶＲＳ−ΔＶＲ＝略−０.８［Ｖ］−ΔＶＲに向かっ
て引き下げられる。

【００５５】この間に、差動アンプ３７においては、ｐ
ＭＯＳトランジスタ４１ａのドレインの電圧と、ｐＭＯ
Ｓトランジスタ４１ｂのドレインとの電圧との差が検出
され、メモリセル１６_yが記憶するデータに対応したセ
ンスアンプ出力Ｓ_OUT＝「Ｌ」、／Ｓ_OUT＝「Ｈ」が出力
される。

【００５６】

【発明が解決しようとする課題】このように、このＳＲ
ＡＭにおいては、読出し時、同一のコラム内において、
データとして異なる値を記憶しているメモリセルが連続
して選択される場合等、異なるメモリセルが連続して選
択される場合、選択されるコラムと、選択されるメモリ
セルが記憶するデータ値との関係によっては、選択され
たコラムのビット線の電圧が大きく変化するため、ビッ
ト線の寄生容量の充放電に、かなりの時間を要してしま
い、これが、データ読出しの高速化を妨げていた。

【００５７】ここに、このＳＲＡＭにおいては、読出し
時、共通データ線１５ａ、１５ｂの電圧を略ＶＲＳ−Ｖ
ＢＥ＝略−１.６［Ｖ］に維持することができるので、
アナログスイッチ２３ａ、２３ｂ等、コラム選択回路７
を構成するアナログスイッチのオン抵抗を略ゼロとする
ことができれば、ビット線の電圧変化を略ゼロとし、ビ
ット線の寄生容量の充放電に要する時間を略ゼロとする
ことができ、データ読出しの高速化を図ることができ
る。

【００５８】しかし、コラム選択回路７を構成するアナ
ログスイッチのオン抵抗を略ゼロとするためには、ｐＭ
ＯＳトランジスタ２４ａ、ｎＭＯＳトランジスタ２５ａ
等、これらアナログスイッチを構成するトランジスタの
ゲート幅をかなり大きくする必要があり、コラム選択回
路７の占有面積をかなり大きくすることになるので、こ
れを行うことは、チップ面積との関係で限界があり、結
局、これらアナログスイッチのオン抵抗を略ゼロとする
ことは不可能である。

【００５９】なお、ビット線の寄生容量を小さくするこ
とができれば、データ読出しの高速化を図ることが可能
であるが、ビット線は、そもそも、長く配線され、多数
のメモリセルが接続されるものであるから、その寄生容
量を小さくすることは不可能である。

【００６０】本発明は、かかる点に鑑み、読出し時、選
択されたコラムのビット線の電圧変化（振幅）をゼロな
いし微小なものとすることにより、ビット線の寄生容量
の充放電によるデータ読出しの遅延時間をゼロないし微
小なものとし、データ読出しの高速化を図ることができ
るようにした半導体記憶装置を提供することを目的とす
る。

【００６１】

【課題を解決するための手段】本発明による半導体記憶
装置は、第１、第２のビット線と、これら第１、第２の
ビット線にそれぞれ第１、第２のデータ入出力端を接続
され、読出し時、選択された場合には、記憶するデータ
に応じて前記第１、第２のデータ入出力端のいずれかか
ら電流が流れ込むように構成された複数のメモリセルを
設けてなる複数のコラムと、これら複数のコラムのそれ
ぞれに対応して設けられ、それぞれ、その第１の端部を
前記第１、第２のビット線に接続され、コラム選択信号
に基づいてオン、オフが制御される第１、第２の接続ス
イッチ素子と、前記複数のコラムに対応して設けられ、
それぞれ、前記第１、第２の接続スイッチ素子の第２の
端部に接続された第１、第２の共通データ線と、読出し
時、前記第１、第２の共通データ線に流れる電流を検出
することにより、選択されたメモリセルが記憶するデー
タを検出するセンスアンプとを設けて構成される半導体
記憶装置において、前記センスアンプを改良するもので
ある。

【００６２】即ち、本発明においては、センスアンプ
は、読出し時、前記第１の共通データ線の電圧をデータ
検出のための前記第２の共通データ線側の電圧検出点の
電圧に関わらせ、前記第２の共通データ線の電圧をデー
タ検出のための前記第１の共通データ線側の電圧検出点
の電圧に関わらせるように構成される。

【００６３】

【作用】このように、本発明においては、センスアンプ
は、読出し時、第１の共通データ線の電圧を第２の共通
データ線側の電圧検出点の電圧に関わらせ、第２の共通
データ線の電圧を第１の共通データ線側の電圧検出点の
電圧に関わらせるように構成されるので、読出し時、電
流が流れない側の共通データ線の電圧を、電流が流れる
側の共通データ線に接続されているビット線の電圧と同
一ないし略同一とし、選択されたコラムの第１、第２の
ビット線の電圧を同一ないし略同一とすることができ
る。

【００６４】この結果、読出し時、選択されたコラムの
第１、第２のビット線の電圧変化をゼロないし微小なも
のとし、ビット線の寄生容量の充放電によるデータ読出
しの遅延時間をゼロないし微小なものとすることができ
る。

【００６５】

【実施例】以下、図１〜図６を参照して、本発明の第１
実施例〜第４実施例つき、本発明をＳＲＡＭに適用した
場合を例にして説明する。なお、図１、図３〜図６にお
いて、図８、図９に対応する部分には同一符号を付し、
その重複説明は省略する。

【００６６】第１実施例・・図１、図２ 図１は本発明の第１実施例の要部を示す回路図であり、
本発明の第１実施例が設けているセンスアンプ・書込み
回路部を示している。

【００６７】この第１実施例においては、図９に示すセ
ンスアンプ２８を改良したセンスアンプ５２が設けられ
ており、その他については、図７に示す従来のＳＲＡＭ
と同様に構成されている。したがって、メモリセルアレ
イ部２及びコラム選択回路７についても、図８に示すよ
うに構成されている。

【００６８】ここに、センスアンプ５２においては、ｐ
ＭＯＳトランジスタ４４ａのソースは、ＶＲＳ電圧線に
は接続されておらず、ｐＭＯＳトランジスタ４１ｂのド
レインに接続されている。

【００６９】また、ｐＭＯＳトランジスタ４４ｂのソー
スも、ＶＲＳ電圧線には接続されておらず、ｐＭＯＳト
ランジスタ４１ａのドレインに接続されている。その他
については、図９に示すセンスアンプ２８と同様に構成
されている。

【００７０】このように構成された、この第１実施例に
おいては、書込み時、書込み制御信号／ＷＥ＝「Ｌ」と
されて、データ入力端子１０に入力される書込みデータ
Ｄ_INの選択されたメモリセルに対する書込みが行われ
る。

【００７１】この場合、書込みデータＤ_INの値に応じ
て、ＮＯＲ回路３１、３２のいずれか一方が「Ｈ」、他
方が「Ｌ」となるが、例えば、書込みデータＤ_IN＝
「０」＝「Ｌ」とすると、ＮＯＲ回路３１の出力＝
「Ｈ」、ＮＯＲ回路３２の出力＝「Ｌ」となる。

【００７２】この結果、ｐＭＯＳトランジスタ４４ａ＝
ＯＦＦ、ｎＭＯＳトランジスタ４５ａ＝ＯＮとされ、Ｎ
ＰＮトランジスタ４２ａ＝ＯＦＦとされると共に、ｎＭ
ＯＳトランジスタ４６ａ＝ＯＮとされる。

【００７３】また、ｐＭＯＳトランジスタ４４ｂ＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５ｂ＝ＯＦＦとされ、ＮＰ
Ｎトランジスタ４２ｂ＝ＯＮとされると共に、ｎＭＯＳ
トランジスタ４６ｂ＝ＯＦＦとされる。

【００７４】ここに、例えば、メモリセル１６₀が選択
される場合には、コラムスイッチ回路１４₀では、コラ
ム選択信号ＣＬ₀＝「Ｌ」、インバータ２６の出力＝
「Ｈ」とされる。

【００７５】この結果、アナログスイッチ２３ａ、２３
ｂ＝ＯＮ、ｐＭＯＳトランジスタ２７ａ、２７ｂ＝ＯＦ
Ｆとされ、ビット線１７ａ、１７ｂと、共通データ線１
５ａ、１５ｂとがそれぞれ接続される。

【００７６】なお、他のコラムスイッチ回路において
は、アナログ・スイッチ２３ａ、２３ｂに該当するアナ
ログスイッチはＯＦＦとされ、ビット線は共通データ線
１５ａ、１５ｂと切り離されている。

【００７７】また、メモリセルアレイ部２においては、
ワード線１３₀の電圧＝「Ｈ」とされ、メモリセル１６₀
においては、ｎＭＯＳトランジスタ２２_0a、２２_0b＝Ｏ
Ｎとされる。

【００７８】この結果、ＶＣＣ電源線１９₀から負荷抵
抗２１_0a、ｎＭＯＳトランジスタ２２_0a、ビット線１７
ａ、アナログスイッチ２３ａ、共通データ線１５ａ、ｎ
ＭＯＳトランジスタ４６ａを介してＶＥＥ電源線へ電流
が流れ、ビット線１７ａの電圧は、略ＶＥＥ＝略−４.
５［Ｖ］に引き下げられる。

【００７９】他方、センスアンプ５２においては、ｐＭ
ＯＳトランジスタ４４ｂ＝ＯＮ、ｎＭＯＳトランジスタ
４５ｂ＝ＯＦＦで、ＮＰＮトランジスタ４２ｂ＝ＯＮと
されると共に、ｎＭＯＳトランジスタ４６ｂ＝ＯＦＦと
されているので、共通データ線１５ｂ及びビット線１７
ｂの電圧は、略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］とさ
れる。

【００８０】この結果、ｎＭＯＳトランジスタ２０_0bが
強制的にＯＦＦ、ｎＭＯＳトランジスタ２０_0aが強制的
にＯＮ、即ち、ノード４７_0aの電圧＝「Ｌ」、ノード４
７_0bの電圧＝「Ｈ」とされ、メモリセル１６₀に対して
書込みデータ「０」が書込まれる。

【００８１】また、書込みデータＤ_IN＝「１」
（「Ｈ」）の場合には、共通データ線１５ａ側の動作
と、共通データ線１５ｂ側の動作が逆になるだけで、前
述と同様に書込みが行われる。

【００８２】これに対して、読出し時には、書込み制御
信号／ＷＥ＝「Ｈ」とされ、ＮＯＲ回路３１、３２の出
力＝「Ｌ」、ｐＭＯＳトランジスタ４４ａ、４４ｂ＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５ａ、４５ｂ、４６ａ、４
６ｂ＝ＯＦＦとされる。

【００８３】ここに、例えば、メモリセル１６₀が選択
されると、コラムスイッチ回路１４₀においては、コラ
ム選択信号ＣＬ₀＝「Ｌ」、インバータ２６の出力＝
「Ｈ」とされる。

【００８４】この結果、アナログスイッチ２３ａ、２３
ｂ＝ＯＮ、ｐＭＯＳトランジスタ２７ａ、２７ｂ＝ＯＦ
Ｆとされ、ビット線１７ａ、１７ｂと、共通データ線１
５ａ、１５ｂとがそれぞれ接続される。

【００８５】なお、他のコラムスイッチ回路において
は、アナログ・スイッチ２３ａ、２３ｂに該当するアナ
ログスイッチはＯＦＦとされ、ビット線は共通データ線
１５ａ、１５ｂと切り離されている。

【００８６】また、メモリセルアレイ部２においては、
ワード線１３₀の電圧＝「Ｈ」とされ、メモリセル１６₀
においては、ｎＭＯＳトランジスタ２２_0a、２２_0b＝Ｏ
Ｎとされる。

【００８７】ここに、例えば、ｎＭＯＳトランジスタ２
０_0a＝ＯＮ、ｎＭＯＳトランジスタ２０_0b＝ＯＦＦ、即
ち、ノード４７_0a＝「Ｌ」、ノード４７_0b＝「Ｈ」とさ
れており、このメモリセル１６₀は、「０」を記憶して
いるとする。

【００８８】すると、ＶＲＳ電圧線３９ａからｐＭＯＳ
トランジスタ４１ａ、ＮＰＮトランジスタ４２ａ、共通
データ線１５ａ、アナログスイッチ２３ａ、ビット線１
７ａ、ｎＭＯＳトランジスタ２２_0a、２０_0aを介してＶ
ＥＥ電源線へ電流が流れる。

【００８９】この結果、ｐＭＯＳトランジスタ４１ａの
ドレイン電圧は、略ＶＲＳ−ΔＶＲ（ｐＭＯＳトランジ
スタ４１ａのオン抵抗による電圧降下）＝略−０.８
［Ｖ］−ΔＶＲとなる。

【００９０】他方、ビット線１７ｂからメモリセル１６
₀に電流が流れ込むことはないので、ｐＭＯＳトランジ
スタ４１ａには電流が流れず、ｐＭＯＳトランジスタ４
１ｂのドレイン電圧は、略ＶＲＳ＝略−０.８［Ｖ］と
なる。

【００９１】この結果、共通データ線１５ａの電圧は、
略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］、ビット線１７ａ
の電圧は、略ＶＲＳ−ＶＢＥ−ΔＶＡ（アナログスイッ
チ２３ａのオン抵抗による電圧降下）＝略−１.６
［Ｖ］−ΔＶＡとなる。

【００９２】また、共通データ線１５ｂ及びビット線１
７ｂの電圧は、略ＶＲＳ−ΔＶＲ−ＶＢＥ＝略−１.６
［Ｖ］−ΔＶＲとなる。

【００９３】そこで、この第１実施例においては、ΔＶ
Ａ＝ΔＶＲ＝ΔＶとなるように、ｐＭＯＳトランジスタ
２４ａ、ｎＭＯＳトランジスタ２５ａ、ｐＭＯＳトラン
ジスタ４１ａのゲート幅が設定される。

【００９４】なお、ｐＭＯＳトランジスタ２４ｂ、ｎＭ
ＯＳトランジスタ２５ｂとｐＭＯＳトランジスタ４１ｂ
についても、同様であり、また、他のコラムスイッチ回
路において、ｐＭＯＳトランジスタ２４ａ、ｎＭＯＳト
ランジスタ２５ａ、ｐＭＯＳトランジスタ２４ｂ、ｎＭ
ＯＳトランジスタ２５ｂに該当するトランジスタとｐＭ
ＯＳトランジスタ４１ａ、４１ｂについても、同様であ
る。

【００９５】この結果、共通データ線１５ａの電圧＝略
ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］、共通データ線１５
ｂの電圧＝略ＶＲＳ−ΔＶ−ＶＢＥ＝略−１.６［Ｖ］
−ΔＶ、ビット線１７ａの電圧＝略ＶＲＳ−ΔＶ−ＶＢ
Ｅ＝略−１.６［Ｖ］−ΔＶ、ビット線１７ｂの電圧＝
略ＶＲＳ−ΔＶ−ＶＢＥ＝略−１.６［Ｖ］−ΔＶとな
り、ビット線１７ａの電圧と、ビット線１７ｂの電圧と
は、略同一となる。

【００９６】この間に、差動アンプ３７では、ｐＭＯＳ
トランジスタ４１ａのドレイン電圧と、ｐＭＯＳトラン
ジスタ４１ｂのドレイン電圧との差が検出され、メモリ
セル１６₀が記憶するデータに対応したセンスアンプ出
力Ｓ_OUT＝「Ｈ」、／Ｓ_OUT＝「Ｌ」が出力される。

【００９７】ここに、図２は、この第１実施例におい
て、読出し時、「０」を記憶しているメモリセル１６₀
（ノード４７_0a＝「Ｌ」、ノード４７_0b＝「Ｈ」）が選
択された後、続いて、「１」を記憶しているメモリセル
１６_y（ノード４７_ya＝「Ｈ」、ノード４７_yb＝
「Ｌ」）が選択された場合における動作を示す波形図で
ある。

【００９８】図中、実線５６はビット線１７ａの電圧、
実線５７はビット線１７ｂの電圧、実線５８はｐＭＯＳ
トランジスタ４１ａのドレイン電圧、実線５９はｐＭＯ
Ｓトランジスタ４１ｂのドレイン電圧を示している。

【００９９】ここに、読出し時、「０」を記憶している
メモリセル１６₀が選択された後、続いて、「１」を記
憶しているメモリセル１６_yが選択された場合には、ビ
ット線１７ａからメモリセル１６₀には電流が流れなく
なり、ｐＭＯＳトランジスタ４１ａのドレイン電圧は、
定電圧ＶＲＳに向かって上昇していく。

【０１００】これに対して、ビット線１７ｂ側において
は、ＶＲＳ線３９ｂからｐＭＯＳトランジスタ４１ｂ、
ＮＰＮトランジスタ４２ｂ、共通データ線１５ｂ、アナ
ログスイッチ２３ｂ、ビット線１７ｂ、ｎＭＯＳトラン
ジスタ２２_0b、２０_0bを介してＶＥＥ電源線へ電流が流
れる。

【０１０１】この場合、ビット線１７ｂの電圧は、アナ
ログスイッチ２３ｂのオン抵抗により、下がり始める
が、前述のように、ｐＭＯＳトランジスタ４１ａのドレ
イン電圧は定電圧ＶＲＳに向かって上昇していくので、
ビット線１７ｂの電圧は、一旦、やや下がり、その後、
速やかに、略ＶＲＳ−ΔＶ−ＶＢＥ＝略−１.６［Ｖ］
−ΔＶに戻される。

【０１０２】他方、共通データ線１５ａ及びビット線１
７ａには電流が流れないので、その電圧は、ΔＶの電圧
降下が生じる前のｐＭＯＳトランジスタ４１ｂのドレイ
ン電圧−ＮＰＮトランジスタ４２ａのベース・エミッタ
間電圧、即ち、略ＶＲＳ−ＶＢＥ＝略−１.６［Ｖ］に
向かって上昇し始める。

【０１０３】しかし、ｐＭＯＳトランジスタ４１ｂのド
レイン電圧は、略ＶＲＳ−ΔＶ＝略−０.８［Ｖ］−Δ
Ｖとなるため、共通データ線１５ａ及びビット線１７ａ
の電圧は、一旦、やや上がり、その後、速やかに、略Ｖ
ＲＳ−ΔＶ−ＶＢＥ＝略−１.６［Ｖ］−ΔＶに戻され
る。

【０１０４】この間に、差動アンプ３７では、ｐＭＯＳ
トランジスタ４１ａのドレイン電圧と、ｐＭＯＳトラン
ジスタ４１ｂのドレイン電圧との差が検出され、メモリ
セル１６_yが記憶するデータに対応したセンスアンプ出
力Ｓ_OUT＝「Ｌ」、／Ｓ_OUT＝「Ｈ」が出力される。

【０１０５】なお、読出し時、「０」を記憶しているメ
モリセル１６₀（ノード４７_0a＝「Ｌ」、ノード４７_0b
＝「Ｈ」）が選択された後、続いて、ワード線１３_yに
より選択されるコラム１２_xのメモリセルが選択された
場合について説明する。

【０１０６】但し、コラム１２_xでは、ワード線１３₀に
より選択されるメモリセルはメモリセル１６₀（ノード
４７_0a＝「Ｌ」、ノード４７_0b＝「Ｈ」）と同様に
「０」を記憶し、ワード線１３_yにより選択されるメモ
リセルはメモリセル１６_y（ノード４７_ya＝「Ｈ」、ノ
ード４７_yb＝「Ｌ」）と同様に「１」を記憶しているも
のとする。

【０１０７】この場合、コラム１２₀が選択されている
間は、コラムスイッチ回路１４_xにおいては、ＶＲＣ電
圧線からｐＭＯＳトランジスタ２７ａに対応するｐＭＯ
Ｓトランジスタ、ビット線１７ａに対応するビット線、
ｎＭＯＳトランジスタ２２_0a、２０_0aを介してＶＥＥ電
源線へ電流が流れる。

【０１０８】ここに、ｐＭＯＳトランジスタ２７ａに対
応するｐＭＯＳトランジスタのオン抵抗による電圧降下
がΔＶとなるように、このｐＭＯＳトランジスタのゲー
ト幅を設定しておくと、ビット線１７ａに対応するビッ
ト線の電圧は、略ＶＲＣ−ΔＶ＝略−１.６［Ｖ］−Δ
Ｖとなる。

【０１０９】これに対して、ビット線１７ｂに対応する
ビット線には電流が流れないので、その電圧は、略ＶＲ
Ｃ＝略−１.６［Ｖ］となる。

【０１１０】この結果、コラム１２_xのワード線１３_yに
より選択されるメモリセルが選択された場合におけるビ
ット線１７ａに対応するビット線の電圧と、ビット線１
７ｂに対応するビット線の電圧と、ｐＭＯＳトランジス
タ４１ａのドレイン電圧と、ｐＭＯＳトランジスタ４１
ｂのドレイン電圧は、図２に示す場合と同様になる。

【０１１１】即ち、ビット線１７ａに対応するビット線
の電圧は、図２に実線５６で示すように変化し、ビット
線１７ｂに対応するビット線の電圧は、図２に実線５７
で示すように変化する。

【０１１２】このように、この第１実施例においては、
読出し時、電流が流れない側の共通データ線の電圧を、
電流が流れる側の共通データ線に接続されているビット
線の電圧（略ＶＲＳ−ＶＢＥ−ΔＶ＝略−１.６［Ｖ］
−ΔＶ）と略同一とし、選択されたコラムの一方及び他
方のビット線の電圧を略同一電圧（略ＶＲＳ−ＶＢＥ−
ΔＶ＝略−１.６［Ｖ］−ΔＶ）とすることができる。

【０１１３】この結果、この第１実施例によれば、読出
し時、選択されたコラムのビット線の電圧変化を微小な
ものとし、ビット線の寄生容量の充放電によるデータ読
出しの遅延時間を微小なものとすることができ、データ
読出しの高速化を図ることができる。

【０１１４】第２実施例・・図３、図４ 図３、図４は本発明の第２実施例の要部を示す回路図で
あり、図３は本発明の第２実施例が設けているセンスア
ンプ・書込み回路部、図４は本発明の第２実施例が備え
るメモリセルアレイ部２及びコラム選択回路７を示して
いる。

【０１１５】即ち、この第２実施例においては、図１に
示すセンスアンプ５２を改良したセンスアンプ５３が設
けられており、これに対応して、図４に示すように、コ
ラムスイッチ回路１４₀においては、ｐＭＯＳトランジ
スタ２７ａ、２７ｂのソースに定電圧ＶＲＳ（−０.８
［Ｖ］）を供給するように構成されている。

【０１１６】他のコラムスイッチ回路においても、同様
である。その他については、図１に示す第１実施例と同
様に構成されている。

【０１１７】ここに、センスアンプ５３においては、ｐ
ＭＯＳトランジスタ４１ａのソースは、ＶＲＳ電圧線に
は接続されておらず、ＶＣＣ電源線３３に接続されてお
り、また、ｐＭＯＳトランジスタ４１ａのドレインは、
ＮＰＮトランジスタ３４ａのベースに直接には接続され
ておらず、ＮＰＮトランジスタ５４ａ及び定電流源５５
ａからなるエミッタフォロア回路を介してＮＰＮトラン
ジスタ３４ａのベースに接続されている。

【０１１８】また、ｐＭＯＳトランジスタ４１ｂのソー
スは、ＶＲＳ電圧線には接続されておらず、ＶＣＣ電源
線３３に接続されており、また、ｐＭＯＳトランジスタ
４１ｂのドレインは、ＮＰＮトランジスタ３４ｂのベー
スに直接には接続されておらず、ＮＰＮトランジスタ５
４ｂ及び定電流源５５ｂからなるエミッタフォロア回路
を介してＮＰＮトランジスタ３４ｂのベースに接続され
ている。その他については、第１実施例が設けるセンス
アンプ５２と同様に構成されている。

【０１１９】このように構成された、この第２実施例で
は、読出し時、共通データ線１５ａに電流が流れる場
合、ｐＭＯＳトランジスタ４１ａのドレイン電圧は、略
ＶＣＣ−ΔＶ＝略−ΔＶとなり、ｐＭＯＳトランジスタ
４１ｂのドレイン電圧は、略ＶＣＣ＝略０［Ｖ］とな
る。

【０１２０】この結果、共通データ線１５ａの電圧＝略
ＶＣＣ−ＶＢＥ＝略−０.８［Ｖ］、ビット線１７ａの
電圧＝略ＶＣＣ−ＶＢＥ−ΔＶ＝略−０.８［Ｖ］−Δ
Ｖとなる。

【０１２１】また、共通データ線１５ｂの電圧＝略ＶＣ
Ｃ−ΔＶ−ＶＢＥ＝略−０.８［Ｖ］−ΔＶ、ビット線
１７ｂの電圧＝略ＶＣＣ−ΔＶ−ＶＢＥ＝略−０.８
［Ｖ］−ΔＶとなる。

【０１２２】ここに、差動アンプ３７のＮＰＮトランジ
スタ３４ａ、３４ｂのベースには、それぞれ、ｐＭＯＳ
トランジスタ４１ａ、４１ｂのドレイン電圧をＶＢＥだ
け下げた電圧が印加されるので、ＮＰＮトランジスタ３
４ａ、３４ｂの飽和が防止される。

【０１２３】この第２実施例によれば、第１実施例と動
作電圧を異にするが、読出し時、第１実施例の場合と同
様に、電流が流れない側の共通データ線の電圧を、電流
が流れる側の共通データ線に接続されているビット線の
電圧（略ＶＣＣ−ＶＢＥ−ΔＶ＝略−０.８［Ｖ］−Δ
Ｖ）と略同一とし、選択されたコラムにおける一方及び
他方のビット線の電圧を略同一電圧（略ＶＣＣ−ＶＢＥ
−ΔＶ＝略−０.８［Ｖ］−ΔＶ）とすることができ
る。

【０１２４】この結果、この第２実施例によっても、読
出し時、選択されたコラムのビット線の電圧変化を微小
なものとし、ビット線の寄生容量の充放電によるデータ
読出しの遅延時間を微小なものとすることができ、デー
タ読出しの高速化を図ることができる。

【０１２５】また、この第２実施例によれば、ビット線
の電圧を第１実施例の場合に比較して、０.８［Ｖ］高
くすることができるので、定電圧ＶＲＣ（−１.６
［Ｖ］）を得るための回路を必要としない。

【０１２６】第３実施例・・図５ 図５は本発明の第３実施例の要部を示す回路図であり、
本発明の第３実施例が設けているセンスアンプ・書込み
回路部を示している。

【０１２７】この第３実施例においては、図３に示すセ
ンスアンプ５３を改良したセンスアンプ６０が設けられ
ており、その他については、図１に示す第１実施例と同
様に構成されている。

【０１２８】ここに、センスアンプ６０においては、ｐ
ＭＯＳトランジスタ４４ａのソースは、ｐＭＯＳトラン
ジスタ４１ｂのドレインには接続されておらず、ＮＰＮ
トランジスタ５４ｂのエミッタに接続されている。

【０１２９】また、ｐＭＯＳトランジスタ４４ｂのソー
スは、ｐＭＯＳトランジスタ４１ａのドレインには接続
されておらず、ＮＰＮトランジスタ５４ａのエミッタに
接続されている。その他については、第２実施例のセン
スアンプ５３と同様に構成されている。

【０１３０】この第３実施例においては、読出し時、共
通データ線１５ａに電流が流れる場合、ｐＭＯＳトラン
ジスタ４１ａのドレイン電圧＝略ＶＣＣ−ΔＶ＝略−Δ
Ｖ、ｐＭＯＳトランジスタ４１ｂのドレイン電圧＝略Ｖ
ＣＣ＝略０［Ｖ］となる。

【０１３１】この結果、共通データ線１５ａの電圧＝略
ＶＣＣ−２×ＶＢＥ＝略−１.６［Ｖ］、ビット線１７
ａの電圧＝略ＶＣＣ−２×ＶＢＥ−ΔＶ＝略−１.６
［Ｖ］−ΔＶとなる。

【０１３２】また、共通データ線１５ｂの電圧＝略ＶＣ
Ｃ−ΔＶ−２×ＶＢＥ＝略−１.６［Ｖ］−ΔＶ、ビッ
ト線１７ｂの電圧＝略ＶＣＣ−ΔＶ−２×ＶＢＥ＝略−
１.６［Ｖ］−ΔＶとなる。

【０１３３】即ち、この第３実施例においても、読出し
時、電流が流れない側の共通データ線の電圧を、電流が
流れる側の共通データ線に接続されているビット線の電
圧（略ＶＣＣ−２×ＶＢＥ−ΔＶ＝略−１.６［Ｖ］−
ΔＶ）と略同一とし、選択されたコラムの一方及び他方
のビット線の電圧を略同一電圧（略ＶＣＣ−２×ＶＢＥ
−ΔＶ＝略−１.６［Ｖ］−ΔＶ）とすることができ
る。

【０１３４】この結果、この第３実施例によっても、読
出し時、選択されたコラムのビット線の電圧変化を微小
なものとし、ビット線の寄生容量の充放電によるデータ
読出しの遅延時間を微小なものとすることができ、デー
タ読出しの高速化を図ることができる。

【０１３５】ここに、第１実施例及び第２実施例におい
ては、ＮＰＮトランジスタ４２ａ、４２ｂの飽和を防ぐ
ため、負荷用のｐＭＯＳトランジスタ４１ａ、４１ｂに
よる電圧降下ΔＶは、ＶＢＥ＝０.８［Ｖ］より小さく
設定しなければならず、通常は、０.４［Ｖ］以下とさ
れる。

【０１３６】これに対して、この第３実施例において
は、ＮＰＮトランジスタ４２ａ、４２ｂのベース電圧
は、コレクタ電圧よりもＶＢＥだけ低くなり、ΔＶがＶ
ＢＥを越えても飽和せず、ΔＶが２×ＶＢＥとなると、
飽和するので、ΔＶを大きくし、例えば、１.２［Ｖ］
程度とすることができる。

【０１３７】このように、この第３実施例によれば、Δ
Ｖを大きくすることができるので、コラムスイッチ回路
１４₀・・・１４_xのトランジスタのゲート幅を小さくす
ることができ、コラム選択回路７の占有面積を減らすこ
とができる。

【０１３８】第４実施例・・図６ 図６は本発明の第４実施例の要部を示す回路図であり、
本発明の第４実施例が設けているセンスアンプ・書込み
回路部を示している。

【０１３９】この第４実施例においては、図５に示すセ
ンスアンプ６０を改良したセンスアンプ６１が設けられ
ており、その他については、図１に示す第１実施例と同
様に構成されている。

【０１４０】ここに、センスアンプ６１においては、Ｖ
ＣＣ電源線３３と、ＮＰＮトランジスタ５４ａのベース
との間に、ダイオード６２ａが順方向に接続されてい
る。

【０１４１】また、ＶＣＣ電源線３３と、ＮＰＮトラン
ジスタ５４ｂのベースとの間に、ダイオード６２ｂが順
方向に接続されている。その他については、図５に示す
センスアンプ６０と同様に構成されている。

【０１４２】この第３実施例においては、読出し時、共
通データ線１５ａに電流が流れる場合、ｐＭＯＳトラン
ジスタ４１ａのドレイン電圧＝略ＶＣＣ−ΔＶ＝略−Δ
Ｖ、ｐＭＯＳトランジスタ４１ｂのドレイン電圧＝略Ｖ
ＣＣ＝略０［Ｖ］となる。

【０１４３】この結果、共通データ線１５ａの電圧＝略
ＶＣＣ−２×ＶＢＥ＝略−１.６［Ｖ］、ビット線１７
ａの電圧＝略ＶＣＣ−２×ＶＢＥ−ΔＶ＝略−１.６
［Ｖ］−ΔＶとなる。

【０１４４】また、共通データ線１５ｂの電圧＝略ＶＣ
Ｃ−ΔＶ−２×ＶＢＥ＝略−１.６［Ｖ］−ΔＶ、ビッ
ト線１７ｂの電圧＝略ＶＣＣ−ΔＶ−２×ＶＢＥ＝略−
１.６［Ｖ］−ΔＶとなる。

【０１４５】即ち、この第４実施例においても、読出し
時、第３実施例の場合と同様に、電流が流れない側の共
通データ線の電圧を、電流が流れる側の共通データ線に
接続されているビット線の電圧（略ＶＣＣ−２×ＶＢＥ
−ΔＶ＝略−１.６［Ｖ］−ΔＶ）と略同一とし、選択
されたコラムの一方及び他方のビット線の電圧を略同一
電圧（略ＶＣＣ−２×ＶＢＥ−ΔＶ＝略−１.６［Ｖ］
−ΔＶ）とすることができる。

【０１４６】この結果、この第４実施例によっても、読
出し時、選択されたコラムのビット線の電圧変化を微小
なものとし、ビット線の寄生容量の充放電によるデータ
読出しの遅延時間を微小なものとすることができ、デー
タ読出しの高速化を図ることができる。

【０１４７】ここに、図５に示す第３実施例において
は、書込み直後の読出し時、ＮＰＮトランジスタ４２ａ
又はＮＰＮトランジスタ４２ｂは、書込み中、ＶＥＥま
で引き下げられていた共通データ線１５ａ又は共通デー
タ線１５ｂ及びビット線１７ａ又はビット線１７ｂを読
出し時の電圧まで引き上げるが、この時、流れる過度電
流によってｐＭＯＳトランジスタ４１ａ又はｐＭＯＳト
ランジスタ４１ｂに大きな電圧降下が生じてＮＰＮトラ
ンジスタ４２ａ又は４２ｂを飽和させるおそれがある。

【０１４８】これに対して、この第４実施例によれば、
このような過度電流が流れる場合においても、ｐＭＯＳ
トランジスタ４１ａ、４１ｂのオン抵抗による電圧降下
は、ダイオード６２ａ、６２ｂの順方向電圧ＶＢＥ以上
になることはないので、ＮＰＮトランジスタ４２ａ、４
２ｂが飽和することを防止することができ、第３実施例
よりも安定した動作を確保することができる。

【０１４９】

【発明の効果】以上のように、本発明によれば、センス
アンプは、読出し時、第１の共通データ線の電圧をデー
タ検出のための第２の共通データ線側の電圧検出点の電
圧に関わらせ、第２の共通データ線の電圧をデータ検出
のための第１の共通データ線側の電圧検出点の電圧に関
わらせるように構成するとしたことにより、読出し時、
電流が流れない側の共通データ線の電圧を、電流が流れ
る側の共通データ線に接続されているビット線の電圧と
同一ないし略同一とし、選択されたコラムの第１、第２
のビット線の電圧を同一ないし略同一とすることができ
るので、読出し時、選択されたコラムの第１、第２のビ
ット線の電圧変化をゼロないし微小なものとし、ビット
線の寄生容量の充放電によるデータ読出しの遅延時間を
ゼロないし微小なものとすることができ、データ読出し
の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部（センスアンプ・書
込み回路部）を示す回路図である。

【図２】本発明の第１実施例の動作を示す波形図であ
る。

【図３】本発明の第２実施例（センスアンプ・書込み回
路部）の要部を示す回路図である。

【図４】本発明の第２実施例の要部（メモリセルアレイ
部、コラム選択回路）を示す回路図である。

【図５】本発明の第３実施例の要部（センスアンプ・書
込み回路部）を示す回路図である。

【図６】本発明の第４実施例の要部（センスアンプ・書
込み回路部）を示す回路図である。

【図７】従来のＳＲＡＭの一例の要部を示すブロック図
である。

【図８】図７に示す従来のＳＲＡＭを構成するメモリセ
ルアレイ部及びコラム選択回路を示す回路図である。

【図９】図７に示す従来のＳＲＡＭを構成するセンスア
ンプ・書込み回路部を示す回路図である。

【図１０】図７に示す従来のＳＲＡＭの動作を示す波形
図である。

【符号の説明】

２９ 書込み回路 ５２、５３、６０、６１ センスアンプ Ｓ_OUT、／Ｓ_OUT センスアンプ出力

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９ Ｂ

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１、第２のビット線と、これら第１、第
   ２のビット線にそれぞれ第１、第２のデータ入出力端を
   接続され、読出し時、選択された場合には、記憶するデ
   ータに応じて前記第１、第２のデータ入出力端のいずれ
   かから電流が流れ込むように構成された複数のメモリセ
   ルを設けてなる複数のコラムと、これら複数のコラムの
   それぞれに対応して設けられ、それぞれ、その第１の端
   部を前記第１、第２のビット線に接続され、コラム選択
   信号に基づいてオン、オフが制御される第１、第２の接
   続スイッチ素子と、前記複数のコラムに対応して設けら
   れ、それぞれ、前記第１、第２の接続スイッチ素子の第
   ２の端部に接続された第１、第２の共通データ線と、読
   出し時、前記第１、第２の共通データ線に流れる電流を
   検出することにより、選択されたメモリセルが記憶する
   データを検出するセンスアンプとを設けて構成される半
   導体記憶装置において、前記センスアンプは、読出し
   時、前記第１の共通データ線の電圧をデータ検出のため
   の前記第２の共通データ線側の電圧検出点の電圧に関わ
   らせ、前記第２の共通データ線の電圧をデータ検出のた
   めの前記第１の共通データ線側の電圧検出点の電圧に関
   わらせるように構成されていることを特徴とする半導体
   記憶装置。
2. 【請求項２】前記センスアンプは、第１の電圧を高電圧
   側の電源電圧とし、前記第１の電圧よりも低い第２の電
   圧を低電圧側の電源電圧として駆動するように構成され
   た差動アンプと、前記第１の電圧よりも低く、前記第２
   の電圧よりも高い第３の電圧が第１の端部に供給され、
   第２の端部を前記差動アンプの第１のデータ入力端に接
   続された第１の負荷素子と、前記第３の電圧が第１の端
   部に供給され、第２の端部を前記差動アンプの第２のデ
   ータ入力端に接続された第２の負荷素子と、第１の被制
   御電極を前記第１の負荷素子の前記第２の端部に接続さ
   れ、第２の被制御電極を前記第１の共通データ線に接続
   された第１のトランジスタと、第１の被制御電極を前記
   第２の負荷素子の前記第２の端部に接続され、第２の被
   制御電極を前記第２の共通データ線に接続された第２の
   トランジスタと、読出し時、前記第２の負荷素子の前記
   第２の端部を前記第１のトランジスタの制御電極に接続
   する第３の接続スイッチ素子と、読出し時、前記第１の
   負荷素子の前記第２の端部を前記第２のトランジスタの
   制御電極に接続する第４の接続スイッチ素子とを備えて
   構成されていることを特徴とする請求項１記載の半導体
   記憶装置。
3. 【請求項３】前記センスアンプは、第１の電圧を高電圧
   側の電源電圧とし、前記第１の電圧よりも低い第２の電
   圧を低電圧側の電源電圧として駆動するように構成され
   た差動アンプと、第１の被制御電極を前記第１の電圧を
   供給する第１の電圧線に接続され、第２の被制御電極を
   前記差動アンプの第１のデータ入力端に接続されると共
   に第１の定電流源を介して前記第２の電圧を供給する第
   ２の電圧線に接続された第１のトランジスタと、第１の
   被制御電極を前記第１の電圧線に接続され、第２の被制
   御電極を前記差動アンプの第２のデータ入力端に接続さ
   れると共に第２の定電流源を介して前記第２の電圧線に
   接続された第２のトランジスタと、第１の端部を前記第
   １の電圧線に接続され、第２の端部を前記第１のトラン
   ジスタの制御電極に接続された第１の負荷素子と、第１
   の端部を前記第１の電圧線に接続され、第２の端部を前
   記第２のトランジスタの制御電極に接続された第２の負
   荷素子と、第１の被制御電極を前記第１の負荷素子の前
   記第２の端部に接続され、第２の被制御電極を前記第１
   の共通データ線に接続された第３のトランジスタと、第
   １の被制御電極を前記第２の負荷素子の前記第２の端部
   に接続され、第２の被制御電極を前記第２の共通データ
   線に接続された第４のトランジスタと、読出し時、前記
   第２の負荷素子の前記第２の端部を前記第３のトランジ
   スタの制御電極に接続する第３の接続スイッチ素子と、
   読出し時、前記第１の負荷素子の前記第２の端部を前記
   第４のトランジスタの制御電極に接続する第４の接続ス
   イッチ素子とを備えて構成されていることを特徴とする
   請求項１記載の半導体記憶装置。
4. 【請求項４】前記センスアンプは、第１の電圧を高電圧
   側の電源電圧とし、前記第１の電圧よりも低い第２の電
   圧を低電圧側の電源電圧として駆動するように構成され
   た差動アンプと、第１の被制御電極を前記第１の電圧を
   供給する第１の電圧線に接続され、第２の被制御電極を
   前記差動アンプの第１のデータ入力端に接続されると共
   に第１の定電流源を介して前記第２の電圧を供給する第
   ２の電圧線に接続された第１のトランジスタと、第１の
   被制御電極を前記第１の電圧線に接続され、第２の被制
   御電極を前記差動アンプの第２のデータ入力端に接続さ
   れると共に第２の定電流源を介して前記第２の電圧線に
   接続された第２のトランジスタと、第１の端部を前記第
   １の電圧線に接続され、第２の端部を前記第１のトラン
   ジスタの制御電極に接続された第１の負荷素子と、第１
   の端部を前記第１の電圧線に接続され、第２の端部を前
   記第２のトランジスタの制御電極に接続された第２の負
   荷素子と、第１の被制御電極を前記第１の負荷素子の前
   記第２の端部に接続され、第２の被制御電極を前記第１
   の共通データ線に接続された第３のトランジスタと、第
   １の被制御電極を前記第２の負荷素子の前記第２の端部
   に接続され、第２の被制御電極を前記第２の共通データ
   線に接続された第４のトランジスタと、読出し時、前記
   第２のトランジスタの前記第２の被制御電極を前記第３
   のトランジスタの制御電極に接続する第３の接続スイッ
   チ素子と、読出し時、前記第１のトランジスタの第２の
   被制御電極を前記第４のトランジスタの制御電極に接続
   する第４の接続スイッチ素子とを備えて構成されている
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】前記第１の電圧線と、前記第１のトランジ
   スタの制御電極との間に、第１のダイオードを順方向に
   接続すると共に、前記第１の電圧線と、前記第２のトラ
   ンジスタの制御電極との間に、第２のダイオードを順方
   向に接続して構成されていることを特徴とする請求項４
   記載の半導体記憶装置。