JPH06315039A - π／４シフトＤＱＰＳＫ変調器 - Google Patents
π／４シフトＤＱＰＳＫ変調器Info
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- JPH06315039A JPH06315039A JP5104586A JP10458693A JPH06315039A JP H06315039 A JPH06315039 A JP H06315039A JP 5104586 A JP5104586 A JP 5104586A JP 10458693 A JP10458693 A JP 10458693A JP H06315039 A JPH06315039 A JP H06315039A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
- H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
- H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
- H04L27/2078—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states in which the phase change per symbol period is constrained
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 フィルタのゲート数を低減し、これにより回
路構成の大幅な小形化を実現できるπ／４シフトＤＱＰ
ＳＫ変調器を提供する。 【構成】 マッピング機能とフィルタ機能とを備えたマ
ッピング／フィルタ回路６を設け、各シンボルごとに得
られる位相位置情報をこのマッピング／フィルタ回路６
のシフトレジスタ６１，６２，６３にシフト入力し、こ
の１シンボルの位置情報がシフト入力されるごとに、係
数メモリ回路７から予め記憶してある２５６サンプル分
のフィルタリング処理済みのフィルタ係数データを順次
読出して、これらのフィルタ係数データを上記シフトレ
ジスタ６１，６２，６３から並列出力された１０シンボ
ル分の位置情報を基に数値変換部６５で数値変換するこ
とにより、フィルタリングされたマッピングデータＭＦ
を得るようにしたものである。
路構成の大幅な小形化を実現できるπ／４シフトＤＱＰ
ＳＫ変調器を提供する。 【構成】 マッピング機能とフィルタ機能とを備えたマ
ッピング／フィルタ回路６を設け、各シンボルごとに得
られる位相位置情報をこのマッピング／フィルタ回路６
のシフトレジスタ６１，６２，６３にシフト入力し、こ
の１シンボルの位置情報がシフト入力されるごとに、係
数メモリ回路７から予め記憶してある２５６サンプル分
のフィルタリング処理済みのフィルタ係数データを順次
読出して、これらのフィルタ係数データを上記シフトレ
ジスタ６１，６２，６３から並列出力された１０シンボ
ル分の位置情報を基に数値変換部６５で数値変換するこ
とにより、フィルタリングされたマッピングデータＭＦ
を得るようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、例えばディジタル携帯
電話装置やディジタル自動車電話装置、ディジタルコー
ドレス電話装置などのディジタル無線通信装置に設けら
れる変調器に係わり、特に変調方式としてπ／４シフト
ＤＱＰＳＫ方式を使用した変調器に関する。
電話装置やディジタル自動車電話装置、ディジタルコー
ドレス電話装置などのディジタル無線通信装置に設けら
れる変調器に係わり、特に変調方式としてπ／４シフト
ＤＱＰＳＫ方式を使用した変調器に関する。
【０００２】
【従来の技術】近年、無線通信システムの一つとして、
ディジタル方式を採用したセルラ無線電話システムが提
唱されている。この種のシステムは、基地局と移動局と
の間で制御信号だけでなく通話音声等の通信内容もディ
ジタル化して伝送する。このシステムの利点は、秘話性
の向上、データとの親和性の向上、無線周波数の有効利
用などが図れることである。
ディジタル方式を採用したセルラ無線電話システムが提
唱されている。この種のシステムは、基地局と移動局と
の間で制御信号だけでなく通話音声等の通信内容もディ
ジタル化して伝送する。このシステムの利点は、秘話性
の向上、データとの親和性の向上、無線周波数の有効利
用などが図れることである。
【０００３】この種のシステムで使用されるディジタル
無線通信装置では、変調方式として例えばπ／４シフト
ＤＱＰＳＫ（π/4 Shifted, differentially encoded q
uadrature phase shift keying）方式が使用される。こ
のπ／４シフトＤＱＰＳＫ方式を使用した変調器は例え
ば次のように構成される。図１２はその構成を示す回路
ブロック図である。
無線通信装置では、変調方式として例えばπ／４シフト
ＤＱＰＳＫ（π/4 Shifted, differentially encoded q
uadrature phase shift keying）方式が使用される。こ
のπ／４シフトＤＱＰＳＫ方式を使用した変調器は例え
ば次のように構成される。図１２はその構成を示す回路
ブロック図である。
【０００４】すなわち、送信データストリームＳＤは、
先ずシリアル・パラレル変換回路（Ｓ／Ｐ）１により２
系列のデータストリームＸk ，Ｙk に変換される。次
に、これらのデータストリームＸk ，Ｙk は、差動符号
化回路２により次式のように差動符号化される。 Ｉk ＝Ｉk-1 cos[Δφ (Ｘk ，Ｙk )]−Ｑk-1 sin[Δφ
(Ｘk ，Ｙk )] Ｑk ＝Ｉk-1 sin[Δφ (Ｘk ，Ｙk )]＋Ｑk-1 cos[Δφ
(Ｘk ，Ｙk )] ただし、上記Ｉk-1 ，Ｑk-1 は１パルス前のパルスタイ
ムにおける符号化データの振幅を、またΔφは位相変化
量をそれぞれ示している。図１４は入力データストリー
ムＸk ，Ｙk と位相変化量Δφとの関係を示したもので
ある。また、上記符号化データＩk ，Ｑk の振幅値に
は、５つの値つまり０，±１，±２1/2 （ルート２）の
うちのいずれか一つが選ばれる。
先ずシリアル・パラレル変換回路（Ｓ／Ｐ）１により２
系列のデータストリームＸk ，Ｙk に変換される。次
に、これらのデータストリームＸk ，Ｙk は、差動符号
化回路２により次式のように差動符号化される。 Ｉk ＝Ｉk-1 cos[Δφ (Ｘk ，Ｙk )]−Ｑk-1 sin[Δφ
(Ｘk ，Ｙk )] Ｑk ＝Ｉk-1 sin[Δφ (Ｘk ，Ｙk )]＋Ｑk-1 cos[Δφ
(Ｘk ，Ｙk )] ただし、上記Ｉk-1 ，Ｑk-1 は１パルス前のパルスタイ
ムにおける符号化データの振幅を、またΔφは位相変化
量をそれぞれ示している。図１４は入力データストリー
ムＸk ，Ｙk と位相変化量Δφとの関係を示したもので
ある。また、上記符号化データＩk ，Ｑk の振幅値に
は、５つの値つまり０，±１，±２1/2 （ルート２）の
うちのいずれか一つが選ばれる。
【０００５】上記差動符号化回路２から出力された符号
化データＩk ，Ｑk は、マッピング回路３に入力され
る。このマッピング回路３では、上記差動符号化回路２
から出力された符号化データＩk ，Ｑk の各パルスタイ
ムごとに、その１パルス前のパルスタイムにおいて得ら
れた符号化データＩk-1 ，Ｑk-1 の位相マッピング位置
を基に、符号化データＩk ，Ｑk の位相マッピング位置
が決定される。図１５はこのマッピング回路３から出力
される符号化データＩk ，Ｑk の位相マッピング位置を
表わした位相スペースダイヤグラムである。この図から
明らかなように、位相マッピング位置にはパルスタイム
ごとに図中の○の位置のいずれかと◇の位置のいずれか
とが交互に選ばれる。すなわち、符号化データＭＩ，Ｍ
Ｑの位相マッピング位置は、（＋Ｉ，＋Ｑ），（０，＋
Ｑ），（−Ｉ，＋Ｑ），（−Ｉ，０），（−Ｉ，−
Ｑ），（０，−Ｑ），（＋Ｉ，−Ｑ），（＋Ｉ，０）の
８通りからなり、これらの組み合わせは（＋Ｉ，０，−
Ｉ）と（＋Ｑ，０，−Ｑ）により表わされる。
化データＩk ，Ｑk は、マッピング回路３に入力され
る。このマッピング回路３では、上記差動符号化回路２
から出力された符号化データＩk ，Ｑk の各パルスタイ
ムごとに、その１パルス前のパルスタイムにおいて得ら
れた符号化データＩk-1 ，Ｑk-1 の位相マッピング位置
を基に、符号化データＩk ，Ｑk の位相マッピング位置
が決定される。図１５はこのマッピング回路３から出力
される符号化データＩk ，Ｑk の位相マッピング位置を
表わした位相スペースダイヤグラムである。この図から
明らかなように、位相マッピング位置にはパルスタイム
ごとに図中の○の位置のいずれかと◇の位置のいずれか
とが交互に選ばれる。すなわち、符号化データＭＩ，Ｍ
Ｑの位相マッピング位置は、（＋Ｉ，＋Ｑ），（０，＋
Ｑ），（−Ｉ，＋Ｑ），（−Ｉ，０），（−Ｉ，−
Ｑ），（０，−Ｑ），（＋Ｉ，−Ｑ），（＋Ｉ，０）の
８通りからなり、これらの組み合わせは（＋Ｉ，０，−
Ｉ）と（＋Ｑ，０，−Ｑ）により表わされる。
【０００６】上記マッピング回路３から出力された符号
化データＭＩ，ＭＱは、続いてロールオフフィルタ４に
入力され、ここで伝送路上で発生する符号間干渉の影響
を低減するためのフィルタリングが行なわれる。ロール
オフフィルタ４は、例えば図１３に示すごとくトランス
バーサルフィルタにより構成され、このトランスバーサ
ルフィルタでは１０シンボル分の入力データの各ビット
に対し各々係数が乗算されてフィルタリングされる。こ
のロールオフフィルタ４から出力された符号化データＭ
ＦＩ，ＭＦＱは直交変調器５に入力される。この直交変
調器５では、上記符号化データＭＦＩ，ＭＦＱにより無
線チャネル周波数に対応した送信中間周波信号が直交変
調される。そして、この変調された送信中間周波信号Ｓ
ＩＦは無線送信するために図示しない送信回路へ供給さ
れる。この様なπ／４シフトＤＱＰＳＫ方式を使用する
と、信号帯域の広がりを抑制することができる。
化データＭＩ，ＭＱは、続いてロールオフフィルタ４に
入力され、ここで伝送路上で発生する符号間干渉の影響
を低減するためのフィルタリングが行なわれる。ロール
オフフィルタ４は、例えば図１３に示すごとくトランス
バーサルフィルタにより構成され、このトランスバーサ
ルフィルタでは１０シンボル分の入力データの各ビット
に対し各々係数が乗算されてフィルタリングされる。こ
のロールオフフィルタ４から出力された符号化データＭ
ＦＩ，ＭＦＱは直交変調器５に入力される。この直交変
調器５では、上記符号化データＭＦＩ，ＭＦＱにより無
線チャネル周波数に対応した送信中間周波信号が直交変
調される。そして、この変調された送信中間周波信号Ｓ
ＩＦは無線送信するために図示しない送信回路へ供給さ
れる。この様なπ／４シフトＤＱＰＳＫ方式を使用する
と、信号帯域の広がりを抑制することができる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来のπ／４シフトＤＱＰＳＫ変調器には次のような問題
点があった。すなわち、いま仮に符号化データの１シン
ボルを２５６サンプルで表現したとすると、マッピング
回路３からは１シンボルごとに２５６サンプル分の直列
データがＩチャネルおよびＱチャネルの各々から出力さ
れ、これらはそれぞれロールオフフィルタ４に入力され
る。ここで、ロールオフフィルタ４は、図１３に示すご
とく１０シンボル分のデータに対し係数を乗算するトラ
ンスバーサルフィルタにより構成されている。このた
め、トランスバーサルフィルタには、２５６サンプル×
１０シンボル＝２５６０段からなるシフトレジスタ４１
と、２５６０個の乗算器４２と、これらの乗算器４２に
各々係数を与える２５６０個のゲートとが必要となり、
しかもこのトランスバーサルフィルタがＩチャネルおよ
びＱチャネルごとに各々必要となる。したがって、変調
器の回路構成が極めて大きくなり、また多数のゲートを
有しているため集積化による回路の小形化が期待できな
かった。一般に、携帯電話機やコードレス電話機等の移
動無線通信機では、装置の小形軽量化が最重要課題の一
つとなっており、上記述べた問題点は通信機の小形軽量
化を進める上で大きな障害になっていた。
来のπ／４シフトＤＱＰＳＫ変調器には次のような問題
点があった。すなわち、いま仮に符号化データの１シン
ボルを２５６サンプルで表現したとすると、マッピング
回路３からは１シンボルごとに２５６サンプル分の直列
データがＩチャネルおよびＱチャネルの各々から出力さ
れ、これらはそれぞれロールオフフィルタ４に入力され
る。ここで、ロールオフフィルタ４は、図１３に示すご
とく１０シンボル分のデータに対し係数を乗算するトラ
ンスバーサルフィルタにより構成されている。このた
め、トランスバーサルフィルタには、２５６サンプル×
１０シンボル＝２５６０段からなるシフトレジスタ４１
と、２５６０個の乗算器４２と、これらの乗算器４２に
各々係数を与える２５６０個のゲートとが必要となり、
しかもこのトランスバーサルフィルタがＩチャネルおよ
びＱチャネルごとに各々必要となる。したがって、変調
器の回路構成が極めて大きくなり、また多数のゲートを
有しているため集積化による回路の小形化が期待できな
かった。一般に、携帯電話機やコードレス電話機等の移
動無線通信機では、装置の小形軽量化が最重要課題の一
つとなっており、上記述べた問題点は通信機の小形軽量
化を進める上で大きな障害になっていた。
【０００８】本発明は上記事情に着目してなされたもの
で、その目的とするところは、フィルタのゲート数を低
減し、これにより回路構成の大幅な小形化を実現できる
π／４シフトＤＱＰＳＫ変調器を提供することである。
で、その目的とするところは、フィルタのゲート数を低
減し、これにより回路構成の大幅な小形化を実現できる
π／４シフトＤＱＰＳＫ変調器を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数系列のデータストリームの各シンボル
ごとに、この着目したシンボルのビット情報とその１シ
ンボル前に伝送された搬送波の位相振幅平面上の位置情
報とから上記着目したシンボルを伝送する搬送波の位相
振幅平面上の位置情報を得て、この位置情報をシンボル
レートに同期して複数段のシフトレジスタに直列にシフ
ト入力し、このシフトレジスタから並列出力された各位
置情報からその振幅情報をそれぞれ検出している。また
それと並行して、シンボルレートの複数倍の周波数を有
するサンプルクロックに同期してアドレスを出力し、こ
のアドレスと上記シフトレジスタの所定段目に記憶され
ている位置情報とを基に、上記所定段目に対応したフィ
ルタ係数情報を出力し、このフィルタ係数情報と上記各
振幅情報とをそれぞれ演算してその各演算結果の総和を
求め、この総和値を波形整形された変調データとして出
力するようにしたものである。
に本発明は、複数系列のデータストリームの各シンボル
ごとに、この着目したシンボルのビット情報とその１シ
ンボル前に伝送された搬送波の位相振幅平面上の位置情
報とから上記着目したシンボルを伝送する搬送波の位相
振幅平面上の位置情報を得て、この位置情報をシンボル
レートに同期して複数段のシフトレジスタに直列にシフ
ト入力し、このシフトレジスタから並列出力された各位
置情報からその振幅情報をそれぞれ検出している。また
それと並行して、シンボルレートの複数倍の周波数を有
するサンプルクロックに同期してアドレスを出力し、こ
のアドレスと上記シフトレジスタの所定段目に記憶され
ている位置情報とを基に、上記所定段目に対応したフィ
ルタ係数情報を出力し、このフィルタ係数情報と上記各
振幅情報とをそれぞれ演算してその各演算結果の総和を
求め、この総和値を波形整形された変調データとして出
力するようにしたものである。
【００１０】また本発明は、振幅情報検出手段におい
て、シフトレジスタから並列出力された各位置情報から
同相成分の振幅情報および直交位相成分の振幅情報をそ
れぞれ検出してこれらの振幅情報を時分割で出力し、演
算手段において、記憶手段から出力されたフィルタ係数
情報と、上記振幅情報検出手段から出力された同相成分
の振幅情報および直交位相成分の振幅情報とを時分割で
それぞれ演算してその演算結果を出力し、かつ総和手段
により、各演算手段から時分割で出力された演算結果の
総和を求めるとともに、この総和出力を同相成分に対応
する総和出力と直交位相成分に対応する総和出力とに分
離するようにしたことも特徴としている。
て、シフトレジスタから並列出力された各位置情報から
同相成分の振幅情報および直交位相成分の振幅情報をそ
れぞれ検出してこれらの振幅情報を時分割で出力し、演
算手段において、記憶手段から出力されたフィルタ係数
情報と、上記振幅情報検出手段から出力された同相成分
の振幅情報および直交位相成分の振幅情報とを時分割で
それぞれ演算してその演算結果を出力し、かつ総和手段
により、各演算手段から時分割で出力された演算結果の
総和を求めるとともに、この総和出力を同相成分に対応
する総和出力と直交位相成分に対応する総和出力とに分
離するようにしたことも特徴としている。
【００１１】さらに本発明は、記憶手段に、フィルタリ
ング処理済みのフィルタ係数情報を予め記憶しているこ
とも特徴としている。また本発明は、記憶手段に、振幅
最大点を中心に線対称をなすルートロールオフフィルタ
のインパルスレスポンスのうちの一方の特性のみを記憶
し、この記憶手段に記憶されていない他方の特性を読出
す場合には、アドレス発生手段からカウント値を論理反
転したアドレスを発生して上記記憶手段に供給すること
も特徴としている。
ング処理済みのフィルタ係数情報を予め記憶しているこ
とも特徴としている。また本発明は、記憶手段に、振幅
最大点を中心に線対称をなすルートロールオフフィルタ
のインパルスレスポンスのうちの一方の特性のみを記憶
し、この記憶手段に記憶されていない他方の特性を読出
す場合には、アドレス発生手段からカウント値を論理反
転したアドレスを発生して上記記憶手段に供給すること
も特徴としている。
【００１２】
【作用】この結果本発明によれば、シフトレジスタに１
シンボルの位置情報がシフト入力されるごとに、所定の
サンプル周期でフィルタ係数情報が記憶手段から順次読
み出されて上記位置情報と演算され、これにより上記サ
ンプル周期に対応した波形整形後の変調データが得られ
る。すなわち、位置情報を固定しておき、フィルタ係数
情報を時間的に順次変化させることにより、サンプル周
期に対応した波形整形後の変調データが得られる。この
ため、シフトレジスタには必要とするシンボル数分の段
数を有するものを用意すればよいことになり、また演算
手段についてもシフトレジスタの段数に対応する数だけ
設ければよいことになる。したがって、必要とするシン
ボル数×各サンプル数に相当する段数を有するシフトレ
ジスタと、このシフトレジスタの段数と同数の演算手段
が必要だった従来の回路に比べて、回路構成は大幅に簡
単小形化される。
シンボルの位置情報がシフト入力されるごとに、所定の
サンプル周期でフィルタ係数情報が記憶手段から順次読
み出されて上記位置情報と演算され、これにより上記サ
ンプル周期に対応した波形整形後の変調データが得られ
る。すなわち、位置情報を固定しておき、フィルタ係数
情報を時間的に順次変化させることにより、サンプル周
期に対応した波形整形後の変調データが得られる。この
ため、シフトレジスタには必要とするシンボル数分の段
数を有するものを用意すればよいことになり、また演算
手段についてもシフトレジスタの段数に対応する数だけ
設ければよいことになる。したがって、必要とするシン
ボル数×各サンプル数に相当する段数を有するシフトレ
ジスタと、このシフトレジスタの段数と同数の演算手段
が必要だった従来の回路に比べて、回路構成は大幅に簡
単小形化される。
【００１３】また本発明によれば、位置情報から検出し
た振幅情報とフィルタ係数情報との演算処理が、同相成
分と直交位相成分とで並行して行なわれるのではなく、
時分割で行なわれる。このため、演算処理等を行なう回
路を一つにすることができ、これにより回路構成はさら
に簡単小形化される。
た振幅情報とフィルタ係数情報との演算処理が、同相成
分と直交位相成分とで並行して行なわれるのではなく、
時分割で行なわれる。このため、演算処理等を行なう回
路を一つにすることができ、これにより回路構成はさら
に簡単小形化される。
【００１４】さらに本発明によれば、記憶手段にはフィ
ルタリング処理済みのフィルタ係数情報を予め記憶して
おくようにしているので、演算手段を乗算器を用いずに
簡単なゲート回路により構成することが可能となり、こ
れにより回路構成は簡単小形化される。
ルタリング処理済みのフィルタ係数情報を予め記憶して
おくようにしているので、演算手段を乗算器を用いずに
簡単なゲート回路により構成することが可能となり、こ
れにより回路構成は簡単小形化される。
【００１５】また、ルートロールオフフィルタのインパ
ルスレスポンスは振幅最大点を中心に線対称となること
に着目し、このインパルスレスポンスの線対称となる特
性の一方のみを記憶手段に記憶するようにしている。こ
のため、インパルスレスポンスの全特性を記憶する場合
に比べて、記憶手段のメモリ容量を半減することが可能
となる。
ルスレスポンスは振幅最大点を中心に線対称となること
に着目し、このインパルスレスポンスの線対称となる特
性の一方のみを記憶手段に記憶するようにしている。こ
のため、インパルスレスポンスの全特性を記憶する場合
に比べて、記憶手段のメモリ容量を半減することが可能
となる。
【００１６】
【実施例】図１は、本発明の一実施例に係わるπ／４シ
フトＤＱＰＳＫ変調器（ＭＯＤ）の構成を示す回路ブロ
ック図である。なお、同図において前記図１２と同一部
分には同一符号を付して説明を行なう。
フトＤＱＰＳＫ変調器（ＭＯＤ）の構成を示す回路ブロ
ック図である。なお、同図において前記図１２と同一部
分には同一符号を付して説明を行なう。
【００１７】送信データストリームＳＤは、先ずシリア
ル・パラレル変換回路（Ｓ／Ｐ）１により２系列のデー
タストリームＸk ，Ｙk に変換されたのち、差動符号化
回路２により差動符号化される。そして、この差動符号
化データＩk ，Ｑk は、マッピング／フィルタ回路６に
入力される。このマッピング／フィルタ回路６は、マッ
ピング処理およびフィルタリング処理を一括して行な
い、かつＩチャネルデータに対するこれらマッピングお
よびフィルタリング処理と、Ｑチャネルデータに対する
マッピングおよびフィルタリング処理とを、一つの回路
により時分割で行なう。上記フィルタリングのためのフ
ィルタ係数は、係数メモリ回路７から供給される。
ル・パラレル変換回路（Ｓ／Ｐ）１により２系列のデー
タストリームＸk ，Ｙk に変換されたのち、差動符号化
回路２により差動符号化される。そして、この差動符号
化データＩk ，Ｑk は、マッピング／フィルタ回路６に
入力される。このマッピング／フィルタ回路６は、マッ
ピング処理およびフィルタリング処理を一括して行な
い、かつＩチャネルデータに対するこれらマッピングお
よびフィルタリング処理と、Ｑチャネルデータに対する
マッピングおよびフィルタリング処理とを、一つの回路
により時分割で行なう。上記フィルタリングのためのフ
ィルタ係数は、係数メモリ回路７から供給される。
【００１８】シリアル／パラレル変換回路８は、上記マ
ッピング／フィルタ回路６から出力されたマッピングデ
ータＭＦがＩチャネルデータとＱチャネルデータとを交
互に配置したシリアルデータであるため、このシリアル
マッピングデータＭＦをＩチャネルデータとＱチャネル
データとに分離する。このシリアル／パラレル変換回路
８から出力されたＩチャネルおよびＱチャネルの各マッ
ピングデータＭＦＩ，ＭＦＱは、切替スイッチ９を介し
て直交変調器５に入力される。切替スイッチ９は、ディ
ジタル変調方式とアナログ変調方式とが混在したいわゆ
るデュアルモードの無線通信機において、ディジタル変
調方式が選択されている状態では上記シリアル／パラレ
ル変換器８から出力されたＩチャネルおよびＱチャネル
の各マッピングデータＭＦＩ，ＭＦＱを直交変調器５に
供給し、一方アナログ変調方式が選択されている状態で
は固定振幅発生回路１０から発生された振幅が固定され
たディジタル信号ＡＤＴを直交変調器５に供給する。
ッピング／フィルタ回路６から出力されたマッピングデ
ータＭＦがＩチャネルデータとＱチャネルデータとを交
互に配置したシリアルデータであるため、このシリアル
マッピングデータＭＦをＩチャネルデータとＱチャネル
データとに分離する。このシリアル／パラレル変換回路
８から出力されたＩチャネルおよびＱチャネルの各マッ
ピングデータＭＦＩ，ＭＦＱは、切替スイッチ９を介し
て直交変調器５に入力される。切替スイッチ９は、ディ
ジタル変調方式とアナログ変調方式とが混在したいわゆ
るデュアルモードの無線通信機において、ディジタル変
調方式が選択されている状態では上記シリアル／パラレ
ル変換器８から出力されたＩチャネルおよびＱチャネル
の各マッピングデータＭＦＩ，ＭＦＱを直交変調器５に
供給し、一方アナログ変調方式が選択されている状態で
は固定振幅発生回路１０から発生された振幅が固定され
たディジタル信号ＡＤＴを直交変調器５に供給する。
【００１９】ところで、マッピング／フィルタ回路６お
よび係数メモリ７は次のように構成される。先ず係数メ
モリ回路７は、予め記憶してあるフィルタリング処理済
みのフィルタ係数データをサンプリング周期に同期して
順次読出し、これらを上記マッピング／フィルタ回路６
に供給するものである。図５は上記係数メモリ回路７の
構成を示すものである。この係数メモリ回路７は、フィ
ルタリング処理済みのフィルタ係数データを記憶したメ
モリ７１と、アドレスカウンタ７２と、排他的論理和
（ＥＸ−ＯＲ）回路７３と、相反的に動作する第１およ
び第２のＤフリップフロップ７４ａ，７４ｂと、第３の
Ｄフリップフロップ７５とから構成される。
よび係数メモリ７は次のように構成される。先ず係数メ
モリ回路７は、予め記憶してあるフィルタリング処理済
みのフィルタ係数データをサンプリング周期に同期して
順次読出し、これらを上記マッピング／フィルタ回路６
に供給するものである。図５は上記係数メモリ回路７の
構成を示すものである。この係数メモリ回路７は、フィ
ルタリング処理済みのフィルタ係数データを記憶したメ
モリ７１と、アドレスカウンタ７２と、排他的論理和
（ＥＸ−ＯＲ）回路７３と、相反的に動作する第１およ
び第２のＤフリップフロップ７４ａ，７４ｂと、第３の
Ｄフリップフロップ７５とから構成される。
【００２０】メモリ７１は例えばＲＯＭからなり、この
ＲＯＭには直交軸上の第１象限におけるフィルタリング
処理済みのフィルタ係数データが記憶されている。ま
た、このフィルタ係数データは、マッピング／フィルタ
リング回路６がルートロールオフフィルタとして機能す
るようにその特性が予め設定されている。ルートロール
オフフィルタのインパルスレスポンスは、例えば図４に
示すように時間軸上の振幅最大点を中心に線対称とな
る。本実施例ではこの特性に着目し、インパルスレスポ
ンスの線対称部分Ｌ，Ｒのうちの一方の特性Ｌのみをメ
モリ７１に記憶している。
ＲＯＭには直交軸上の第１象限におけるフィルタリング
処理済みのフィルタ係数データが記憶されている。ま
た、このフィルタ係数データは、マッピング／フィルタ
リング回路６がルートロールオフフィルタとして機能す
るようにその特性が予め設定されている。ルートロール
オフフィルタのインパルスレスポンスは、例えば図４に
示すように時間軸上の振幅最大点を中心に線対称とな
る。本実施例ではこの特性に着目し、インパルスレスポ
ンスの線対称部分Ｌ，Ｒのうちの一方の特性Ｌのみをメ
モリ７１に記憶している。
【００２１】アドレスカウンタ７２は、サンプリングク
ロック（データの１シンボルを例えば２５６サンプルす
る場合であれば、シンボルレートクロックの２５６倍の
クロック）ＳＣＫによりカウントアップ動作し、そのカ
ウント値「０〜２５５」をアドレスとして上記メモリ７
１に供給する。
ロック（データの１シンボルを例えば２５６サンプルす
る場合であれば、シンボルレートクロックの２５６倍の
クロック）ＳＣＫによりカウントアップ動作し、そのカ
ウント値「０〜２５５」をアドレスとして上記メモリ７
１に供給する。
【００２２】ＥＸ−ＯＲ回路７３は、上記アドレスカウ
ンタ７２から出力されたアドレス「０〜２５５」を制御
信号ＳＣＫのレベルに応じて反転する。このアドレスの
反転は、上記メモリ７１に記憶されているインパルスレ
スポンスの特性Ｌを、特性Ｒとして読出すために行なわ
れる。
ンタ７２から出力されたアドレス「０〜２５５」を制御
信号ＳＣＫのレベルに応じて反転する。このアドレスの
反転は、上記メモリ７１に記憶されているインパルスレ
スポンスの特性Ｌを、特性Ｒとして読出すために行なわ
れる。
【００２３】次にマッピング／フィルタ回路６は、例え
ば図２に示すごとく、位置情報生成部６０と、直列１０
段構成の３個のシフトレジスタ６１，６２，６３と、こ
れらのシフトレジスタ６１，６２，６３の各段に対応し
て設けられた１０個の数値変換制御信号生成部６４と、
これらの数値変換制御信号生成部６４に対応して設けら
れた１０個の数値変換部６５と、加算器６６とから構成
される。
ば図２に示すごとく、位置情報生成部６０と、直列１０
段構成の３個のシフトレジスタ６１，６２，６３と、こ
れらのシフトレジスタ６１，６２，６３の各段に対応し
て設けられた１０個の数値変換制御信号生成部６４と、
これらの数値変換制御信号生成部６４に対応して設けら
れた１０個の数値変換部６５と、加算器６６とから構成
される。
【００２４】位置情報生成部６０では、差動符号化回路
２から供給された符号化データＩk，Ｑk がその各シン
ボルごとに直交軸上の位相位置を表わす情報に変換さ
れ、この位置情報が出力される。この位置情報は、図３
に示すごとくπ／４シフトＤＱＰＳＫ方式における８個
の位相位置を表わす３ビットの情報からなる。
２から供給された符号化データＩk，Ｑk がその各シン
ボルごとに直交軸上の位相位置を表わす情報に変換さ
れ、この位置情報が出力される。この位置情報は、図３
に示すごとくπ／４シフトＤＱＰＳＫ方式における８個
の位相位置を表わす３ビットの情報からなる。
【００２５】シフトレジスタ６１，６２，６３は、それ
ぞれ先に述べたように１０個のレジスタを直列接続した
もので、上記位置情報生成部６０から出力された３ビッ
トの位置情報をシンボルレートクロックに同期して直列
にシフト入力する。そして、上記１０個のレジスタから
１０シンボル分の位置情報を並列に出力する。
ぞれ先に述べたように１０個のレジスタを直列接続した
もので、上記位置情報生成部６０から出力された３ビッ
トの位置情報をシンボルレートクロックに同期して直列
にシフト入力する。そして、上記１０個のレジスタから
１０シンボル分の位置情報を並列に出力する。
【００２６】各数値変換制御信号生成部６４は、上記３
個のシフトレジスタ６１，６２，６３から出力された各
シンボルの位置情報（３ビット）を基に、図７に示す対
応関係に応じてＡＮＤ制御信号ＡＮＤＳおよびＸＯＲ制
御信号ＸＯＲＳを発生し、これらの制御信号ＡＮＤＳ，
ＸＯＲＳを数値変換部６５に供給する。上記ＡＮＤ制御
信号ＡＮＤＳは、直交軸上の位相位置の振幅値がＩ軸上
またはＱ軸上において「０」である場合に“０”レベル
となり、その他の振幅値である場合に“１”となるよう
に定められる。またＸＯＲ制御信号ＸＯＲＳは、位相位
置の振幅値がＩ軸上またはＱ軸上において「−」（マイ
ナス）である場合に“１”レベルとなり、「＋」（プラ
ス）である場合に“０”となるように定められる。
個のシフトレジスタ６１，６２，６３から出力された各
シンボルの位置情報（３ビット）を基に、図７に示す対
応関係に応じてＡＮＤ制御信号ＡＮＤＳおよびＸＯＲ制
御信号ＸＯＲＳを発生し、これらの制御信号ＡＮＤＳ，
ＸＯＲＳを数値変換部６５に供給する。上記ＡＮＤ制御
信号ＡＮＤＳは、直交軸上の位相位置の振幅値がＩ軸上
またはＱ軸上において「０」である場合に“０”レベル
となり、その他の振幅値である場合に“１”となるよう
に定められる。またＸＯＲ制御信号ＸＯＲＳは、位相位
置の振幅値がＩ軸上またはＱ軸上において「−」（マイ
ナス）である場合に“１”レベルとなり、「＋」（プラ
ス）である場合に“０”となるように定められる。
【００２７】各数値変換部６５は、例えば図８に示すご
とく、アンドゲート６５１と排他的論理和（ＥＸ−Ｏ
Ｒ）回路６５２とから構成される。ＥＸ−ＯＲ回路６５
２では、上記係数メモリ回路７から読み出されたフィル
タリング処理済みのフィルタ係数データＭＫＳが、上記
ＸＯＲ制御信号ＸＯＲＳによりゲート制御される。また
アンドゲート６５１では、上記ＥＸ−ＯＲ回路６５２か
ら出力された信号が上記ＡＮＤ制御信号ＡＮＤＳにより
ゲート制御される。そして、このアンドゲート６５１か
ら出力されたデータは加算器６６に入力される。
とく、アンドゲート６５１と排他的論理和（ＥＸ−Ｏ
Ｒ）回路６５２とから構成される。ＥＸ−ＯＲ回路６５
２では、上記係数メモリ回路７から読み出されたフィル
タリング処理済みのフィルタ係数データＭＫＳが、上記
ＸＯＲ制御信号ＸＯＲＳによりゲート制御される。また
アンドゲート６５１では、上記ＥＸ−ＯＲ回路６５２か
ら出力された信号が上記ＡＮＤ制御信号ＡＮＤＳにより
ゲート制御される。そして、このアンドゲート６５１か
ら出力されたデータは加算器６６に入力される。
【００２８】なお、上記のように各数値変換制御信号生
成部６４において数値変換制御信号を生成し、この数値
変換制御信号に応じてフィルタ係数データを数値変換す
る理由は、上記係数メモリ７１には先に述べたように直
交軸上の第１象限のフィルタ係数データしか記憶されて
おらず、この第１象限のフィルタ係数データを基に他の
象限のフィルタ係数データを作成するためである。
成部６４において数値変換制御信号を生成し、この数値
変換制御信号に応じてフィルタ係数データを数値変換す
る理由は、上記係数メモリ７１には先に述べたように直
交軸上の第１象限のフィルタ係数データしか記憶されて
おらず、この第１象限のフィルタ係数データを基に他の
象限のフィルタ係数データを作成するためである。
【００２９】加算器６６では、上記各数値変換部６５か
ら並列に出力された１０シンボル分のデータが相互に加
算される。そして、この加算後により得られたＩチャネ
ルマッピングデータとＱチャネルマッピングデータとを
時分割多重したシリアルデータＭＦは、シリアル／パラ
レル変換回路８に供給される。
ら並列に出力された１０シンボル分のデータが相互に加
算される。そして、この加算後により得られたＩチャネ
ルマッピングデータとＱチャネルマッピングデータとを
時分割多重したシリアルデータＭＦは、シリアル／パラ
レル変換回路８に供給される。
【００３０】次に、以上のように構成された変調器の動
作を説明する。送信データＳＤは、シリアル／パラレル
変換回路１で２ビット並列信号に変換されたのち差動符
号化回路２で差動符号化されて、マッピング／フィルタ
回路６に入力される。
作を説明する。送信データＳＤは、シリアル／パラレル
変換回路１で２ビット並列信号に変換されたのち差動符
号化回路２で差動符号化されて、マッピング／フィルタ
回路６に入力される。
【００３１】さて、このマッピングフィルタ回路６にお
いて、上記符号化データＩk ，ＱKは、先ず位置情報生
成部６０でシンボルごとに直交軸上の位相位置を表わす
位置情報に変換される。このとき、π／４シフトＤＱＰ
ＳＫ方式では図３および図１５に示したように位相位置
の数は８点なので、上記位相情報は３ビットで表わされ
る。この３ビットからなる位置情報は１シンボルずつシ
フトレジスタ６１，６２，６３にシフト入力される。そ
して、上記１シンボルの位置情報が新たにシフト入力さ
れるごとに、シフトレジスタ６１，６２，６３からは記
憶保持中の１０シンボル分の位置情報が各数値変換制御
信号生成部６４に並列供給される。これらの数値変換制
御信号生成部６４では、上記各位置情報に対応した数値
変換制御信号、つまりＡＮＤ制御信号ＡＮＤＳおよびＸ
ＯＲ制御信号ＸＯＲＳが生成される。そして、これらの
ＡＮＤ制御信号ＡＮＤＳおよびＸＯＲ制御信号ＸＯＲＳ
は、それぞれ対応する数値変換部６５に供給される。
いて、上記符号化データＩk ，ＱKは、先ず位置情報生
成部６０でシンボルごとに直交軸上の位相位置を表わす
位置情報に変換される。このとき、π／４シフトＤＱＰ
ＳＫ方式では図３および図１５に示したように位相位置
の数は８点なので、上記位相情報は３ビットで表わされ
る。この３ビットからなる位置情報は１シンボルずつシ
フトレジスタ６１，６２，６３にシフト入力される。そ
して、上記１シンボルの位置情報が新たにシフト入力さ
れるごとに、シフトレジスタ６１，６２，６３からは記
憶保持中の１０シンボル分の位置情報が各数値変換制御
信号生成部６４に並列供給される。これらの数値変換制
御信号生成部６４では、上記各位置情報に対応した数値
変換制御信号、つまりＡＮＤ制御信号ＡＮＤＳおよびＸ
ＯＲ制御信号ＸＯＲＳが生成される。そして、これらの
ＡＮＤ制御信号ＡＮＤＳおよびＸＯＲ制御信号ＸＯＲＳ
は、それぞれ対応する数値変換部６５に供給される。
【００３２】一方、この状態で係数メモリ回路７から
は、メモリ７１に記憶されているフィルタリング処理済
みのフィルタ係数データが、アドレスカウンタ７２のア
ドレス指定に従って時系列的に順次読み出され、上記各
数値変換部６４に供給される。したがって各数値変換部
６４では、上記メモリ７１から読み出されたフィルタリ
ング処理済みのフィルタ係数データが、上記ＡＮＤ制御
信号ＡＮＤＳおよびＸＯＲ制御信号ＸＯＲＳにより数値
変換される。すなわち、上記メモリ７１には直交軸上の
第１象限のフィルタ係数データしか記憶されておらず、
このデータが繰り返し読み出されることになるが、この
読み出されたデータは上記シフトレジスタ６１，６２，
６３に記憶された位置情報に応じてその位相位置に対応
する象限のフィルタ係数データに変換される。
は、メモリ７１に記憶されているフィルタリング処理済
みのフィルタ係数データが、アドレスカウンタ７２のア
ドレス指定に従って時系列的に順次読み出され、上記各
数値変換部６４に供給される。したがって各数値変換部
６４では、上記メモリ７１から読み出されたフィルタリ
ング処理済みのフィルタ係数データが、上記ＡＮＤ制御
信号ＡＮＤＳおよびＸＯＲ制御信号ＸＯＲＳにより数値
変換される。すなわち、上記メモリ７１には直交軸上の
第１象限のフィルタ係数データしか記憶されておらず、
このデータが繰り返し読み出されることになるが、この
読み出されたデータは上記シフトレジスタ６１，６２，
６３に記憶された位置情報に応じてその位相位置に対応
する象限のフィルタ係数データに変換される。
【００３３】また上記メモリ７１には、図４に示したル
ートロールオフフィルタのインパルスレスポンスの一方
側の特性Ｌしか記憶されていない。しかし、本実施例の
回路では他方側の特性Ｒを生成することが可能である。
すなわち、他方側の特性Ｒを必要とする場合、係数メモ
リ回路７において制御信号ＣＳが“Ｈ”レベルになる。
このため、アドレスカウンタ７２から出力されたアドレ
スはＥＸ−ＯＲ回路７３により反転されてメモリ７１に
供給される。したがって、メモリ７１からは上記特性Ｒ
のデータが逆の順序で、つまり特性Ｒのデータとして読
み出される。
ートロールオフフィルタのインパルスレスポンスの一方
側の特性Ｌしか記憶されていない。しかし、本実施例の
回路では他方側の特性Ｒを生成することが可能である。
すなわち、他方側の特性Ｒを必要とする場合、係数メモ
リ回路７において制御信号ＣＳが“Ｈ”レベルになる。
このため、アドレスカウンタ７２から出力されたアドレ
スはＥＸ−ＯＲ回路７３により反転されてメモリ７１に
供給される。したがって、メモリ７１からは上記特性Ｒ
のデータが逆の順序で、つまり特性Ｒのデータとして読
み出される。
【００３４】図６はその動作を説明するためのものであ
る。同図において、例えばインパルスレスポンスのＡに
示す領域の特性データを読出す際に、制御信号ＣＳを
“Ｌ”レベルに設定すると、アドレスカウンタ７２から
出力されたアドレス「０〜２５５」はそのままメモリ７
１に供給される。このため、メモリ７１からは上記領域
Ａの特性データがアドレスの「０」に対応するものから
順に読み出される。これに対し、制御信号ＣＳを“Ｈ”
レベルに設定すると、アドレスカウンタ７２から出力さ
れたアドレス「０〜２５５」はＥＸ−ＯＲ回路で反転さ
れて「２５５〜０」としてメモリ７１に供給される。こ
のため、メモリ７１からは上記領域Ａの特性データが、
アドレス「２５５」に対応するものから順に読み出され
ることになる。これは、言い換えれば、上記領域Ａに対
し対称となる領域Ｊの特性データがアドレス「０」に対
応するものから順に読み出されたことに相当する。同様
に、領域Ｂ，Ｃ，Ｄ，Ｅの特性データを読出す際に、制
御信号を“Ｈ”レベルに設定すると、上記領域Ｂ，Ｃ，
Ｄ，Ｅの特性データは領域Ｉ，Ｈ，Ｇ，Ｆの特性データ
として読み出されることになる。
る。同図において、例えばインパルスレスポンスのＡに
示す領域の特性データを読出す際に、制御信号ＣＳを
“Ｌ”レベルに設定すると、アドレスカウンタ７２から
出力されたアドレス「０〜２５５」はそのままメモリ７
１に供給される。このため、メモリ７１からは上記領域
Ａの特性データがアドレスの「０」に対応するものから
順に読み出される。これに対し、制御信号ＣＳを“Ｈ”
レベルに設定すると、アドレスカウンタ７２から出力さ
れたアドレス「０〜２５５」はＥＸ−ＯＲ回路で反転さ
れて「２５５〜０」としてメモリ７１に供給される。こ
のため、メモリ７１からは上記領域Ａの特性データが、
アドレス「２５５」に対応するものから順に読み出され
ることになる。これは、言い換えれば、上記領域Ａに対
し対称となる領域Ｊの特性データがアドレス「０」に対
応するものから順に読み出されたことに相当する。同様
に、領域Ｂ，Ｃ，Ｄ，Ｅの特性データを読出す際に、制
御信号を“Ｈ”レベルに設定すると、上記領域Ｂ，Ｃ，
Ｄ，Ｅの特性データは領域Ｉ，Ｈ，Ｇ，Ｆの特性データ
として読み出されることになる。
【００３５】上記のようにメモリ７１から読み出された
のち、数値変換部６５において数値変換されたデータ
は、加算器６６で相互に加算されてフィルタリング処理
されたマッピングデータＭＦとして出力される。ここ
で、上記係数メモリ回路７からは、フィルタ係数データ
がＩチャネル成分とＱチャネル成分とに分けて時分割で
読み出され、数値変換部６５で順次数値変換される。こ
のため、加算器６６から出力されたデータは、Ｉチャネ
ルデータとＱチャネルデータとが時分割多重されたシリ
アルデータとなる。しかるに本実施例の回路では、上記
シリアルデータＭＦはシリアル／パラレル変換回路８に
入力され、ここでＩチャネルデータとＱチャネルデータ
とに分離される。
のち、数値変換部６５において数値変換されたデータ
は、加算器６６で相互に加算されてフィルタリング処理
されたマッピングデータＭＦとして出力される。ここ
で、上記係数メモリ回路７からは、フィルタ係数データ
がＩチャネル成分とＱチャネル成分とに分けて時分割で
読み出され、数値変換部６５で順次数値変換される。こ
のため、加算器６６から出力されたデータは、Ｉチャネ
ルデータとＱチャネルデータとが時分割多重されたシリ
アルデータとなる。しかるに本実施例の回路では、上記
シリアルデータＭＦはシリアル／パラレル変換回路８に
入力され、ここでＩチャネルデータとＱチャネルデータ
とに分離される。
【００３６】そして、これらのＩチャネルデータＭＦＩ
およびＱチャネルデータＭＦＱは、切替スイッチ９に入
力される。切替スイッチ９は、ディジタル変調方式によ
り通信が行なわれている状態、つまりディジタルモード
の状態では、上記ＩチャネルデータＭＦＩおよびＱチャ
ネルデータＭＦＱを選択して、直交変調器５に供給す
る。したがって直交変調器５からは、上記Ｉチャネルデ
ータＭＦＩおよびＱチャネルデータＭＦＱにより直交変
調された送信中間周波信号が出力される。そして、この
送信中間周波信号は、図示しない送信回路により無線チ
ャネル周波信号に周波数変換されるとともに、所定の送
信電力レベルに増幅されたのちアンテナから送信され
る。
およびＱチャネルデータＭＦＱは、切替スイッチ９に入
力される。切替スイッチ９は、ディジタル変調方式によ
り通信が行なわれている状態、つまりディジタルモード
の状態では、上記ＩチャネルデータＭＦＩおよびＱチャ
ネルデータＭＦＱを選択して、直交変調器５に供給す
る。したがって直交変調器５からは、上記Ｉチャネルデ
ータＭＦＩおよびＱチャネルデータＭＦＱにより直交変
調された送信中間周波信号が出力される。そして、この
送信中間周波信号は、図示しない送信回路により無線チ
ャネル周波信号に周波数変換されるとともに、所定の送
信電力レベルに増幅されたのちアンテナから送信され
る。
【００３７】一方、アナログ変調方式により通信が行な
われている状態、つまりアナログモードの状態では、切
替スイッチ９は固定振幅発生回路１０から発生された固
定振幅のディジタル信号を選択して直交変調器５に供給
する。このため、直交変調器５からは、このディジタル
信号に応じて周波数が一定の送信中間周波信号が出力さ
れ、この送信中間周波信号は図示しないＦＭ変調器に送
信局部発信信号として供給される。ＦＭ変調器では、上
記送信中間周波信号がアナログ音声信号によりＦＭ変調
される。このＦＭ変調された中間周波信号は、送信回路
により無線チャネル周波信号に周波数変換されるととも
に、所定の送信電力レベルに増幅されたのちアンテナか
ら送信される。
われている状態、つまりアナログモードの状態では、切
替スイッチ９は固定振幅発生回路１０から発生された固
定振幅のディジタル信号を選択して直交変調器５に供給
する。このため、直交変調器５からは、このディジタル
信号に応じて周波数が一定の送信中間周波信号が出力さ
れ、この送信中間周波信号は図示しないＦＭ変調器に送
信局部発信信号として供給される。ＦＭ変調器では、上
記送信中間周波信号がアナログ音声信号によりＦＭ変調
される。このＦＭ変調された中間周波信号は、送信回路
により無線チャネル周波信号に周波数変換されるととも
に、所定の送信電力レベルに増幅されたのちアンテナか
ら送信される。
【００３８】以上のような本実施例のπ／４ＤＱＰＳＫ
変調器によれば、次のような各種効果が奏せられる。 (1) 各シンボルごとに得られる位相位置情報をシフトレ
ジスタ６１，６２，６３にシフト入力し、この１シンボ
ルの位置情報がシフト入力されるごとに、係数メモリ回
路７から予め記憶してある所定サンプル（２５６サンプ
ル）分のフィルタ係数データを順次読出して、これらの
フィルタ係数データを上記シフトレジスタ６１，６２，
６３から並列出力された１０シンボル分の位置情報を基
に数値変換することにより、フィルタリングされたマッ
ピングデータを得るようにしている。
変調器によれば、次のような各種効果が奏せられる。 (1) 各シンボルごとに得られる位相位置情報をシフトレ
ジスタ６１，６２，６３にシフト入力し、この１シンボ
ルの位置情報がシフト入力されるごとに、係数メモリ回
路７から予め記憶してある所定サンプル（２５６サンプ
ル）分のフィルタ係数データを順次読出して、これらの
フィルタ係数データを上記シフトレジスタ６１，６２，
６３から並列出力された１０シンボル分の位置情報を基
に数値変換することにより、フィルタリングされたマッ
ピングデータを得るようにしている。
【００３９】すなわち、従来回路ではフィルタ係数を固
定し、２５６サンプルでサンプリングしたマッピングデ
ータをシフトレジスタに順次シフト入力してこれに上記
フィルタ係数を乗算することにより、フィルタリングさ
れたマッピングデータを得るようにしているのに対し、
本実施例の回路ではマッピングデータを固定しておき、
この状態で２５６サンプルに対応するフィルタ係数を係
数メモリ回路７から順次読出すことによりフィルタリン
グされたマッピングデータを得るようにしている。
定し、２５６サンプルでサンプリングしたマッピングデ
ータをシフトレジスタに順次シフト入力してこれに上記
フィルタ係数を乗算することにより、フィルタリングさ
れたマッピングデータを得るようにしているのに対し、
本実施例の回路ではマッピングデータを固定しておき、
この状態で２５６サンプルに対応するフィルタ係数を係
数メモリ回路７から順次読出すことによりフィルタリン
グされたマッピングデータを得るようにしている。
【００４０】したがって、従来では２５６０段のシフト
レジスタ、これに対応する２５６０個の乗算器およびそ
のゲートが必要だったのに対し、本実施例ではわずか１
０段のシフトレジスタ６１，６２，６３、１０個の数値
変換信号生成部６４および数値変換部６５とそのゲート
を設けるだけでよくなり、これによりフィルタ回路の回
路構成を大幅に簡単小形化することが可能となる。ま
た、ゲート数の減少により集積化を効率よく行なうこと
ができる。
レジスタ、これに対応する２５６０個の乗算器およびそ
のゲートが必要だったのに対し、本実施例ではわずか１
０段のシフトレジスタ６１，６２，６３、１０個の数値
変換信号生成部６４および数値変換部６５とそのゲート
を設けるだけでよくなり、これによりフィルタ回路の回
路構成を大幅に簡単小形化することが可能となる。ま
た、ゲート数の減少により集積化を効率よく行なうこと
ができる。
【００４１】(2) マッピング／フィルタ回路７におい
て、Ｉチャネルデータに対するマッピングおよびフィル
タリング処理とＱチャネルデータに対するマッピングお
よびフィルタリング処理とを時分割で行なうようにして
いる。したがって、Ｉチャネルデータ用のマッピング／
フィルタ回路とＱチャネルデータ用のマッピング／フィ
ルタ回路とをそれぞれ設ける必要がなく、これにより回
路構成を大幅に簡単小形化することができる。
て、Ｉチャネルデータに対するマッピングおよびフィル
タリング処理とＱチャネルデータに対するマッピングお
よびフィルタリング処理とを時分割で行なうようにして
いる。したがって、Ｉチャネルデータ用のマッピング／
フィルタ回路とＱチャネルデータ用のマッピング／フィ
ルタ回路とをそれぞれ設ける必要がなく、これにより回
路構成を大幅に簡単小形化することができる。
【００４２】(3) メモリ７１にフィルタリング処理済み
のフィルタ係数データを記憶しておき、このデータに対
し簡単な論理処理を行なうことによりフィルタリングさ
れたマッピングデータを得るようにしている。このた
め、マッピングデータにフィルタ係数データを乗算する
ための乗算器を不要にすることができ、これによりフィ
ルタ回路の回路構成をさらに簡単小形化することができ
る。
のフィルタ係数データを記憶しておき、このデータに対
し簡単な論理処理を行なうことによりフィルタリングさ
れたマッピングデータを得るようにしている。このた
め、マッピングデータにフィルタ係数データを乗算する
ための乗算器を不要にすることができ、これによりフィ
ルタ回路の回路構成をさらに簡単小形化することができ
る。
【００４３】(4) メモリ７１に、直交軸上の第１象限に
係わるフィルタ係数データのみを記憶しておき、このフ
ィルタ係数データを各シンボルの位相位置情報を基に数
値変換することによりフィルタリングされたデータを得
るようにしている。このため、直交軸上のすべての象限
のデータを記憶しておく場合に比べて、メモリ７１の必
要容量を減少させることができ、これにより回路を安価
にすることが可能となる。
係わるフィルタ係数データのみを記憶しておき、このフ
ィルタ係数データを各シンボルの位相位置情報を基に数
値変換することによりフィルタリングされたデータを得
るようにしている。このため、直交軸上のすべての象限
のデータを記憶しておく場合に比べて、メモリ７１の必
要容量を減少させることができ、これにより回路を安価
にすることが可能となる。
【００４４】(5) フィルタ回路のフィルタリング特性と
して、インパルスレスポンスが最大振幅レベルを中心に
線対称となるルートロールオフフィルタの特性を採用
し、メモリ７１に上記インパルスレスポンスの一方側の
特性Ｌのみを記憶している。そして、ＥＸ−ＯＲ回路７
３によりアドレスを反転させてメモリ７１をアクセスす
ることにより、インパルスレスポンスの上記一方側の特
性Ｌを他方側の特性Ｒとして読出すようにしている。し
たがって、これによってもメモリ７１の必要容量を低減
することができ、この結果回路構成のより一層の小形化
と回路価格の低減を図ることが可能となる。
して、インパルスレスポンスが最大振幅レベルを中心に
線対称となるルートロールオフフィルタの特性を採用
し、メモリ７１に上記インパルスレスポンスの一方側の
特性Ｌのみを記憶している。そして、ＥＸ−ＯＲ回路７
３によりアドレスを反転させてメモリ７１をアクセスす
ることにより、インパルスレスポンスの上記一方側の特
性Ｌを他方側の特性Ｒとして読出すようにしている。し
たがって、これによってもメモリ７１の必要容量を低減
することができ、この結果回路構成のより一層の小形化
と回路価格の低減を図ることが可能となる。
【００４５】(6) 直交変調器５の前段に切替スイッチ９
を設け、アナログモードの場合に、この切替スイッチ９
によりマッピングデータＭＦＩ，ＭＦＱに代わって振幅
が固定されたディジタル信号ＡＤＴを選択して直交変調
器５に供給し、これにより直交変調器５から周波数が一
定の中間周波信号を発生させるようにしている。したが
って、アナログモード専用の送信局部発振器を設ける必
要がなくなり、これによりディジタルモードとアナログ
モードとが混在したデュアルモードタイプの移動無線通
信機の回路構成を簡単小形化することが可能となる。
を設け、アナログモードの場合に、この切替スイッチ９
によりマッピングデータＭＦＩ，ＭＦＱに代わって振幅
が固定されたディジタル信号ＡＤＴを選択して直交変調
器５に供給し、これにより直交変調器５から周波数が一
定の中間周波信号を発生させるようにしている。したが
って、アナログモード専用の送信局部発振器を設ける必
要がなくなり、これによりディジタルモードとアナログ
モードとが混在したデュアルモードタイプの移動無線通
信機の回路構成を簡単小形化することが可能となる。
【００４６】なお、本発明は上記実施例に限定されるも
のではない。例えば、前記実施例のようにフィルタ回路
としてルートロールオフフィルタを使用すると、ロール
オフフィルタを使用した場合とは異なり、符号間干渉を
零にすることは困難である。符号間干渉があると、バー
スト送信波形にはその立上がり部分および立下がり部分
にそれぞれラッパ状の波形が現れ、この波形によりバー
スト送信波形の立上がりおよび立下がりの特性が急峻に
なる。これらの特性をフーリエ展開すると種々の周波数
に展開される。すなわち、ルートロールオフフィルタを
使用した場合のバースト送信には広い周波数帯域が必要
となる。
のではない。例えば、前記実施例のようにフィルタ回路
としてルートロールオフフィルタを使用すると、ロール
オフフィルタを使用した場合とは異なり、符号間干渉を
零にすることは困難である。符号間干渉があると、バー
スト送信波形にはその立上がり部分および立下がり部分
にそれぞれラッパ状の波形が現れ、この波形によりバー
スト送信波形の立上がりおよび立下がりの特性が急峻に
なる。これらの特性をフーリエ展開すると種々の周波数
に展開される。すなわち、ルートロールオフフィルタを
使用した場合のバースト送信には広い周波数帯域が必要
となる。
【００４７】そこで、この不具合を解消するために、送
信回路の高周波スイッチをバースト送信波形の立上がり
部分および立下がり部分に対応する期間だけゲート閉状
態となるように制御するとよい。このようにすると、上
記バースト送信波形の立上がり部分および立下がり部分
に現れるラッパ状の波形は抑圧され、これにより伝送帯
域が不必要に広がる不具合は防止される。
信回路の高周波スイッチをバースト送信波形の立上がり
部分および立下がり部分に対応する期間だけゲート閉状
態となるように制御するとよい。このようにすると、上
記バースト送信波形の立上がり部分および立下がり部分
に現れるラッパ状の波形は抑圧され、これにより伝送帯
域が不必要に広がる不具合は防止される。
【００４８】また、送信回路における周波数変換後のス
ペクトラムを正常なものにするために、例えば図１１に
示すようにシリアル／パラレル変換回路１から出力され
たデータストリームＸk の信号路に排他的論理和回路１
２を介挿するように構成するとよい。
ペクトラムを正常なものにするために、例えば図１１に
示すようにシリアル／パラレル変換回路１から出力され
たデータストリームＸk の信号路に排他的論理和回路１
２を介挿するように構成するとよい。
【００４９】すなわち、直交変調器５から出力された変
調後の送信中間周波信号は、送信回路の周波数変換器に
おいて無線チャネル周波数に周波数変換される。図９は
周波数変換器の構成の一例を示すものである。同図にお
いて、変調された送信中間周波信号（周波数ｆ1 ）はミ
キサ８１に入力され、このミキサ８１で局部発振器８２
から出力された局部発振信号（周波数ｆ0 ）とミキシン
グされて、無線チャネル周波信号に変換される。このと
き、無線チャネル周波信号の周波数としては、ｆ0 ＋ｆ
1 およびｆ0 −ｆ1 の２つが現れる。ここで、上記送信
中間周波信号は変調によりｆa 〜ｆb の帯域を有するも
のとすると、 ｆ0 ＋ｆ1 はｆ0 ＋ｆa 〜ｆ0 ＋ｆb ｆ0 −ｆ1 はｆ0 −ｆb 〜ｆ0 −ｆa となる。この周波数特性を図１０に示す。同図から明ら
かなように、ｆa ＜ｆbとすると周波数変換によりＬＳ
Ｂ現れるスペクトラムは反転したものとなる。
調後の送信中間周波信号は、送信回路の周波数変換器に
おいて無線チャネル周波数に周波数変換される。図９は
周波数変換器の構成の一例を示すものである。同図にお
いて、変調された送信中間周波信号（周波数ｆ1 ）はミ
キサ８１に入力され、このミキサ８１で局部発振器８２
から出力された局部発振信号（周波数ｆ0 ）とミキシン
グされて、無線チャネル周波信号に変換される。このと
き、無線チャネル周波信号の周波数としては、ｆ0 ＋ｆ
1 およびｆ0 −ｆ1 の２つが現れる。ここで、上記送信
中間周波信号は変調によりｆa 〜ｆb の帯域を有するも
のとすると、 ｆ0 ＋ｆ1 はｆ0 ＋ｆa 〜ｆ0 ＋ｆb ｆ0 −ｆ1 はｆ0 −ｆb 〜ｆ0 −ｆa となる。この周波数特性を図１０に示す。同図から明ら
かなように、ｆa ＜ｆbとすると周波数変換によりＬＳ
Ｂ現れるスペクトラムは反転したものとなる。
【００５０】そこで、図１４のように規定した差動符号
化前のデータＸk ，Ｙk と位相偏移量Δφとの関係を基
に、差動符号化されたデータのスペクトラム反転を行な
う。すなわち、図９に示したＬＳＢのスペクトラムとＵ
ＳＢのスペクトラムとを比較すると、周波数が変化の絶
対値は互いに等しく極性だけが異なることが分かる。ま
た図１４を見ると、差動符号化される前のデータＸk ，
Ｙk のうち位相極性を表わすものは、本例ではデータＸ
k であることが分かる。つまり、データＸk が“０”の
とき位相偏移Δφの方向は「正」に、またデータＸk が
“１”のとき位相偏移Δφの方向は「負」になってい
る。
化前のデータＸk ，Ｙk と位相偏移量Δφとの関係を基
に、差動符号化されたデータのスペクトラム反転を行な
う。すなわち、図９に示したＬＳＢのスペクトラムとＵ
ＳＢのスペクトラムとを比較すると、周波数が変化の絶
対値は互いに等しく極性だけが異なることが分かる。ま
た図１４を見ると、差動符号化される前のデータＸk ，
Ｙk のうち位相極性を表わすものは、本例ではデータＸ
k であることが分かる。つまり、データＸk が“０”の
とき位相偏移Δφの方向は「正」に、またデータＸk が
“１”のとき位相偏移Δφの方向は「負」になってい
る。
【００５１】このため、図１１に示すごとく排他的論理
和回路１２を制御信号ＳＳにより制御することにより、
データＸk の極性を適宜反転させる。このようにする
と、周波数変換後のスペクトラムはＬＳＢおよびＵＳＢ
のいずれをとっても正常なものとなり、これによりスペ
クトラム反転を気に掛ける異なく周波数変換を行なうこ
とが可能となる。
和回路１２を制御信号ＳＳにより制御することにより、
データＸk の極性を適宜反転させる。このようにする
と、周波数変換後のスペクトラムはＬＳＢおよびＵＳＢ
のいずれをとっても正常なものとなり、これによりスペ
クトラム反転を気に掛ける異なく周波数変換を行なうこ
とが可能となる。
【００５２】さらに、前記実施例ではマッピング／フィ
ルタ回路６に位置情報生成部６０を設け、ここで各シン
ボルの位相位置情報を生成するようにしたが、差動符号
化回路に差動符号化機能と位置情報生成機能を持たせて
位相位置情報を出力するように構成してもよい。
ルタ回路６に位置情報生成部６０を設け、ここで各シン
ボルの位相位置情報を生成するようにしたが、差動符号
化回路に差動符号化機能と位置情報生成機能を持たせて
位相位置情報を出力するように構成してもよい。
【００５３】その他、マッピング／フィルタ回路の回路
構成や係数メモリ回路の回路構成、１シンボルのデータ
に対するサンプル数などについても、本発明の要旨を逸
脱しない範囲で種々変形して実施できる。
構成や係数メモリ回路の回路構成、１シンボルのデータ
に対するサンプル数などについても、本発明の要旨を逸
脱しない範囲で種々変形して実施できる。
【００５４】
【発明の効果】以上上述したように本発明では、複数系
列のデータストリームの各シンボルごとに、この着目し
たシンボルのビット情報とその１シンボル前に伝送され
た搬送波の位相振幅平面上の位置情報とから上記着目し
たシンボルを伝送する搬送波の位相振幅平面上の位置情
報を得て、この位置情報をシンボルレートに同期して複
数段のシフトレジスタに直列にシフト入力し、このシフ
トレジスタから並列出力された各位置情報からその振幅
情報をそれぞれ検出している。またそれと並行して、シ
ンボルレートの複数倍の周波数を有するサンプルクロッ
クに同期してアドレスを出力し、このアドレスと上記シ
フトレジスタの所定段目に記憶されている位置情報とを
基に、上記所定段目に対応したフィルタ係数情報を出力
し、このフィルタ係数情報と上記各振幅情報とをそれぞ
れ演算してその各演算結果の総和を求め、この総和値を
波形整形された変調データとして出力するようにしてい
る。
列のデータストリームの各シンボルごとに、この着目し
たシンボルのビット情報とその１シンボル前に伝送され
た搬送波の位相振幅平面上の位置情報とから上記着目し
たシンボルを伝送する搬送波の位相振幅平面上の位置情
報を得て、この位置情報をシンボルレートに同期して複
数段のシフトレジスタに直列にシフト入力し、このシフ
トレジスタから並列出力された各位置情報からその振幅
情報をそれぞれ検出している。またそれと並行して、シ
ンボルレートの複数倍の周波数を有するサンプルクロッ
クに同期してアドレスを出力し、このアドレスと上記シ
フトレジスタの所定段目に記憶されている位置情報とを
基に、上記所定段目に対応したフィルタ係数情報を出力
し、このフィルタ係数情報と上記各振幅情報とをそれぞ
れ演算してその各演算結果の総和を求め、この総和値を
波形整形された変調データとして出力するようにしてい
る。
【００５５】したがって本発明によれば、フィルタのゲ
ート数を低減し、これにより回路構成の大幅な小形化を
実現できるπ／４シフトＤＱＰＳＫ変調器を提供するこ
とができる。
ート数を低減し、これにより回路構成の大幅な小形化を
実現できるπ／４シフトＤＱＰＳＫ変調器を提供するこ
とができる。
【図１】本発明の一実施例に係わるπ／４シフトＤＱＰ
ＳＫ変調器の構成を示す回路ブロック図。
ＳＫ変調器の構成を示す回路ブロック図。
【図２】図１に示したマッピング／フィルタ回路の構成
を示す回路ブロック図。
を示す回路ブロック図。
【図３】π／４シフトＤＱＰＳＫ方式における直交軸上
の位相位置を示す図。
の位相位置を示す図。
【図４】ルートロールオフフィルタのインパルスレスポ
ンスを示す図。
ンスを示す図。
【図５】図１に示した係数メモリ回路の構成を示す回路
ブロック図。
ブロック図。
【図６】図５に示した回路の動作説明に使用するための
図。
図。
【図７】図２に示したマッピング／フィルタ回路におけ
る数値変換制御信号生成部に入力される位置情報と出力
される制御信号との対応関係を示す図。
る数値変換制御信号生成部に入力される位置情報と出力
される制御信号との対応関係を示す図。
【図８】図２に示したマッピング／フィルタ回路におけ
る数値変換部の構成を示す回路図。
る数値変換部の構成を示す回路図。
【図９】送信回路の周波数変換器の構成の一例を示す
図。
図。
【図１０】周波数変換後の送信チャネル信号のスペクト
ラム特性を示す図。
ラム特性を示す図。
【図１１】本発明の他の実施例に係わるπ／４シフトＤ
ＱＰＳＫ変調器の要部構成を示す回路ブロック図。
ＱＰＳＫ変調器の要部構成を示す回路ブロック図。
【図１２】従来のおけるπ／４シフトＤＱＰＳＫ変調器
の構成の一例を示す回路ブロック図。
の構成の一例を示す回路ブロック図。
【図１３】従来のπ／４シフトＤＱＰＳＫ変調器に使用
されるフィルタ回路の構成の一例を示す回路ブロック
図。
されるフィルタ回路の構成の一例を示す回路ブロック
図。
【図１４】π／４シフトＤＱＰＳＫ方式における入力デ
ィジタル信号Ｘk ，Ｙk と位相変化量Δφとの関係を示
す図。
ィジタル信号Ｘk ，Ｙk と位相変化量Δφとの関係を示
す図。
【図１５】π／４シフトＤＱＰＳＫ方式におけるマッピ
ング位置を示す図。
ング位置を示す図。
１，８…シリアル／パラレル変換回路（Ｓ／Ｐ） ２…差動符号化回路 ５…直交変調器 ６…マッピング／フィルタ回路 ７…係数メモリ回路 ９…切替スイッチ １０…固定振幅発生回路 ６０…位置情報生成部 ６１，６２，６３…シフトレジスタ ６４…数値変換制御信号生成部 ６５…数値変換部 ６６…加算器 ７１…係数メモリ ７２…係数メモリアドレスカウンタ １２，７３，６５２…排他的論理和回路（ＥＸ−ＯＲ回
路） ７４ａ，７４ｂ，７５…Ｄフリップフロップ ６５１…アンドゲート ８１…ミキサ ８２…送信局部発振器
路） ７４ａ，７４ｂ，７５…Ｄフリップフロップ ６５１…アンドゲート ８１…ミキサ ８２…送信局部発振器
Claims (4)
- 【請求項１】 送信データストリームを複数系列のデー
タストリームに変換するためのシリアル／パラレル変換
手段と、 このシリアル／パラレル変換手段から出力された前記複
数系列のデータストリームの各シンボルごとに、この着
目したシンボルのビット情報とその１シンボル前に伝送
された搬送波の位相振幅平面上の位置情報とから、前記
着目したシンボルを伝送する搬送波の位相振幅平面上の
位置情報を得るための位置情報生成手段と、 この位置情報生成手段から出力された位置情報をシンボ
ルレートに同期して直列にシフト入力し、１シンボルが
入力されるごとに記憶中の所定シンボル数の位置情報を
並列に出力するためのシフトレジスタと、 このシフトレジスタから並列出力された各位置情報から
その振幅情報をそれぞれ検出するための振幅情報検出手
段と、 前記シンボルレートの複数倍の周波数を有するサンプル
クロックに同期してカウント動作を行ない、そのカウン
ト値に応じたアドレスを出力するためのアドレス発生手
段と、 このアドレス発生手段から出力されたアドレス値と前記
シフトレジスタの所定段目に記憶されている位置情報と
を基に、上記所定段目に対応したフィルタ係数情報を出
力するための記憶手段と、 この記憶手段から出力されたフィルタ係数情報と、前記
振幅情報検出手段により得られた各振幅情報とをそれぞ
れ演算するための複数の演算手段と、 この演算手段により得られた各演算結果の総和を求め、
この総和値を波形整形された変調データとして出力する
ための総和手段とを具備したことを特徴とするπ／４シ
フトＤＱＰＳＫ変調器。 - 【請求項２】 振幅情報検出手段は、シフトレジスタか
ら並列出力された各位置情報から同相成分の振幅情報お
よび直交位相成分の振幅情報をそれぞれ検出してこれら
の振幅情報を時分割で出力し、 演算手段は、記憶手段から出力されたフィルタ係数情報
と、上記振幅情報検出手段から出力された同相成分の振
幅情報および直交位相成分の振幅情報とを時分割でそれ
ぞれ演算してその演算結果を出力し、 かつ総和手段は、各演算手段から時分割で出力された演
算結果の総和を求めるとともに、この総和出力を同相成
分に対応する総和出力と直交位相成分に対応する総和出
力とに分離するようにしたことを特徴とする請求項１に
記載のπ／４シフトＤＱＰＳＫ変調器。 - 【請求項３】 記憶手段は、フィルタリング処理済みの
フィルタ係数情報を予め記憶していることを特徴とする
請求項１に記載のπ／４シフトＤＱＰＳＫ変調器。 - 【請求項４】 記憶手段は、振幅最大点を中心に線対称
をなすルートロールオフフィルタのインパルスレスポン
スのうちの一方の特性のみを記憶し、 アドレス発生手段は、上記記憶手段に記憶されていない
他方の特性を読出す場合には、カウント値を論理反転し
たアドレスを上記記憶手段に供給することを特徴とする
請求項１に記載のπ／４シフトＤＱＰＳＫ変調器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104586A JPH06315039A (ja) | 1993-04-30 | 1993-04-30 | π／４シフトＤＱＰＳＫ変調器 |
| CN94190247A CN1070327C (zh) | 1993-04-30 | 1994-02-23 | π/4移位差分编码四相移相键控调制器 |
| PCT/JP1994/000276 WO1994026050A1 (fr) | 1993-04-30 | 1994-02-23 | MODULATEUR DQPSK A DECALAGE π/4 |
| US08/360,710 US5528631A (en) | 1993-04-30 | 1994-02-23 | π/4 shifted DQPSK modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104586A JPH06315039A (ja) | 1993-04-30 | 1993-04-30 | π／４シフトＤＱＰＳＫ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06315039A true JPH06315039A (ja) | 1994-11-08 |
Family
ID=14384547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5104586A Pending JPH06315039A (ja) | 1993-04-30 | 1993-04-30 | π／４シフトＤＱＰＳＫ変調器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5528631A (ja) |
| JP (1) | JPH06315039A (ja) |
| CN (1) | CN1070327C (ja) |
| WO (1) | WO1994026050A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0998195A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | デジタル変調器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604770A (en) * | 1994-10-13 | 1997-02-18 | Hewlett-Packard Company | PI/4 DQPSK modulation with coarse mapper precession and fine filter precession |
| US5818867A (en) * | 1996-09-09 | 1998-10-06 | Itt Industries, Inc. | QPSK/QBL-MSK waveform enhancement |
| JPH10112735A (ja) * | 1996-10-04 | 1998-04-28 | Matsushita Electric Ind Co Ltd | Ｄｑｐｓｋ変調用マッピング回路 |
| US6396880B1 (en) | 1998-04-17 | 2002-05-28 | Analog Devices Inc | π/4 DQPSK encoder and modulator |
| US6373903B1 (en) * | 1998-08-31 | 2002-04-16 | Ericsson, Inc. | Apparatus and method for increasing the effective data rate in communication systems utilizing phase modulation |
| US6258065B1 (en) * | 1999-03-26 | 2001-07-10 | Core Dynamics, Inc. | Surgical instrument seal assembly |
| US6628727B1 (en) * | 2000-01-10 | 2003-09-30 | Syncomm Technology Corporation | Apparatus and method for performing π/4-DQPSK baseband modulation based on a signal mapping to be simplified |
| US7248646B1 (en) * | 2002-04-19 | 2007-07-24 | Analog Devices Inc. | Digital reconfigurable core for multi-mode base-band transmitter |
| KR100548345B1 (ko) * | 2003-05-13 | 2006-02-02 | 엘지전자 주식회사 | 소프트 결정 방식을 이용한 복조 방법 |
| US7469022B2 (en) * | 2004-11-23 | 2008-12-23 | Via Technologies, Inc. | Methods and apparatus for symmetrical phase-shift keying |
| US7860191B2 (en) | 2007-09-07 | 2010-12-28 | Qualcomm Incorporated | Optimal two-layer coherent demodulation for D-PSK (Differential Phase Shift Keying) |
| CN102155924B (zh) * | 2010-12-17 | 2012-07-04 | 南京航空航天大学 | 基于绝对相位恢复的四步相移方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361047A (en) * | 1990-02-13 | 1994-11-01 | Hitachi, Ltd. | PI/4 shift QPSK modulator and communication apparatus used therewith |
| JP2941331B2 (ja) * | 1990-02-13 | 1999-08-25 | 株式会社日立製作所 | π／４シフトＱＰＳＫ変調器及びそれを用いた通信装置 |
| JP2968350B2 (ja) * | 1991-01-11 | 1999-10-25 | 三菱電機株式会社 | 直交変調回路 |
| US5157693A (en) * | 1991-04-01 | 1992-10-20 | Motorola, Inc. | Digital modulation circuit |
| JP3342877B2 (ja) * | 1991-05-27 | 2002-11-11 | 株式会社東芝 | ディジタル無線通信装置とその変調回路 |
| US5369378A (en) * | 1992-02-13 | 1994-11-29 | Sanyo Electric Co., Ltd. | Digital DQPSK modulator |
| US5373532A (en) * | 1992-09-11 | 1994-12-13 | Fujitsu Limited | π/4 quadrature phase shift keying modulator |
-
1993
- 1993-04-30 JP JP5104586A patent/JPH06315039A/ja active Pending
-
1994
- 1994-02-23 CN CN94190247A patent/CN1070327C/zh not_active Expired - Fee Related
- 1994-02-23 WO PCT/JP1994/000276 patent/WO1994026050A1/ja active Application Filing
- 1994-02-23 US US08/360,710 patent/US5528631A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0998195A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | デジタル変調器 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1994026050A1 (fr) | 1994-11-10 |
| US5528631A (en) | 1996-06-18 |
| CN1070327C (zh) | 2001-08-29 |
| CN1108868A (zh) | 1995-09-20 |
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