JPH06302810A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06302810A JPH06302810A JP8434593A JP8434593A JPH06302810A JP H06302810 A JPH06302810 A JP H06302810A JP 8434593 A JP8434593 A JP 8434593A JP 8434593 A JP8434593 A JP 8434593A JP H06302810 A JPH06302810 A JP H06302810A
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Abstract
(57)【要約】
【目的】 ターンオフ特性を向上させ、かつターンオフ
時の電流集中による素子破壊を防ぐ半導体領域を実現す
る。 【構成】 アノード領域の上面に形成されているベース
領域の表面部に、ゲート領域から所定間隔を隔てて、ゲ
ート領域と同じ導電型の分離領域25を形成し、その分
離領域はカソード電極28によってカソード領域と接続
されている。そして、上記ゲート領域に接続するゲート
電極27とカソード電極28とが、互いにシリコン酸化
膜26によって電気的に絶縁されて、くし形に形成され
ている。さらに、ゲート電極27の各突出部の先端と分
離領域25との間の距離を、ゲートボンディング用パッ
ド30から最も遠い位置で最小とし(L1 )、ゲートボ
ンディング用パッド30に近づくにつれて順番に大きく
する(L2 ,L3 ,L4 )。
時の電流集中による素子破壊を防ぐ半導体領域を実現す
る。 【構成】 アノード領域の上面に形成されているベース
領域の表面部に、ゲート領域から所定間隔を隔てて、ゲ
ート領域と同じ導電型の分離領域25を形成し、その分
離領域はカソード電極28によってカソード領域と接続
されている。そして、上記ゲート領域に接続するゲート
電極27とカソード電極28とが、互いにシリコン酸化
膜26によって電気的に絶縁されて、くし形に形成され
ている。さらに、ゲート電極27の各突出部の先端と分
離領域25との間の距離を、ゲートボンディング用パッ
ド30から最も遠い位置で最小とし(L1 )、ゲートボ
ンディング用パッド30に近づくにつれて順番に大きく
する(L2 ,L3 ,L4 )。
Description
【0001】
【産業上の利用分野】本発明は、サイリスタ、トランジ
スタ等の半導体装置に係わり、特に素子破壊を防ぐ構造
を有する半導体装置に関する。
スタ等の半導体装置に係わり、特に素子破壊を防ぐ構造
を有する半導体装置に関する。
【0002】
【従来の技術】サイリスタ、トランジスタは、最も基本
的な半導体装置として電力制御やスイッチングなどに広
く利用されている。そして、スイッチング特性の向上や
低損失化の要求に加えて、特に大電力を制御するパワー
半導体デバイスでは、素子破壊を防ぐための研究が重要
となっている。以下、一般的なサイリスタを採り上げ、
図6および図7を参照しながら、その構造および動作を
説明する。
的な半導体装置として電力制御やスイッチングなどに広
く利用されている。そして、スイッチング特性の向上や
低損失化の要求に加えて、特に大電力を制御するパワー
半導体デバイスでは、素子破壊を防ぐための研究が重要
となっている。以下、一般的なサイリスタを採り上げ、
図6および図7を参照しながら、その構造および動作を
説明する。
【0003】図6は、サイリスタを上面から見た図であ
り、電極の構成を示している。そして、図6のA−A’
線で上記サイリスタを切断したときの断面構造が図7
(a)であり、B−B’線で切断したときの断面構造が
図7(b)である。
り、電極の構成を示している。そして、図6のA−A’
線で上記サイリスタを切断したときの断面構造が図7
(a)であり、B−B’線で切断したときの断面構造が
図7(b)である。
【0004】図6において、サイリスタの上面には、ゲ
ート電極6とカソード電極7とがシリコン酸化膜5によ
って電気的に絶縁されながら、くし形に互いに入り組ん
で形成されている。そして、ゲート電極6上の端部には
ゲートボンディング用パッド9が形成されており、カソ
ード電極7上の端部にはカソードボンディング用パッド
10が形成されている。なお、ゲート電極6およびカソ
ード電極7を保護するパッシベーションは、図面を見や
すくするために省略してある。
ート電極6とカソード電極7とがシリコン酸化膜5によ
って電気的に絶縁されながら、くし形に互いに入り組ん
で形成されている。そして、ゲート電極6上の端部には
ゲートボンディング用パッド9が形成されており、カソ
ード電極7上の端部にはカソードボンディング用パッド
10が形成されている。なお、ゲート電極6およびカソ
ード電極7を保護するパッシベーションは、図面を見や
すくするために省略してある。
【0005】図6のA−A’断面、すなわち図7(a)
において、p+ 型アノード領域1の上面にはn- 型ベー
ス領域2が形成されており、そのn- 型ベース領域2の
表面部にはp型ゲート領域3が形成されている。そし
て、p型ゲート領域3内の表面部には選択的にn+ 型カ
ソード領域4が形成されている。さらに、p型ゲート領
域3の表面に接続してゲート電極6が形成されている。
また、n+ 型カソード領域4の表面に接続してカソード
電極7が形成されており、そのカソード電極7はp型ゲ
ート領域3の表面に形成されているシリコン酸化膜5の
上面にまで広がっている。さらに、p+ 型アノード領域
1の下面には、一様にアノード電極8が形成されてい
る。
において、p+ 型アノード領域1の上面にはn- 型ベー
ス領域2が形成されており、そのn- 型ベース領域2の
表面部にはp型ゲート領域3が形成されている。そし
て、p型ゲート領域3内の表面部には選択的にn+ 型カ
ソード領域4が形成されている。さらに、p型ゲート領
域3の表面に接続してゲート電極6が形成されている。
また、n+ 型カソード領域4の表面に接続してカソード
電極7が形成されており、そのカソード電極7はp型ゲ
ート領域3の表面に形成されているシリコン酸化膜5の
上面にまで広がっている。さらに、p+ 型アノード領域
1の下面には、一様にアノード電極8が形成されてい
る。
【0006】一方、図6のB−B’断面、すなわち図7
(b)においては、図7(a)と同様にp+ 型アノード
領域1、n- 型ベース領域2、およびp型ゲート領域3
が形成されている。そして、p型ゲート領域3内には、
図7(a)と異なり、他の半導体領域は形成されていな
い。さらに、p型ゲート領域3の表面に接続してゲート
電極6が形成されている。また、p型ゲート領域3の表
面に形成されているシリコン酸化膜5の上面には、カソ
ード電極7が形成されている。さらに、p+ 型アノード
領域1の下面には、一様にアノード電極8が形成されて
いる。
(b)においては、図7(a)と同様にp+ 型アノード
領域1、n- 型ベース領域2、およびp型ゲート領域3
が形成されている。そして、p型ゲート領域3内には、
図7(a)と異なり、他の半導体領域は形成されていな
い。さらに、p型ゲート領域3の表面に接続してゲート
電極6が形成されている。また、p型ゲート領域3の表
面に形成されているシリコン酸化膜5の上面には、カソ
ード電極7が形成されている。さらに、p+ 型アノード
領域1の下面には、一様にアノード電極8が形成されて
いる。
【0007】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、ゲート電極6からゲート電流
を流すことによって行う。すなわち、ゲート電流がn+
型カソード領域4からn- 型ベース領域2への電子の流
入を引き起こし、そのn- 型ベース領域2へ流入した電
子がp+ 型アノード領域1との接合面に到達すると、p
+ 型アノード領域1からn- 型ベース領域2へホールを
注入させる。このホールがn+ 型カソード領域4からn
- 型ベース領域2への電子の流入を促進するようにな
り、サイリスタはラッチアップする。
する。ターンオン動作は、ゲート電極6からゲート電流
を流すことによって行う。すなわち、ゲート電流がn+
型カソード領域4からn- 型ベース領域2への電子の流
入を引き起こし、そのn- 型ベース領域2へ流入した電
子がp+ 型アノード領域1との接合面に到達すると、p
+ 型アノード領域1からn- 型ベース領域2へホールを
注入させる。このホールがn+ 型カソード領域4からn
- 型ベース領域2への電子の流入を促進するようにな
り、サイリスタはラッチアップする。
【0008】ターンオフ動作は、ゲート電極6からゲー
ト電流を引き抜く(ターンオン時と逆方向の電流を流
す)ことによって行う。すなわち、n- 型ベース領域2
に蓄積している過剰ホールを、p型ゲート領域3を介し
てゲート電極6から引き抜き、n- 型ベース領域2とp
型ゲート領域3との間のpn接合部に空乏層を形成させ
て上記ラッチアップ状態を解除し、アノード・カソード
間の主電流を遮断してサイリスタをオフさせる。
ト電流を引き抜く(ターンオン時と逆方向の電流を流
す)ことによって行う。すなわち、n- 型ベース領域2
に蓄積している過剰ホールを、p型ゲート領域3を介し
てゲート電極6から引き抜き、n- 型ベース領域2とp
型ゲート領域3との間のpn接合部に空乏層を形成させ
て上記ラッチアップ状態を解除し、アノード・カソード
間の主電流を遮断してサイリスタをオフさせる。
【0009】
【発明が解決しようとする課題】上記サイリスタは、図
6および図7に示すように、n+ 型カソード領域4はカ
ソード電極7の複数の突出部の下方にのみ形成されてお
り、同図の右側の部分では、カソード電極7の下方には
シリコン酸化膜5によって絶縁されてp型ゲート領域3
が形成されている。そして、このカソード電極7の下方
に形成されているp型ゲート領域3にゲート容量が生じ
る。
6および図7に示すように、n+ 型カソード領域4はカ
ソード電極7の複数の突出部の下方にのみ形成されてお
り、同図の右側の部分では、カソード電極7の下方には
シリコン酸化膜5によって絶縁されてp型ゲート領域3
が形成されている。そして、このカソード電極7の下方
に形成されているp型ゲート領域3にゲート容量が生じ
る。
【0010】ところで、サイリスタのターンオフ時には
アノード電圧が上昇する。そして、このアノード電圧の
上昇に伴い、変位電流C・dv/dtが発生する。(C
はゲート容量、dv/dtはアノード電圧の時間変化率
を表す)ここで、ゲート電極6の下方に形成されている
p型ゲート領域3の近傍に生じる変位電流は、ほぼ均等
にゲート電極6に流れ込むが、カソード電極7の下方に
形成されているp型ゲート領域3の近傍に生じる変位電
流は、その位置から最も近い電極であるゲート電極6の
先端部に集中して流れ込んでしまう。
アノード電圧が上昇する。そして、このアノード電圧の
上昇に伴い、変位電流C・dv/dtが発生する。(C
はゲート容量、dv/dtはアノード電圧の時間変化率
を表す)ここで、ゲート電極6の下方に形成されている
p型ゲート領域3の近傍に生じる変位電流は、ほぼ均等
にゲート電極6に流れ込むが、カソード電極7の下方に
形成されているp型ゲート領域3の近傍に生じる変位電
流は、その位置から最も近い電極であるゲート電極6の
先端部に集中して流れ込んでしまう。
【0011】このため、ターンオフ時には、アノード・
カソード間をオフさせるための電流引抜きに加えて、上
記変位電流もあわせて引き抜かなければならない。した
がって、変位電流の分だけ多くの電流をゲート電極6か
ら引き抜かなければターンオフしなくなり、ターンオフ
・ゲインが悪化してしまう。
カソード間をオフさせるための電流引抜きに加えて、上
記変位電流もあわせて引き抜かなければならない。した
がって、変位電流の分だけ多くの電流をゲート電極6か
ら引き抜かなければターンオフしなくなり、ターンオフ
・ゲインが悪化してしまう。
【0012】また、上述したように、カソード電極7の
下方に形成されているp型ゲート領域3の近傍に生じる
変位電流はゲート電極6の先端部に集中してしまうが、
このゲート電極6の先端部は、ゲートボンディング用パ
ッド9から最も離れた位置であり、ターンオフ時に引き
抜き電流が集中しやすい位置である。なぜならば、ゲー
トボンディング用パッド9からの距離が大きくなるにし
たがって、ゲート電極6による電圧降下が大きくなるた
めである。すなわち、ゲートボンディング用パッド9の
近傍では十分なゲート電流を引き抜くことができるが、
ゲートボンディング用パッド9から遠い部分では、上記
電圧降下により十分なゲート電流の引抜きができない。
したがって、ターンオフ時には、ゲートボンディング用
パッド9の近傍から徐々にサイリスタがオフしてゆき、
最後にゲートボンディング用パッド9から最も離れたく
し形ゲート電極6の先端部近傍のサイリスタのみがオン
状態として残り、そこに電流が集中してしまう。
下方に形成されているp型ゲート領域3の近傍に生じる
変位電流はゲート電極6の先端部に集中してしまうが、
このゲート電極6の先端部は、ゲートボンディング用パ
ッド9から最も離れた位置であり、ターンオフ時に引き
抜き電流が集中しやすい位置である。なぜならば、ゲー
トボンディング用パッド9からの距離が大きくなるにし
たがって、ゲート電極6による電圧降下が大きくなるた
めである。すなわち、ゲートボンディング用パッド9の
近傍では十分なゲート電流を引き抜くことができるが、
ゲートボンディング用パッド9から遠い部分では、上記
電圧降下により十分なゲート電流の引抜きができない。
したがって、ターンオフ時には、ゲートボンディング用
パッド9の近傍から徐々にサイリスタがオフしてゆき、
最後にゲートボンディング用パッド9から最も離れたく
し形ゲート電極6の先端部近傍のサイリスタのみがオン
状態として残り、そこに電流が集中してしまう。
【0013】このように、ターンオフ時に電流が集中す
る部分に、さらに上記変位電流が加わるので、過電流に
よって素子破壊が起こりやすいという問題があった。本
発明は上記問題を解決するものであり、その目的はター
ンオフ特性を向上させ、かつ電流集中による素子破壊を
防止する半導体装置を実現することである。
る部分に、さらに上記変位電流が加わるので、過電流に
よって素子破壊が起こりやすいという問題があった。本
発明は上記問題を解決するものであり、その目的はター
ンオフ特性を向上させ、かつ電流集中による素子破壊を
防止する半導体装置を実現することである。
【0014】
【課題を解決するための手段】請求項1記載の半導体装
置は、第1導電型のアノード領域の上面に第2導電型の
ベース領域を形成し、そのベース領域の表面部に第1導
電型のゲート領域とそのゲート領域から所定間隔を隔て
た位置に第1導電型の分離領域を形成し、上記ゲート領
域の表面部に複数の第2導電型のカソード領域をストラ
イプ状に形成した構成を前提とする。
置は、第1導電型のアノード領域の上面に第2導電型の
ベース領域を形成し、そのベース領域の表面部に第1導
電型のゲート領域とそのゲート領域から所定間隔を隔て
た位置に第1導電型の分離領域を形成し、上記ゲート領
域の表面部に複数の第2導電型のカソード領域をストラ
イプ状に形成した構成を前提とする。
【0015】上記半導体装置は、上記各カソード領域お
よび上記分離領域に接続して形成されたくし形のカソー
ド電極と、上記ゲート領域に接続しかつ上記カソード電
極から電気的に絶縁されながら上記カソード電極と互い
に入り組んで形成されたくし形のゲート電極と、そのゲ
ート電極上面にボンディング用パッドとを有する。そし
て、そのボンディング用パッドから最も遠い位置にある
上記くし形のゲート電極の先端から上記分離領域までの
距離をL1 とし、上記ボンディング用パッドに近づくに
したがって上記くし形のゲート電極の先端から上記分離
領域までの距離を順番にL2 ,L3 ,・・・,Li ,L
i+1 ,・・・,Ln としたときに、Li≦Li+1 となる
ように形成する。(iおよびnは自然数であり、iはn
以下の任意の数を表す) 請求項2または3記載の半導体装置は、基本的には請求
項1記載の半導体装置と同じであるが、請求項1記載の
半導体装置装置がpnpn構造またはnpnp構造であ
るのに対し、請求項2または3記載の半導体装置はpn
p構造またはnpn構造である。その他、分離領域、電
極形状、およびくし形電極から分離領域までの距離は、
請求項1記載の半導体装置と同じである。
よび上記分離領域に接続して形成されたくし形のカソー
ド電極と、上記ゲート領域に接続しかつ上記カソード電
極から電気的に絶縁されながら上記カソード電極と互い
に入り組んで形成されたくし形のゲート電極と、そのゲ
ート電極上面にボンディング用パッドとを有する。そし
て、そのボンディング用パッドから最も遠い位置にある
上記くし形のゲート電極の先端から上記分離領域までの
距離をL1 とし、上記ボンディング用パッドに近づくに
したがって上記くし形のゲート電極の先端から上記分離
領域までの距離を順番にL2 ,L3 ,・・・,Li ,L
i+1 ,・・・,Ln としたときに、Li≦Li+1 となる
ように形成する。(iおよびnは自然数であり、iはn
以下の任意の数を表す) 請求項2または3記載の半導体装置は、基本的には請求
項1記載の半導体装置と同じであるが、請求項1記載の
半導体装置装置がpnpn構造またはnpnp構造であ
るのに対し、請求項2または3記載の半導体装置はpn
p構造またはnpn構造である。その他、分離領域、電
極形状、およびくし形電極から分離領域までの距離は、
請求項1記載の半導体装置と同じである。
【0016】
【作用】請求項1記載の半導体装置においては、上記ベ
ース領域の表面部に、上記ゲート領域を形成するととも
に、そのゲート領域から所定間隔を隔ててゲート領域と
同じ導電型の上記分離領域を形成している。そして、そ
の分離領域と、上記ベース領域内に複数形成されたスト
ライプ状のカソード領域とがカソード電極によって接続
されているので、ターンオフ時にカソード電極の下部に
発生する変位電流の大部分が上記分離領域を介してカソ
ード電極に流れる。この結果、ゲート領域を介してゲー
ト電極へ流れる上記変位電流が減少し、ターンオフ・ゲ
インが向上する。
ース領域の表面部に、上記ゲート領域を形成するととも
に、そのゲート領域から所定間隔を隔ててゲート領域と
同じ導電型の上記分離領域を形成している。そして、そ
の分離領域と、上記ベース領域内に複数形成されたスト
ライプ状のカソード領域とがカソード電極によって接続
されているので、ターンオフ時にカソード電極の下部に
発生する変位電流の大部分が上記分離領域を介してカソ
ード電極に流れる。この結果、ゲート領域を介してゲー
ト電極へ流れる上記変位電流が減少し、ターンオフ・ゲ
インが向上する。
【0017】また、上記くし形ゲート電極の先端から上
記分離領域までの距離Li が小さいほど、上記変位電流
が上記分離領域側に流れ込みやすくなり、上記ゲート電
極側に流れ込む割合が小さくなる。したがって、請求項
1記載の半導体装置においては、Li ≦Li+1 となるよ
うに形成するので、上記ボンディング用パッドからの距
離が大きくなるほど、上記変位電流のゲート電極への流
込みが小さくなる。ここで、上記ボンディング用パッド
から遠くなるほど、ターンオフ時にゲート引抜き電流が
集中しやすくなっているので、上記くし形ゲート電極の
各先端部で、ゲート引抜き電流と上記変位電流との和が
平均化されて電流集中が緩和される。この結果、電流集
中による素子破壊を防ぐことができる。
記分離領域までの距離Li が小さいほど、上記変位電流
が上記分離領域側に流れ込みやすくなり、上記ゲート電
極側に流れ込む割合が小さくなる。したがって、請求項
1記載の半導体装置においては、Li ≦Li+1 となるよ
うに形成するので、上記ボンディング用パッドからの距
離が大きくなるほど、上記変位電流のゲート電極への流
込みが小さくなる。ここで、上記ボンディング用パッド
から遠くなるほど、ターンオフ時にゲート引抜き電流が
集中しやすくなっているので、上記くし形ゲート電極の
各先端部で、ゲート引抜き電流と上記変位電流との和が
平均化されて電流集中が緩和される。この結果、電流集
中による素子破壊を防ぐことができる。
【0018】請求項2または3記載の半導体装置におい
ても、請求項1記載の半導体装置と同様の作用によって
電流集中による素子破壊を防ぐことができる。
ても、請求項1記載の半導体装置と同様の作用によって
電流集中による素子破壊を防ぐことができる。
【0019】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図1は、本発明の一実施例のサイリスタを上
面から見た図である。そして、図1のC−C’線で上記
サイリスタを切断したときの断面図が図2(a)であ
り、D−D’線で上記サイリスタを切断したときの断面
図が図2(b)である。
説明する。図1は、本発明の一実施例のサイリスタを上
面から見た図である。そして、図1のC−C’線で上記
サイリスタを切断したときの断面図が図2(a)であ
り、D−D’線で上記サイリスタを切断したときの断面
図が図2(b)である。
【0020】図1において、サイリスタの上面には、ゲ
ート電極27とカソード電極28とがシリコン酸化膜2
6によって電気的に絶縁されながら、くし形に互いに入
り組んで形成されている。そして、ゲート電極27上の
左下側端部にはゲートボンディング用パッド30が形成
されており、カソード電極28上の右下側端部にはカソ
ードボンディング用パッド31が形成されている。これ
らボンディング用パッドは、それぞれ不図示のリードで
パッケージの所定のピンに接続されている。なお、ゲー
ト電極27およびカソード電極28を保護するパッシベ
ーションは、図面を見やすくするために省略してある。
ート電極27とカソード電極28とがシリコン酸化膜2
6によって電気的に絶縁されながら、くし形に互いに入
り組んで形成されている。そして、ゲート電極27上の
左下側端部にはゲートボンディング用パッド30が形成
されており、カソード電極28上の右下側端部にはカソ
ードボンディング用パッド31が形成されている。これ
らボンディング用パッドは、それぞれ不図示のリードで
パッケージの所定のピンに接続されている。なお、ゲー
ト電極27およびカソード電極28を保護するパッシベ
ーションは、図面を見やすくするために省略してある。
【0021】図1のC−C’断面、すなわち図2(a)
において、p+ 型アノード領域21の上面にはn- 型ベ
ース領域22が形成されている。このn- 型ベース領域
22は、たとえばエピタキシャル成長によって形成す
る。n- 型ベース領域22の表面部には、p型ゲート領
域23が形成されるとともに、そのp型ゲート領域23
から所定間隔を隔ててp型分離領域25が形成されてい
る。これらp型ゲート領域23およびp型分離領域25
は、n- 型ベース領域22の表面に一様に形成したシリ
コン酸化膜を選択的に除去し、その酸化膜をマスクとし
てp型不純物を熱拡散させて形成する。そして、p型ゲ
ート領域23内の表面部には選択的にn+型カソード領
域24が形成されている。このn+ 型カソード領域24
は、n型不純物を熱拡散させて形成する。
において、p+ 型アノード領域21の上面にはn- 型ベ
ース領域22が形成されている。このn- 型ベース領域
22は、たとえばエピタキシャル成長によって形成す
る。n- 型ベース領域22の表面部には、p型ゲート領
域23が形成されるとともに、そのp型ゲート領域23
から所定間隔を隔ててp型分離領域25が形成されてい
る。これらp型ゲート領域23およびp型分離領域25
は、n- 型ベース領域22の表面に一様に形成したシリ
コン酸化膜を選択的に除去し、その酸化膜をマスクとし
てp型不純物を熱拡散させて形成する。そして、p型ゲ
ート領域23内の表面部には選択的にn+型カソード領
域24が形成されている。このn+ 型カソード領域24
は、n型不純物を熱拡散させて形成する。
【0022】さらに、p型ゲート領域23の表面に接続
してゲート電極27が形成されている。また、カソード
電極28が、n+ 型カソード領域24およびp型分離領
域25の表面に接続して形成されており、他の半導体領
域とはシリコン酸化膜26によって電気的に絶縁されて
いる。さらに、p+ 型アノード領域21の下面には、一
様にアノード電極29が形成されている。なお、各電極
は、アルミニウムから成る。
してゲート電極27が形成されている。また、カソード
電極28が、n+ 型カソード領域24およびp型分離領
域25の表面に接続して形成されており、他の半導体領
域とはシリコン酸化膜26によって電気的に絶縁されて
いる。さらに、p+ 型アノード領域21の下面には、一
様にアノード電極29が形成されている。なお、各電極
は、アルミニウムから成る。
【0023】一方、図1のD−D’断面、すなわち図2
(b)においては、図2(a)と同様に、p+ 型アノー
ド領域21、n- 型ベース領域22、p型ゲート領域2
3、およびp型分離領域25が形成されている。しかし
ながら、D−D’断面では、C−C’断面と異なり、p
型ゲート領域23内には、他の半導体領域は形成されて
いない。
(b)においては、図2(a)と同様に、p+ 型アノー
ド領域21、n- 型ベース領域22、p型ゲート領域2
3、およびp型分離領域25が形成されている。しかし
ながら、D−D’断面では、C−C’断面と異なり、p
型ゲート領域23内には、他の半導体領域は形成されて
いない。
【0024】さらに、p型ゲート領域23の表面にはゲ
ート電極27が形成されており、p型分離領域25の表
面にはカソード電極28が形成されている。これらゲー
ト電極27、カソード電極28は、シリコン酸化膜26
によって互いに電気的に絶縁されている。また、p+ 型
アノード領域21の下面には、一様にアノード電極29
が形成されている。
ート電極27が形成されており、p型分離領域25の表
面にはカソード電極28が形成されている。これらゲー
ト電極27、カソード電極28は、シリコン酸化膜26
によって互いに電気的に絶縁されている。また、p+ 型
アノード領域21の下面には、一様にアノード電極29
が形成されている。
【0025】再び図1にもどる。同図において、破線で
囲まれた領域は、図2のp型分離領域25が形成されて
いる位置であり、そのp型分離領域25はカソード電極
28と電気的に接続している。また、くし形に形成され
ているゲート電極27は、4本の突出部E,F,G,お
よびHを有しており、それら各突出部の長さは、ゲート
ボンディング用パッド30からの距離に応じて異なって
いる。すなわち、ゲートボンディング用パッド30から
最も遠い位置にある突出部Eは長く形成され、ゲートボ
ンディング用パッド30に近づくにつれて、突出部F,
G,Hの順番で短く形成されている。したがって、くし
形ゲート電極27の各突出部の先端とp型分離領域25
との間の距離は、突出部E,F,G,Hからp型分離領
域25までの距離をそれぞれL1 ,L2 ,L3 ,L4 と
すると、L1 ≦L2 ≦L3 ≦L4となる。
囲まれた領域は、図2のp型分離領域25が形成されて
いる位置であり、そのp型分離領域25はカソード電極
28と電気的に接続している。また、くし形に形成され
ているゲート電極27は、4本の突出部E,F,G,お
よびHを有しており、それら各突出部の長さは、ゲート
ボンディング用パッド30からの距離に応じて異なって
いる。すなわち、ゲートボンディング用パッド30から
最も遠い位置にある突出部Eは長く形成され、ゲートボ
ンディング用パッド30に近づくにつれて、突出部F,
G,Hの順番で短く形成されている。したがって、くし
形ゲート電極27の各突出部の先端とp型分離領域25
との間の距離は、突出部E,F,G,Hからp型分離領
域25までの距離をそれぞれL1 ,L2 ,L3 ,L4 と
すると、L1 ≦L2 ≦L3 ≦L4となる。
【0026】この実施例では、くし形ゲート電極27の
突出部の数は4であるが、実際は多数形成されており、
その数をnとすると、ゲートボンディング用パッド30
から最も遠い位置にある突出部とp型分離領域25との
間の距離をL1 とし、ゲートボンディング用パッド30
に近づくにつれて各突出部からp型分離領域25までの
距離を順番にL2 ,L3 ,・・・,Ln-1 ,Ln とした
場合、L1 ≦L2 ≦・・・≦Ln-1 ≦Ln という一般式
で表すことができる。
突出部の数は4であるが、実際は多数形成されており、
その数をnとすると、ゲートボンディング用パッド30
から最も遠い位置にある突出部とp型分離領域25との
間の距離をL1 とし、ゲートボンディング用パッド30
に近づくにつれて各突出部からp型分離領域25までの
距離を順番にL2 ,L3 ,・・・,Ln-1 ,Ln とした
場合、L1 ≦L2 ≦・・・≦Ln-1 ≦Ln という一般式
で表すことができる。
【0027】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、従来のサイリスタと同様であ
る。すなわち、ゲート電極27からゲート電流を流して
n+ 型カソード領域24からn- 型ベース領域22への
電子の流入を引き起こし、そのn- 型ベース領域22へ
流入した電子がp+ 型アノード領域21との接合面に到
達すると、p+ 型アノード領域21からn- 型ベース領
域22へホールを注入させる。このホールがn+ 型カソ
ード領域24からn- 型ベース領域22へ電子の流入を
促進するようになり、サイリスタはラッチアップする。
する。ターンオン動作は、従来のサイリスタと同様であ
る。すなわち、ゲート電極27からゲート電流を流して
n+ 型カソード領域24からn- 型ベース領域22への
電子の流入を引き起こし、そのn- 型ベース領域22へ
流入した電子がp+ 型アノード領域21との接合面に到
達すると、p+ 型アノード領域21からn- 型ベース領
域22へホールを注入させる。このホールがn+ 型カソ
ード領域24からn- 型ベース領域22へ電子の流入を
促進するようになり、サイリスタはラッチアップする。
【0028】ターンオフ動作も、従来のサイリスタと同
様に、ゲート電極27からゲート電流を引き抜く(ター
ンオン時と逆方向の電流を流す)ことによって行う。す
なわち、n- 型ベース領域22に蓄積している過剰ホー
ルを、p型ゲート領域23を介してゲート電極27から
引き抜き、n- 型ベース領域22とp型ゲート領域23
との間のpn接合部に空乏層を形成させて上記ラッチア
ップ状態を解除する。本実施例では、上記ゲート電流の
引抜きに加えて、n- 型ベース領域22の過剰ホールを
p型分離領域25を介してもカソード電極28へ排出す
るので、従来のサイリスタと比べてターンオフ時間が短
縮される。
様に、ゲート電極27からゲート電流を引き抜く(ター
ンオン時と逆方向の電流を流す)ことによって行う。す
なわち、n- 型ベース領域22に蓄積している過剰ホー
ルを、p型ゲート領域23を介してゲート電極27から
引き抜き、n- 型ベース領域22とp型ゲート領域23
との間のpn接合部に空乏層を形成させて上記ラッチア
ップ状態を解除する。本実施例では、上記ゲート電流の
引抜きに加えて、n- 型ベース領域22の過剰ホールを
p型分離領域25を介してもカソード電極28へ排出す
るので、従来のサイリスタと比べてターンオフ時間が短
縮される。
【0029】ところで、発明が解決しようとする課題に
おいて説明したように、サイリスタのターンオフ時に
は、変位電流C・dv/dtが発生する。ここで、カソ
ード電極28の下部に形成されているp型分離領域25
も容量を有するため、その近傍においても変位電流が発
生するが、その変位電流は、その位置から最も近い位置
にあるカード電極28に流れ込みやすい。したがって、
上記変位電流の大部分がp型分離領域25を介してカソ
ード電極28へ流れ込み、p型ゲート領域23を介して
ゲート電極27へ流れ込む変位電流はわずかである。こ
の結果、ターンオフ時にゲート電流を引き抜くときに、
ゲート電極27から引き抜かなければならない変位電流
が大幅に減少するので、ターンオフ・ゲインが向上す
る。
おいて説明したように、サイリスタのターンオフ時に
は、変位電流C・dv/dtが発生する。ここで、カソ
ード電極28の下部に形成されているp型分離領域25
も容量を有するため、その近傍においても変位電流が発
生するが、その変位電流は、その位置から最も近い位置
にあるカード電極28に流れ込みやすい。したがって、
上記変位電流の大部分がp型分離領域25を介してカソ
ード電極28へ流れ込み、p型ゲート領域23を介して
ゲート電極27へ流れ込む変位電流はわずかである。こ
の結果、ターンオフ時にゲート電流を引き抜くときに、
ゲート電極27から引き抜かなければならない変位電流
が大幅に減少するので、ターンオフ・ゲインが向上す
る。
【0030】また、一般に、ゲートボンディング用パッ
ド30からの距離が大きくなるにつれて、ターンオフ時
に電流が集中しやすい。これは、前述したように、アル
ミニウムから成るゲート電極27における電圧降下が原
因である。したがって、ターンオフ時には、ゲート電極
27の突出部Eの先端部で最も電流が集中しやすく、突
出部F,G,Hの順番に集中する電流の量が少なくな
る。
ド30からの距離が大きくなるにつれて、ターンオフ時
に電流が集中しやすい。これは、前述したように、アル
ミニウムから成るゲート電極27における電圧降下が原
因である。したがって、ターンオフ時には、ゲート電極
27の突出部Eの先端部で最も電流が集中しやすく、突
出部F,G,Hの順番に集中する電流の量が少なくな
る。
【0031】ところで、くし形ゲート電極27の突出部
の先端からp型分離領域25までの距離と、ゲート電極
27の突出部の先端に流れ込む変位電流の大きさとの関
係は、上記距離が小さいほど、変位電流の流れ込みが小
さくなる。なぜならば、上記距離が小さいほど、ゲート
電極27の突出部の先端部近傍の変位電流がp型分離領
域25を介してカソード電極28へ流れるからである。
の先端からp型分離領域25までの距離と、ゲート電極
27の突出部の先端に流れ込む変位電流の大きさとの関
係は、上記距離が小さいほど、変位電流の流れ込みが小
さくなる。なぜならば、上記距離が小さいほど、ゲート
電極27の突出部の先端部近傍の変位電流がp型分離領
域25を介してカソード電極28へ流れるからである。
【0032】そして、本実施例のサイリスタにおいて
は、ゲートボンディング用パッド30からの距離が最も
大きいゲート電極27の突出部Eとp型分離領域25と
の間の距離L1 が最も小さく、ゲートボンディング用パ
ッド30に近づくにつれて、各突出部F,G,Hとp型
分離領域25との間の距離L2 ,L3 ,L4 が順番に大
きくなっている。したがって、ターンオフ時にもっとも
電流集中が起こりやすいゲート電極27の突出部E近傍
で、変位電流のゲート電極27への流込みが最も小さく
なり、突出部F,G,Hの順番にターンオフ時の電流集
中が少なくなることに対応して、変位電流がゲート電極
27へ流れ込む割合が大きくなる。この結果、各ゲート
電極27の突出部でのゲート引抜き電流と変位電流との
和が平均化されて電流集中が緩和し、電流集中による素
子破壊を防ぐことができる。
は、ゲートボンディング用パッド30からの距離が最も
大きいゲート電極27の突出部Eとp型分離領域25と
の間の距離L1 が最も小さく、ゲートボンディング用パ
ッド30に近づくにつれて、各突出部F,G,Hとp型
分離領域25との間の距離L2 ,L3 ,L4 が順番に大
きくなっている。したがって、ターンオフ時にもっとも
電流集中が起こりやすいゲート電極27の突出部E近傍
で、変位電流のゲート電極27への流込みが最も小さく
なり、突出部F,G,Hの順番にターンオフ時の電流集
中が少なくなることに対応して、変位電流がゲート電極
27へ流れ込む割合が大きくなる。この結果、各ゲート
電極27の突出部でのゲート引抜き電流と変位電流との
和が平均化されて電流集中が緩和し、電流集中による素
子破壊を防ぐことができる。
【0033】なお、上記実施例のサイリスタの各半導体
領域の導電型を反転させたサイリスタについても本発明
を適用可能であり、同等の効果を得ることができる。ま
た、ゲート電極27およびカソード電極28の形状と、
ゲートボンディング用パッド30およびカソードボンデ
ィング用パッド31の各電極27、28上での位置関係
は、図1に示す例に限ることはなく、たとえば図3に示
すような構造であってもよい。すなわち、各パッド3
0、31が、それぞれ電極27、28の上下方向の中心
付近に形成され、くし形ゲート電極27の突出部の長さ
が、中心から上下方向へ離れるにしたがって長くなるよ
うな構造であってもよい。
領域の導電型を反転させたサイリスタについても本発明
を適用可能であり、同等の効果を得ることができる。ま
た、ゲート電極27およびカソード電極28の形状と、
ゲートボンディング用パッド30およびカソードボンデ
ィング用パッド31の各電極27、28上での位置関係
は、図1に示す例に限ることはなく、たとえば図3に示
すような構造であってもよい。すなわち、各パッド3
0、31が、それぞれ電極27、28の上下方向の中心
付近に形成され、くし形ゲート電極27の突出部の長さ
が、中心から上下方向へ離れるにしたがって長くなるよ
うな構造であってもよい。
【0034】次に、本発明の他の実施例を説明する。図
4は、本発明をバイポーラトランジスタに適用した例で
ある。同図(a),(b)がそれぞれ図2(a),
(b)に対応し、このバイポーラトランジスタの上面構
造は図1と同様である。
4は、本発明をバイポーラトランジスタに適用した例で
ある。同図(a),(b)がそれぞれ図2(a),
(b)に対応し、このバイポーラトランジスタの上面構
造は図1と同様である。
【0035】図4(a)において、n+ 型半導体基板4
1(コレクタ)の上面に、n- 型半導体領域42が形成
されており、そのn- 型半導体領域42の表面部に互い
に所定間隔を隔ててp型ベース領域43およびp型分離
領域45が形成されている。そして、そのp型ベース領
域43内の表面部には、選択的にn+ 型エミッタ領域4
4が形成されている。さらに、p型ベース領域43の表
面にベース電極47が形成され、n+ 型エミッタ領域4
4およびp型分離領域45の表面にエミッタ電極48が
形成されている。ここで、ベース電極47とエミッタ電
極48とは、シリコン酸化膜46によって電気的に絶縁
されている。また、n+ 型半導体基板41の下面には一
様にコレクタ電極49が形成されている。
1(コレクタ)の上面に、n- 型半導体領域42が形成
されており、そのn- 型半導体領域42の表面部に互い
に所定間隔を隔ててp型ベース領域43およびp型分離
領域45が形成されている。そして、そのp型ベース領
域43内の表面部には、選択的にn+ 型エミッタ領域4
4が形成されている。さらに、p型ベース領域43の表
面にベース電極47が形成され、n+ 型エミッタ領域4
4およびp型分離領域45の表面にエミッタ電極48が
形成されている。ここで、ベース電極47とエミッタ電
極48とは、シリコン酸化膜46によって電気的に絶縁
されている。また、n+ 型半導体基板41の下面には一
様にコレクタ電極49が形成されている。
【0036】図4(b)においては、図4(a)と同様
に、n+ 型半導体基板41の上面にn- 型半導体領域4
2、p型ベース領域43、およびp型分離領域45が形
成されている。そして、p型ベース領域43、p型分離
領域45、およびn+ 型半導体基板41に対応して、そ
れぞれベース電極47、エミッタ電極48、およびコレ
クタ電極49が形成されている。
に、n+ 型半導体基板41の上面にn- 型半導体領域4
2、p型ベース領域43、およびp型分離領域45が形
成されている。そして、p型ベース領域43、p型分離
領域45、およびn+ 型半導体基板41に対応して、そ
れぞれベース電極47、エミッタ電極48、およびコレ
クタ電極49が形成されている。
【0037】このバイポーラトランジスタのターンオン
動作およびターンオフ動作は、ベース電流によって制御
を行う通常のトランジスタと同じであり、ターンオフ時
に電流集中うを防ぐ原理は、図1、2で説明したサイリ
スタと同様である。
動作およびターンオフ動作は、ベース電流によって制御
を行う通常のトランジスタと同じであり、ターンオフ時
に電流集中うを防ぐ原理は、図1、2で説明したサイリ
スタと同様である。
【0038】図5は、本発明を静電誘導トランジスタ
(SIT)に適用した例である。同図(a),(b)が
それぞれ図4(a),(b)に対応し、このSITの上
面構造は図1と同様である。
(SIT)に適用した例である。同図(a),(b)が
それぞれ図4(a),(b)に対応し、このSITの上
面構造は図1と同様である。
【0039】図5(a),(b)において、n+ 型半導
体基板51(ドレイン)およびn-型半導体領域52
が、それぞれ図4(a),(b)のn+ 型半導体基板4
1およびn- 型半導体領域42に対応している。また、
p+ 型ゲート領域53及びp-型チャネル領域54が、
p型ベース領域43に対応し、n+ 型ソース領域55お
よびp+ 型分離領域56が、それぞれn+ 型エミッタ領
域44およびp型分離領域45に対応している。
体基板51(ドレイン)およびn-型半導体領域52
が、それぞれ図4(a),(b)のn+ 型半導体基板4
1およびn- 型半導体領域42に対応している。また、
p+ 型ゲート領域53及びp-型チャネル領域54が、
p型ベース領域43に対応し、n+ 型ソース領域55お
よびp+ 型分離領域56が、それぞれn+ 型エミッタ領
域44およびp型分離領域45に対応している。
【0040】なお、図4または図5に示したトランジス
タの、各半導体領域の導電型を反転させたトランジスタ
にも、本発明を適用することができる。
タの、各半導体領域の導電型を反転させたトランジスタ
にも、本発明を適用することができる。
【0041】
【発明の効果】以上説明したように、本発明によれば、
カソード電極の下部のカソード領域が形成されていない
領域に、ゲート領域と同じ導電型の分離領域を形成した
ので、ターンオフ時にゲート電極に流れ込む変位電流の
量が減少し、ターンオフ・ゲインが向上する。
カソード電極の下部のカソード領域が形成されていない
領域に、ゲート領域と同じ導電型の分離領域を形成した
ので、ターンオフ時にゲート電極に流れ込む変位電流の
量が減少し、ターンオフ・ゲインが向上する。
【0042】また、くし形ゲート電極の各突出部と上記
分離領域との間の距離を、ゲートボンディング用パッド
から遠くに位置するものを短く、近くに位置するものを
長く形成したので、ターンオフ時のゲート引抜き電流と
変位電流との和が平均化されて、電流集中による素子破
壊を防ぐことができる。
分離領域との間の距離を、ゲートボンディング用パッド
から遠くに位置するものを短く、近くに位置するものを
長く形成したので、ターンオフ時のゲート引抜き電流と
変位電流との和が平均化されて、電流集中による素子破
壊を防ぐことができる。
【図1】本発明の一実施例のサイリスタを上から見た図
である。
である。
【図2】図1のサイリスタの断面図であり、(a)はC
−C’線で切断したときの断面を示し、(b)はD−
D’線で切断したときの断面を示す。
−C’線で切断したときの断面を示し、(b)はD−
D’線で切断したときの断面を示す。
【図3】本発明の他の実施例のサイリスタを上から見た
図である。
図である。
【図4】本発明の他の実施例に係わるバイポーラトラン
ジスタの断面図である。
ジスタの断面図である。
【図5】本発明の他の実施例に係わる静電誘導トランジ
スタの断面図である。
スタの断面図である。
【図6】従来の一般的なサイリスタを上から見た図であ
る。
る。
【図7】図6のサイリスタの断面図であり、(a)はA
−A’線で切断したときの断面を示し、(b)はB−
B’線で切断したときの断面を示す。
−A’線で切断したときの断面を示し、(b)はB−
B’線で切断したときの断面を示す。
21 p+ 型アノード領域 22 n- 型ベース領域 23 p型ゲート領域 24 n+ 型カソード領域 25 p型分離領域 26 シリコン酸化膜 27 ゲート電極 28 カソード電極 29 アノード電極 30 ゲートボンディング用パッド 31 カソードボンディング用パッド
Claims (3)
- 【請求項1】 第1導電型のアノード領域の上面に第2
導電型のベース領域を形成し、該ベース領域の表面部に
第1導電型のゲート領域および該ゲート領域から所定間
隔を隔てた位置に第1導電型の分離領域を形成し、前記
ゲート領域の表面部に複数の第2導電型のカソード領域
をストライプ状に形成した半導体装置において、 前記各カソード領域および前記分離領域に接続して形成
された、くし形のカソード電極と、 前記ゲート領域に接続し、かつ前記カソード電極から電
気的に絶縁されながら前記カソード電極と互いに入り組
んで形成された、くし形のゲート電極と、 該ゲート電極の上面にボンディング用パッドとを有し、 該ボンディング用パッドから最も遠い位置にある前記く
し形のゲート電極の先端から前記分離領域までの距離を
L1 とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のゲート電極の先端から前記分離領域ま
での距離を順番にL2 ,L3 ,・・・,Li ,Li+1 ,
・・・,Ln としたとき、Li ≦Li+1となるように形
成することを特徴とする半導体装置。(iおよびnは自
然数であり、iはn以下の任意の数を表す) - 【請求項2】 第1導電型のコレクタ領域の表面部に第
2導電型のベース領域および該ベース領域から所定間隔
を隔てた位置に第2導電型の分離領域を形成し、前記ベ
ース領域の表面部に複数の第1導電型のエミッタ領域を
ストライプ状に形成した半導体装置において、 前記各エミッタ領域および前記分離領域に接続して形成
された、くし形のエミッタ電極と、 前記ベース領域に接続し、かつ前記エミッタ電極から電
気的に絶縁されながら前記エミッタ電極と互いに入り組
んで形成された、くし形のベース電極と、 該ベース電極の上面にボンディング用パッドとを有し、 該ボンディング用パッドから最も遠い位置にある前記く
し形のベース電極の先端から前記分離領域までの距離を
L1 とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のベース電極の先端から前記分離領域ま
での距離を順番にL2 ,L3 ,・・・,Li ,Li+1 ,
・・・,Ln としたとき、Li ≦Li+1となるように形
成することを特徴とする半導体装置。(iおよびnは自
然数であり、iはn以下の任意の数を表す) - 【請求項3】 第1導電型のドレイン領域の表面部に、
複数の第2導電型のチャネル領域をストライプ状に形成
し、該複数のチャネル領域を取り囲む第2導電型のゲー
ト領域を形成し、該ゲート領域から所定間隔を隔てた位
置に第2導電型の分離領域を形成し、さらに前記各チャ
ネル領域の表面部に第1導電型のソース領域を選択的に
形成した半導体装置において、 前記各ソース領域および前記分離領域に接続して形成さ
れた、くし形のソース電極と、 前記ゲート領域に接続し、かつ前記ソース電極から電気
的に絶縁されながら前記ソース電極と互いに入り組んで
形成された、くし形のゲート電極と、 該ゲート電極の上面にボンディング用パッドとを有し、 該ボンディング用パッドから最も遠い位置にある前記く
し形のゲート電極の先端から前記分離領域までの距離を
L1 とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のゲート電極の先端から前記分離領域ま
での距離を順番にL2 ,L3 ,・・・,Li ,Li+1 ,
・・・,Ln としたとき、Li ≦Li+1となるように形
成することを特徴とする半導体装置。(iおよびnは自
然数であり、iはn以下の任意の数を表す)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8434593A JPH06302810A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8434593A JPH06302810A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06302810A true JPH06302810A (ja) | 1994-10-28 |
Family
ID=13827927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8434593A Withdrawn JPH06302810A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06302810A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108550572A (zh) * | 2018-03-02 | 2018-09-18 | 中国工程物理研究院电子工程研究所 | 碳化硅门极可关断晶闸管gto的器件阵列与其制备方法 |
-
1993
- 1993-04-12 JP JP8434593A patent/JPH06302810A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108550572A (zh) * | 2018-03-02 | 2018-09-18 | 中国工程物理研究院电子工程研究所 | 碳化硅门极可关断晶闸管gto的器件阵列与其制备方法 |
CN108550572B (zh) * | 2018-03-02 | 2023-08-25 | 中国工程物理研究院电子工程研究所 | 碳化硅门极可关断晶闸管gto的器件阵列与其制备方法 |
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