JPH06302810A

JPH06302810A - 半導体装置

Info

Publication number: JPH06302810A
Application number: JP8434593A
Authority: JP
Inventors: Masanori Inuta; 昌功乾田
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1993-04-12
Filing date: 1993-04-12
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】ターンオフ特性を向上させ、かつターンオフ
時の電流集中による素子破壊を防ぐ半導体領域を実現す
る。【構成】アノード領域の上面に形成されているベース
領域の表面部に、ゲート領域から所定間隔を隔てて、ゲ
ート領域と同じ導電型の分離領域２５を形成し、その分
離領域はカソード電極２８によってカソード領域と接続
されている。そして、上記ゲート領域に接続するゲート
電極２７とカソード電極２８とが、互いにシリコン酸化
膜２６によって電気的に絶縁されて、くし形に形成され
ている。さらに、ゲート電極２７の各突出部の先端と分
離領域２５との間の距離を、ゲートボンディング用パッ
ド３０から最も遠い位置で最小とし（Ｌ₁）、ゲートボ
ンディング用パッド３０に近づくにつれて順番に大きく
する（Ｌ₂，Ｌ₃，Ｌ₄）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サイリスタ、トランジ
スタ等の半導体装置に係わり、特に素子破壊を防ぐ構造
を有する半導体装置に関する。

【０００２】

【従来の技術】サイリスタ、トランジスタは、最も基本
的な半導体装置として電力制御やスイッチングなどに広
く利用されている。そして、スイッチング特性の向上や
低損失化の要求に加えて、特に大電力を制御するパワー
半導体デバイスでは、素子破壊を防ぐための研究が重要
となっている。以下、一般的なサイリスタを採り上げ、
図６および図７を参照しながら、その構造および動作を
説明する。

【０００３】図６は、サイリスタを上面から見た図であ
り、電極の構成を示している。そして、図６のＡ−Ａ’
線で上記サイリスタを切断したときの断面構造が図７
（ａ）であり、Ｂ−Ｂ’線で切断したときの断面構造が
図７（ｂ）である。

【０００４】図６において、サイリスタの上面には、ゲ
ート電極６とカソード電極７とがシリコン酸化膜５によ
って電気的に絶縁されながら、くし形に互いに入り組ん
で形成されている。そして、ゲート電極６上の端部には
ゲートボンディング用パッド９が形成されており、カソ
ード電極７上の端部にはカソードボンディング用パッド
１０が形成されている。なお、ゲート電極６およびカソ
ード電極７を保護するパッシベーションは、図面を見や
すくするために省略してある。

【０００５】図６のＡ−Ａ’断面、すなわち図７（ａ）
において、ｐ⁺型アノード領域１の上面にはｎ^-型ベー
ス領域２が形成されており、そのｎ^-型ベース領域２の
表面部にはｐ型ゲート領域３が形成されている。そし
て、ｐ型ゲート領域３内の表面部には選択的にｎ⁺型カ
ソード領域４が形成されている。さらに、ｐ型ゲート領
域３の表面に接続してゲート電極６が形成されている。
また、ｎ⁺型カソード領域４の表面に接続してカソード
電極７が形成されており、そのカソード電極７はｐ型ゲ
ート領域３の表面に形成されているシリコン酸化膜５の
上面にまで広がっている。さらに、ｐ⁺型アノード領域
１の下面には、一様にアノード電極８が形成されてい
る。

【０００６】一方、図６のＢ−Ｂ’断面、すなわち図７
（ｂ）においては、図７（ａ）と同様にｐ⁺型アノード
領域１、ｎ^-型ベース領域２、およびｐ型ゲート領域３
が形成されている。そして、ｐ型ゲート領域３内には、
図７（ａ）と異なり、他の半導体領域は形成されていな
い。さらに、ｐ型ゲート領域３の表面に接続してゲート
電極６が形成されている。また、ｐ型ゲート領域３の表
面に形成されているシリコン酸化膜５の上面には、カソ
ード電極７が形成されている。さらに、ｐ⁺型アノード
領域１の下面には、一様にアノード電極８が形成されて
いる。

【０００７】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、ゲート電極６からゲート電流
を流すことによって行う。すなわち、ゲート電流がｎ⁺
型カソード領域４からｎ^-型ベース領域２への電子の流
入を引き起こし、そのｎ^-型ベース領域２へ流入した電
子がｐ⁺型アノード領域１との接合面に到達すると、ｐ
⁺型アノード領域１からｎ^-型ベース領域２へホールを
注入させる。このホールがｎ⁺型カソード領域４からｎ
^-型ベース領域２への電子の流入を促進するようにな
り、サイリスタはラッチアップする。

【０００８】ターンオフ動作は、ゲート電極６からゲー
ト電流を引き抜く（ターンオン時と逆方向の電流を流
す）ことによって行う。すなわち、ｎ^-型ベース領域２
に蓄積している過剰ホールを、ｐ型ゲート領域３を介し
てゲート電極６から引き抜き、ｎ^-型ベース領域２とｐ
型ゲート領域３との間のｐｎ接合部に空乏層を形成させ
て上記ラッチアップ状態を解除し、アノード・カソード
間の主電流を遮断してサイリスタをオフさせる。

【０００９】

【発明が解決しようとする課題】上記サイリスタは、図
６および図７に示すように、ｎ⁺型カソード領域４はカ
ソード電極７の複数の突出部の下方にのみ形成されてお
り、同図の右側の部分では、カソード電極７の下方には
シリコン酸化膜５によって絶縁されてｐ型ゲート領域３
が形成されている。そして、このカソード電極７の下方
に形成されているｐ型ゲート領域３にゲート容量が生じ
る。

【００１０】ところで、サイリスタのターンオフ時には
アノード電圧が上昇する。そして、このアノード電圧の
上昇に伴い、変位電流Ｃ・ｄｖ／ｄｔが発生する。（Ｃ
はゲート容量、ｄｖ／ｄｔはアノード電圧の時間変化率
を表す）ここで、ゲート電極６の下方に形成されている
ｐ型ゲート領域３の近傍に生じる変位電流は、ほぼ均等
にゲート電極６に流れ込むが、カソード電極７の下方に
形成されているｐ型ゲート領域３の近傍に生じる変位電
流は、その位置から最も近い電極であるゲート電極６の
先端部に集中して流れ込んでしまう。

【００１１】このため、ターンオフ時には、アノード・
カソード間をオフさせるための電流引抜きに加えて、上
記変位電流もあわせて引き抜かなければならない。した
がって、変位電流の分だけ多くの電流をゲート電極６か
ら引き抜かなければターンオフしなくなり、ターンオフ
・ゲインが悪化してしまう。

【００１２】また、上述したように、カソード電極７の
下方に形成されているｐ型ゲート領域３の近傍に生じる
変位電流はゲート電極６の先端部に集中してしまうが、
このゲート電極６の先端部は、ゲートボンディング用パ
ッド９から最も離れた位置であり、ターンオフ時に引き
抜き電流が集中しやすい位置である。なぜならば、ゲー
トボンディング用パッド９からの距離が大きくなるにし
たがって、ゲート電極６による電圧降下が大きくなるた
めである。すなわち、ゲートボンディング用パッド９の
近傍では十分なゲート電流を引き抜くことができるが、
ゲートボンディング用パッド９から遠い部分では、上記
電圧降下により十分なゲート電流の引抜きができない。
したがって、ターンオフ時には、ゲートボンディング用
パッド９の近傍から徐々にサイリスタがオフしてゆき、
最後にゲートボンディング用パッド９から最も離れたく
し形ゲート電極６の先端部近傍のサイリスタのみがオン
状態として残り、そこに電流が集中してしまう。

【００１３】このように、ターンオフ時に電流が集中す
る部分に、さらに上記変位電流が加わるので、過電流に
よって素子破壊が起こりやすいという問題があった。本
発明は上記問題を解決するものであり、その目的はター
ンオフ特性を向上させ、かつ電流集中による素子破壊を
防止する半導体装置を実現することである。

【００１４】

【課題を解決するための手段】請求項１記載の半導体装
置は、第１導電型のアノード領域の上面に第２導電型の
ベース領域を形成し、そのベース領域の表面部に第１導
電型のゲート領域とそのゲート領域から所定間隔を隔て
た位置に第１導電型の分離領域を形成し、上記ゲート領
域の表面部に複数の第２導電型のカソード領域をストラ
イプ状に形成した構成を前提とする。

【００１５】上記半導体装置は、上記各カソード領域お
よび上記分離領域に接続して形成されたくし形のカソー
ド電極と、上記ゲート領域に接続しかつ上記カソード電
極から電気的に絶縁されながら上記カソード電極と互い
に入り組んで形成されたくし形のゲート電極と、そのゲ
ート電極上面にボンディング用パッドとを有する。そし
て、そのボンディング用パッドから最も遠い位置にある
上記くし形のゲート電極の先端から上記分離領域までの
距離をＬ₁とし、上記ボンディング用パッドに近づくに
したがって上記くし形のゲート電極の先端から上記分離
領域までの距離を順番にＬ₂，Ｌ₃，・・・，Ｌ_i，Ｌ
_i+1，・・・，Ｌ_nとしたときに、Ｌ_i≦Ｌ_i+1となる
ように形成する。（ｉおよびｎは自然数であり、ｉはｎ
以下の任意の数を表す）請求項２または３記載の半導体装置は、基本的には請求
項１記載の半導体装置と同じであるが、請求項１記載の
半導体装置装置がｐｎｐｎ構造またはｎｐｎｐ構造であ
るのに対し、請求項２または３記載の半導体装置はｐｎ
ｐ構造またはｎｐｎ構造である。その他、分離領域、電
極形状、およびくし形電極から分離領域までの距離は、
請求項１記載の半導体装置と同じである。

【００１６】

【作用】請求項１記載の半導体装置においては、上記ベ
ース領域の表面部に、上記ゲート領域を形成するととも
に、そのゲート領域から所定間隔を隔ててゲート領域と
同じ導電型の上記分離領域を形成している。そして、そ
の分離領域と、上記ベース領域内に複数形成されたスト
ライプ状のカソード領域とがカソード電極によって接続
されているので、ターンオフ時にカソード電極の下部に
発生する変位電流の大部分が上記分離領域を介してカソ
ード電極に流れる。この結果、ゲート領域を介してゲー
ト電極へ流れる上記変位電流が減少し、ターンオフ・ゲ
インが向上する。

【００１７】また、上記くし形ゲート電極の先端から上
記分離領域までの距離Ｌ_iが小さいほど、上記変位電流
が上記分離領域側に流れ込みやすくなり、上記ゲート電
極側に流れ込む割合が小さくなる。したがって、請求項
１記載の半導体装置においては、Ｌ_i≦Ｌ_i+1となるよ
うに形成するので、上記ボンディング用パッドからの距
離が大きくなるほど、上記変位電流のゲート電極への流
込みが小さくなる。ここで、上記ボンディング用パッド
から遠くなるほど、ターンオフ時にゲート引抜き電流が
集中しやすくなっているので、上記くし形ゲート電極の
各先端部で、ゲート引抜き電流と上記変位電流との和が
平均化されて電流集中が緩和される。この結果、電流集
中による素子破壊を防ぐことができる。

【００１８】請求項２または３記載の半導体装置におい
ても、請求項１記載の半導体装置と同様の作用によって
電流集中による素子破壊を防ぐことができる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の一実施例のサイリスタを上
面から見た図である。そして、図１のＣ−Ｃ’線で上記
サイリスタを切断したときの断面図が図２（ａ）であ
り、Ｄ−Ｄ’線で上記サイリスタを切断したときの断面
図が図２（ｂ）である。

【００２０】図１において、サイリスタの上面には、ゲ
ート電極２７とカソード電極２８とがシリコン酸化膜２
６によって電気的に絶縁されながら、くし形に互いに入
り組んで形成されている。そして、ゲート電極２７上の
左下側端部にはゲートボンディング用パッド３０が形成
されており、カソード電極２８上の右下側端部にはカソ
ードボンディング用パッド３１が形成されている。これ
らボンディング用パッドは、それぞれ不図示のリードで
パッケージの所定のピンに接続されている。なお、ゲー
ト電極２７およびカソード電極２８を保護するパッシベ
ーションは、図面を見やすくするために省略してある。

【００２１】図１のＣ−Ｃ’断面、すなわち図２（ａ）
において、ｐ⁺型アノード領域２１の上面にはｎ^-型ベ
ース領域２２が形成されている。このｎ^-型ベース領域
２２は、たとえばエピタキシャル成長によって形成す
る。ｎ^-型ベース領域２２の表面部には、ｐ型ゲート領
域２３が形成されるとともに、そのｐ型ゲート領域２３
から所定間隔を隔ててｐ型分離領域２５が形成されてい
る。これらｐ型ゲート領域２３およびｐ型分離領域２５
は、ｎ^-型ベース領域２２の表面に一様に形成したシリ
コン酸化膜を選択的に除去し、その酸化膜をマスクとし
てｐ型不純物を熱拡散させて形成する。そして、ｐ型ゲ
ート領域２３内の表面部には選択的にｎ⁺型カソード領
域２４が形成されている。このｎ⁺型カソード領域２４
は、ｎ型不純物を熱拡散させて形成する。

【００２２】さらに、ｐ型ゲート領域２３の表面に接続
してゲート電極２７が形成されている。また、カソード
電極２８が、ｎ⁺型カソード領域２４およびｐ型分離領
域２５の表面に接続して形成されており、他の半導体領
域とはシリコン酸化膜２６によって電気的に絶縁されて
いる。さらに、ｐ⁺型アノード領域２１の下面には、一
様にアノード電極２９が形成されている。なお、各電極
は、アルミニウムから成る。

【００２３】一方、図１のＤ−Ｄ’断面、すなわち図２
（ｂ）においては、図２（ａ）と同様に、ｐ⁺型アノー
ド領域２１、ｎ^-型ベース領域２２、ｐ型ゲート領域２
３、およびｐ型分離領域２５が形成されている。しかし
ながら、Ｄ−Ｄ’断面では、Ｃ−Ｃ’断面と異なり、ｐ
型ゲート領域２３内には、他の半導体領域は形成されて
いない。

【００２４】さらに、ｐ型ゲート領域２３の表面にはゲ
ート電極２７が形成されており、ｐ型分離領域２５の表
面にはカソード電極２８が形成されている。これらゲー
ト電極２７、カソード電極２８は、シリコン酸化膜２６
によって互いに電気的に絶縁されている。また、ｐ⁺型
アノード領域２１の下面には、一様にアノード電極２９
が形成されている。

【００２５】再び図１にもどる。同図において、破線で
囲まれた領域は、図２のｐ型分離領域２５が形成されて
いる位置であり、そのｐ型分離領域２５はカソード電極
２８と電気的に接続している。また、くし形に形成され
ているゲート電極２７は、４本の突出部Ｅ，Ｆ，Ｇ，お
よびＨを有しており、それら各突出部の長さは、ゲート
ボンディング用パッド３０からの距離に応じて異なって
いる。すなわち、ゲートボンディング用パッド３０から
最も遠い位置にある突出部Ｅは長く形成され、ゲートボ
ンディング用パッド３０に近づくにつれて、突出部Ｆ，
Ｇ，Ｈの順番で短く形成されている。したがって、くし
形ゲート電極２７の各突出部の先端とｐ型分離領域２５
との間の距離は、突出部Ｅ，Ｆ，Ｇ，Ｈからｐ型分離領
域２５までの距離をそれぞれＬ₁，Ｌ₂，Ｌ₃，Ｌ₄と
すると、Ｌ₁≦Ｌ₂≦Ｌ₃≦Ｌ₄となる。

【００２６】この実施例では、くし形ゲート電極２７の
突出部の数は４であるが、実際は多数形成されており、
その数をｎとすると、ゲートボンディング用パッド３０
から最も遠い位置にある突出部とｐ型分離領域２５との
間の距離をＬ₁とし、ゲートボンディング用パッド３０
に近づくにつれて各突出部からｐ型分離領域２５までの
距離を順番にＬ₂，Ｌ₃，・・・，Ｌ_n-1，Ｌ_nとした
場合、Ｌ₁≦Ｌ₂≦・・・≦Ｌ_n-1≦Ｌ_nという一般式
で表すことができる。

【００２７】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、従来のサイリスタと同様であ
る。すなわち、ゲート電極２７からゲート電流を流して
ｎ⁺型カソード領域２４からｎ^-型ベース領域２２への
電子の流入を引き起こし、そのｎ^-型ベース領域２２へ
流入した電子がｐ⁺型アノード領域２１との接合面に到
達すると、ｐ⁺型アノード領域２１からｎ^-型ベース領
域２２へホールを注入させる。このホールがｎ⁺型カソ
ード領域２４からｎ^-型ベース領域２２へ電子の流入を
促進するようになり、サイリスタはラッチアップする。

【００２８】ターンオフ動作も、従来のサイリスタと同
様に、ゲート電極２７からゲート電流を引き抜く（ター
ンオン時と逆方向の電流を流す）ことによって行う。す
なわち、ｎ^-型ベース領域２２に蓄積している過剰ホー
ルを、ｐ型ゲート領域２３を介してゲート電極２７から
引き抜き、ｎ^-型ベース領域２２とｐ型ゲート領域２３
との間のｐｎ接合部に空乏層を形成させて上記ラッチア
ップ状態を解除する。本実施例では、上記ゲート電流の
引抜きに加えて、ｎ^-型ベース領域２２の過剰ホールを
ｐ型分離領域２５を介してもカソード電極２８へ排出す
るので、従来のサイリスタと比べてターンオフ時間が短
縮される。

【００２９】ところで、発明が解決しようとする課題に
おいて説明したように、サイリスタのターンオフ時に
は、変位電流Ｃ・ｄｖ／ｄｔが発生する。ここで、カソ
ード電極２８の下部に形成されているｐ型分離領域２５
も容量を有するため、その近傍においても変位電流が発
生するが、その変位電流は、その位置から最も近い位置
にあるカード電極２８に流れ込みやすい。したがって、
上記変位電流の大部分がｐ型分離領域２５を介してカソ
ード電極２８へ流れ込み、ｐ型ゲート領域２３を介して
ゲート電極２７へ流れ込む変位電流はわずかである。こ
の結果、ターンオフ時にゲート電流を引き抜くときに、
ゲート電極２７から引き抜かなければならない変位電流
が大幅に減少するので、ターンオフ・ゲインが向上す
る。

【００３０】また、一般に、ゲートボンディング用パッ
ド３０からの距離が大きくなるにつれて、ターンオフ時
に電流が集中しやすい。これは、前述したように、アル
ミニウムから成るゲート電極２７における電圧降下が原
因である。したがって、ターンオフ時には、ゲート電極
２７の突出部Ｅの先端部で最も電流が集中しやすく、突
出部Ｆ，Ｇ，Ｈの順番に集中する電流の量が少なくな
る。

【００３１】ところで、くし形ゲート電極２７の突出部
の先端からｐ型分離領域２５までの距離と、ゲート電極
２７の突出部の先端に流れ込む変位電流の大きさとの関
係は、上記距離が小さいほど、変位電流の流れ込みが小
さくなる。なぜならば、上記距離が小さいほど、ゲート
電極２７の突出部の先端部近傍の変位電流がｐ型分離領
域２５を介してカソード電極２８へ流れるからである。

【００３２】そして、本実施例のサイリスタにおいて
は、ゲートボンディング用パッド３０からの距離が最も
大きいゲート電極２７の突出部Ｅとｐ型分離領域２５と
の間の距離Ｌ₁が最も小さく、ゲートボンディング用パ
ッド３０に近づくにつれて、各突出部Ｆ，Ｇ，Ｈとｐ型
分離領域２５との間の距離Ｌ₂，Ｌ₃，Ｌ₄が順番に大
きくなっている。したがって、ターンオフ時にもっとも
電流集中が起こりやすいゲート電極２７の突出部Ｅ近傍
で、変位電流のゲート電極２７への流込みが最も小さく
なり、突出部Ｆ，Ｇ，Ｈの順番にターンオフ時の電流集
中が少なくなることに対応して、変位電流がゲート電極
２７へ流れ込む割合が大きくなる。この結果、各ゲート
電極２７の突出部でのゲート引抜き電流と変位電流との
和が平均化されて電流集中が緩和し、電流集中による素
子破壊を防ぐことができる。

【００３３】なお、上記実施例のサイリスタの各半導体
領域の導電型を反転させたサイリスタについても本発明
を適用可能であり、同等の効果を得ることができる。ま
た、ゲート電極２７およびカソード電極２８の形状と、
ゲートボンディング用パッド３０およびカソードボンデ
ィング用パッド３１の各電極２７、２８上での位置関係
は、図１に示す例に限ることはなく、たとえば図３に示
すような構造であってもよい。すなわち、各パッド３
０、３１が、それぞれ電極２７、２８の上下方向の中心
付近に形成され、くし形ゲート電極２７の突出部の長さ
が、中心から上下方向へ離れるにしたがって長くなるよ
うな構造であってもよい。

【００３４】次に、本発明の他の実施例を説明する。図
４は、本発明をバイポーラトランジスタに適用した例で
ある。同図（ａ），（ｂ）がそれぞれ図２（ａ），
（ｂ）に対応し、このバイポーラトランジスタの上面構
造は図１と同様である。

【００３５】図４（ａ）において、ｎ⁺型半導体基板４
１（コレクタ）の上面に、ｎ^-型半導体領域４２が形成
されており、そのｎ^-型半導体領域４２の表面部に互い
に所定間隔を隔ててｐ型ベース領域４３およびｐ型分離
領域４５が形成されている。そして、そのｐ型ベース領
域４３内の表面部には、選択的にｎ⁺型エミッタ領域４
４が形成されている。さらに、ｐ型ベース領域４３の表
面にベース電極４７が形成され、ｎ⁺型エミッタ領域４
４およびｐ型分離領域４５の表面にエミッタ電極４８が
形成されている。ここで、ベース電極４７とエミッタ電
極４８とは、シリコン酸化膜４６によって電気的に絶縁
されている。また、ｎ⁺型半導体基板４１の下面には一
様にコレクタ電極４９が形成されている。

【００３６】図４（ｂ）においては、図４（ａ）と同様
に、ｎ⁺型半導体基板４１の上面にｎ^-型半導体領域４
２、ｐ型ベース領域４３、およびｐ型分離領域４５が形
成されている。そして、ｐ型ベース領域４３、ｐ型分離
領域４５、およびｎ⁺型半導体基板４１に対応して、そ
れぞれベース電極４７、エミッタ電極４８、およびコレ
クタ電極４９が形成されている。

【００３７】このバイポーラトランジスタのターンオン
動作およびターンオフ動作は、ベース電流によって制御
を行う通常のトランジスタと同じであり、ターンオフ時
に電流集中うを防ぐ原理は、図１、２で説明したサイリ
スタと同様である。

【００３８】図５は、本発明を静電誘導トランジスタ
（ＳＩＴ）に適用した例である。同図（ａ），（ｂ）が
それぞれ図４（ａ），（ｂ）に対応し、このＳＩＴの上
面構造は図１と同様である。

【００３９】図５（ａ），（ｂ）において、ｎ⁺型半導
体基板５１（ドレイン）およびｎ^-型半導体領域５２
が、それぞれ図４（ａ），（ｂ）のｎ⁺型半導体基板４
１およびｎ^-型半導体領域４２に対応している。また、
ｐ⁺型ゲート領域５３及びｐ^-型チャネル領域５４が、
ｐ型ベース領域４３に対応し、ｎ⁺型ソース領域５５お
よびｐ⁺型分離領域５６が、それぞれｎ⁺型エミッタ領
域４４およびｐ型分離領域４５に対応している。

【００４０】なお、図４または図５に示したトランジス
タの、各半導体領域の導電型を反転させたトランジスタ
にも、本発明を適用することができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
カソード電極の下部のカソード領域が形成されていない
領域に、ゲート領域と同じ導電型の分離領域を形成した
ので、ターンオフ時にゲート電極に流れ込む変位電流の
量が減少し、ターンオフ・ゲインが向上する。

【００４２】また、くし形ゲート電極の各突出部と上記
分離領域との間の距離を、ゲートボンディング用パッド
から遠くに位置するものを短く、近くに位置するものを
長く形成したので、ターンオフ時のゲート引抜き電流と
変位電流との和が平均化されて、電流集中による素子破
壊を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施例のサイリスタを上から見た図
である。

【図２】図１のサイリスタの断面図であり、（ａ）はＣ
−Ｃ’線で切断したときの断面を示し、（ｂ）はＤ−
Ｄ’線で切断したときの断面を示す。

【図３】本発明の他の実施例のサイリスタを上から見た
図である。

【図４】本発明の他の実施例に係わるバイポーラトラン
ジスタの断面図である。

【図５】本発明の他の実施例に係わる静電誘導トランジ
スタの断面図である。

【図６】従来の一般的なサイリスタを上から見た図であ
る。

【図７】図６のサイリスタの断面図であり、（ａ）はＡ
−Ａ’線で切断したときの断面を示し、（ｂ）はＢ−
Ｂ’線で切断したときの断面を示す。

【符号の説明】

２１ｐ⁺型アノード領域２２ｎ^-型ベース領域２３ｐ型ゲート領域２４ｎ⁺型カソード領域２５ｐ型分離領域２６シリコン酸化膜２７ゲート電極２８カソード電極２９アノード電極３０ゲートボンディング用パッド３１カソードボンディング用パッド

Claims

【特許請求の範囲】

【請求項１】第１導電型のアノード領域の上面に第２
導電型のベース領域を形成し、該ベース領域の表面部に
第１導電型のゲート領域および該ゲート領域から所定間
隔を隔てた位置に第１導電型の分離領域を形成し、前記
ゲート領域の表面部に複数の第２導電型のカソード領域
をストライプ状に形成した半導体装置において、前記各カソード領域および前記分離領域に接続して形成
された、くし形のカソード電極と、前記ゲート領域に接続し、かつ前記カソード電極から電
気的に絶縁されながら前記カソード電極と互いに入り組
んで形成された、くし形のゲート電極と、該ゲート電極の上面にボンディング用パッドとを有し、該ボンディング用パッドから最も遠い位置にある前記く
し形のゲート電極の先端から前記分離領域までの距離を
Ｌ₁とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のゲート電極の先端から前記分離領域ま
での距離を順番にＬ₂，Ｌ₃，・・・，Ｌ_i，Ｌ_i+1，
・・・，Ｌ_nとしたとき、Ｌ_i≦Ｌ_i+1となるように形
成することを特徴とする半導体装置。（ｉおよびｎは自
然数であり、ｉはｎ以下の任意の数を表す）
【請求項２】第１導電型のコレクタ領域の表面部に第
２導電型のベース領域および該ベース領域から所定間隔
を隔てた位置に第２導電型の分離領域を形成し、前記ベ
ース領域の表面部に複数の第１導電型のエミッタ領域を
ストライプ状に形成した半導体装置において、前記各エミッタ領域および前記分離領域に接続して形成
された、くし形のエミッタ電極と、前記ベース領域に接続し、かつ前記エミッタ電極から電
気的に絶縁されながら前記エミッタ電極と互いに入り組
んで形成された、くし形のベース電極と、該ベース電極の上面にボンディング用パッドとを有し、該ボンディング用パッドから最も遠い位置にある前記く
し形のベース電極の先端から前記分離領域までの距離を
Ｌ₁とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のベース電極の先端から前記分離領域ま
での距離を順番にＬ₂，Ｌ₃，・・・，Ｌ_i，Ｌ_i+1，
・・・，Ｌ_nとしたとき、Ｌ_i≦Ｌ_i+1となるように形
成することを特徴とする半導体装置。（ｉおよびｎは自
然数であり、ｉはｎ以下の任意の数を表す）
【請求項３】第１導電型のドレイン領域の表面部に、
複数の第２導電型のチャネル領域をストライプ状に形成
し、該複数のチャネル領域を取り囲む第２導電型のゲー
ト領域を形成し、該ゲート領域から所定間隔を隔てた位
置に第２導電型の分離領域を形成し、さらに前記各チャ
ネル領域の表面部に第１導電型のソース領域を選択的に
形成した半導体装置において、前記各ソース領域および前記分離領域に接続して形成さ
れた、くし形のソース電極と、前記ゲート領域に接続し、かつ前記ソース電極から電気
的に絶縁されながら前記ソース電極と互いに入り組んで
形成された、くし形のゲート電極と、該ゲート電極の上面にボンディング用パッドとを有し、該ボンディング用パッドから最も遠い位置にある前記く
し形のゲート電極の先端から前記分離領域までの距離を
Ｌ₁とし、前記ボンディング用パッドに近づくにしたが
って前記くし形のゲート電極の先端から前記分離領域ま
での距離を順番にＬ₂，Ｌ₃，・・・，Ｌ_i，Ｌ_i+1，
・・・，Ｌ_nとしたとき、Ｌ_i≦Ｌ_i+1となるように形
成することを特徴とする半導体装置。（ｉおよびｎは自
然数であり、ｉはｎ以下の任意の数を表す）