JPH06302185A

JPH06302185A - 半導体記憶装置

Info

Publication number: JPH06302185A
Application number: JP5092750A
Authority: JP
Inventors: Hideo Omori; 秀雄大森; Kazuya Ito; 和弥伊藤
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1993-04-20
Filing date: 1993-04-20
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】本発明の目的は、シンクロナスＤＲＡＭにお
けるカラムアドレス発生回路の簡素化を図ることにあ
る。【構成】カラムアドレスの初期値を排他的論理演算に
関与させる第１モード、及びカラムアドレスの初期値を
排他的論理演算に関与させない第２モードを切換えるた
めの制御論理を含んでカラムアドレス生成回路２７を構
成することにより、バーストモードで指定する２種類の
カラムアドレススキャンニングにおいて、１種類のカウ
ンタの共有を可能として、シンクロナスＤＲＡＭにおけ
るカラムアドレス発生回路の簡素化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に含ま
れる記憶素子を選択するための制御信号を生成するため
のアドレスデコード技術に関し、例えばシンクロナスＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭは、アドレスバッファ、デコー
ダ、センス増幅器などの周辺回路にはクロックに同期し
て動作するダイナミック型の回路が用いられ、消費電力
の低下が図られている。このため、１〜３相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなＤＲＡＭにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。読出し／書込み動作が終了された後は、
次の動作に備えて内部回路を初期化するためのリセット
時間が必要とされる。このため、メモリ動作のサイクル
時間はアクセス時間よりも長くなる。

【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】従来の半導体メモリ、
特にＤＲＡＭ等では、チップ内部のアドレス生成のため
に、リフレッシュカウンタや、表示用ＶＲＡＭのＳＡＭ
（シリアル・アクセス・メモリ）部用のシリアルカウン
タ等のインクリメントカウンタの出力をアドレス信号と
して使用しているが、そのような従来技術の延長でシン
クロナスＤＲＡＭを実現した場合、シンクロナスＤＲＡ
Ｍのバーストモード（ラップモードとも称される）で指
定するカラムアドレスのスキャンニングのために、イン
タリーブモード（インテルスクランブルモードとも称さ
れる）を実現するためのカウンタと、シーケンシャルモ
ードを実現するためのカウンタとの２種類のカウンタが
必要とされ、そのために、カラムアドレス発生回路の構
成が複雑になってしまう。

【０００５】本発明では、シンクロナスＤＲＡＭにおけ
るカラムアドレス発生回路の簡素化を図ることにある。
本発明のさらに具体的な目的は、バーストモードで指定
する２種類のカラムアドレススキャンニングを１種類の
カウンタで実現することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、設定された初期値を基準として
歩進動作するカウンタと、このカウンタの出力値とカラ
ムアドレスの初期値との排他的論理演算を行うための排
他的論理回路と、カラムアドレスの初期値を上記排他的
論理演算に関与させる第１モード、及びカラムアドレス
の初期値を上記排他的論理演算に関与させない第２モー
ドを切換えるための制御論理とを含んで成るカラムアド
レス生成回路を設ける。このとき、上記制御論理は、上
記カラムアドレスの初期値にかかわらず、上記カウンタ
の出力値に呼応して排他的論理回路の出力値が変化する
ように上記排他的論理回路の入力端子の論理レベルを固
定するためのスイッチ素子を含んで構成することができ
る。また、上記カウンタの歩進動作の初期値は、上記第
１モードでオール零とされ、上記第２モードで上記カラ
ムアドレスの初期値に等しくされる。

【０００９】

【作用】上記した手段によれば、カラムアドレスの初期
値を上記排他的論理演算に関与させる第１モード、及び
カラムアドレスの初期値を上記排他的論理演算に関与さ
せない第２モードを切換えるための制御論理を含んでカ
ラムアドレス生成回路を構成することは、バーストモー
ドで指定する２種類のカラムアドレススキャンニングを
１種類のカウンタで実現可能とし、このことが、シンク
ロナスＤＲＡＭにおけるカラムアドレス発生回路の簡素
化を達成する。

【００１０】

【実施例】図１には、本発明の一実施例であるシンクロ
ナスＤＲＡＭの構成例が示される。

【００１１】図１に示されるシンクロナスＤＲＡＭは、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコンのような一つの半導体基板に形成
され、入力されたカラムアドレスから、モード設定サイ
クルによって予め設定されたバースト長のビットを、ク
ロック入力端子１１からのクロックＣＬＫに同期して内
部でインクリメントすることにより、データを連続に選
択して入出力するバースト動作が可能とされる。

【００１２】特に制限されないが、メモリセルアレイ２
０Ａとメモリセルアレイ２０Ｂとが形成され、このメモ
リセルアレイ２０Ａ、２０Ｂは、互いに平行して配置さ
れた複数のワード線ＷＬと、このワード線ＷＬに交差す
るように配置された複数の相補ビット線ＢＬ、並びにこ
れらワード線ＷＬ及び相補ビット線ＢＬの交点に格子状
に配置された複数のダイナミック型メモリセルＭＳとを
含む。

【００１３】メモリセルアレイ２０Ａ，２０Ｂのワード
線ＷＬは、当該メモリセルに対応するロウアドレスデコ
ーダ２１Ａ，２１Ｂの後段に配置されたワードドライバ
（図示せず）に結合されており、ローアドレスデコーダ
２１Ａ，２１Ｂのデコード出力に基づいて、それぞれメ
モリセルアレイ２０Ａ，２０Ｂにおける一つのワード線
が択一的に選択レベルに駆動されるようになっている。
ロウアドレスデコーダ２１Ａ，２１Ｂには、特に制限さ
れないが、それの前段に配置されたロウアドレスバッフ
ァ２４から、内部アドレス信号ＡＸ０〜ＡＸｉがクロッ
クＣＬＫに同期して供給されるようになっている。また
メモリセルアレイ２０Ａ，２０Ｂのビット線ＢＬは、対
応するカラムアドレスデコーダ１９Ａ，１９Ｂのデコー
ド出力に基づいてオン／オフ駆動されるカラム選択スイ
ッチ（図示せず）に結合され、このカラム選択スイッチ
によって選択されたビット線がコモンデータ線に結合さ
れることにより、所望のメモリセルデータの読出し、及
びメモリセルへのデータ書込みが可能とされる。カラム
アドレスデコーダ１９Ａ，１９Ｂには、特に制限されな
いが、それの前段に配置されたカラムアドレスバスドラ
イバ２３の出力がクロックＣＬＫに同期して供給される
ようになっている。

【００１４】本実施例シンクロナスＤＲＡＭでは、ロウ
アドレス信号と、カラムアドレスアドレス信号とでアド
レス入力端子群３０が共有される。すなわち、クロック
ＣＬＫに同期してバースト動作のスタートアドレスがア
ドレスマルチプレクスにより、ロウ／カラムの順に取込
まれる。ロウアドレス信号は、ロウアドレスストローブ
信号ＲＡＳ＊（＊はローアクティブ又は信号反転を意味
する）に同期してロウアドレスバッファ２８を介して取
込まれ、それが、後段のロウアドレスプリデコーダ２５
によりプリデコードされるようになっている。このプリ
デコード信号は、後段のアドレスバスドライバ２４に入
力され、このアドレスバスドライバ２４によってロウア
ドレスバスが駆動されるようになっている。また、カラ
ムアドレス信号は、カラムアドレスストローブ信号ＣＡ
Ｓ＊に同期し、カラムアドレスバッファ２９を介して取
込まれる。カラムアドレス信号の最下位ビットＡＹ０
が、データセレクタ１６Ａ，１６Ｂの動作制御信号とし
て使用されるため、当該最下位ビット以外のビットが、
カラムアドレス発生回路２７に供給されるようになって
いる。

【００１５】カラムアドレス発生回路２７は、後に詳述
するように、設定された初期値を基準として歩進動作す
るインクリメントカウンタや、このインクリメントカウ
ンタの出力値とカラムアドレスの初期値との排他的論理
演算を行うための排他的論理回路、及び設定されたモー
ドに応じて上記排他的論理演算を制御するための制御論
理を含み、上記排他的論理回路の出力に基づいてカラム
アドレスが生成されるようになっている。

【００１６】カラムアドレスの最下位ビットは、メモリ
セルアレイ２０Ａ，２０Ｂの選択に用いられ、データセ
レクタ１６Ａ，１６Ｂに、それの動作制御信号として入
力される。すなわち、上記コモンデータ線のデータを増
幅するためのメインメモリ１８Ａ，１８Ｂが配置され、
それに対応して配置されたデータセレクタ１６Ａ，１６
Ｂがオンされた状態で、上記メインメモリ１８Ａ，１８
Ｂの出力が、選択的に後段の入出力バッファ１４に伝達
され、この入出力バッファ１４、さらにはＩ／Ｏ（イン
プット／アウトプット）端子１３を介して、外部出力可
能とされる。外部から入力されるクロックＣＬＫはタイ
ミングジェネレータ１２に入力されるようになってお
り、このタイミングジェネレータ１２によって、各部の
動作タイミング信号が生成されるようになっている。

【００１７】データ読出し時において、図中では省略し
てあるが、選択ワード線のデータが、それぞれのメモリ
セルアレイに設けられたセンスアンプにて増幅された後
に、ラッチ回路でラッチされ（いずれも図示せず）、選
択ビット線の信号がメインアンプ１８Ａ，１８Ｂにより
増幅された後に、それぞれデータバスを介してデータセ
レクタに出力される。カラムアドレスは最下位ビットが
データセレクタ１６Ａ，１６Ｂでのデータ選択のために
割当てられており、メモリセルアレイ２０Ａ，２０Ｂで
それぞれ１ビットが同時に選択される。このため、デー
タセレクタ１６Ａ，１６Ｂには、クロックＣＬＫの２サ
イクル分のデータが出力されることになる。入出力バッ
ファ１４へは、カラムアドレス最下位ビットと、クロッ
クにより、毎周期のデータに変換されて伝達される。

【００１８】バースト方向（カラムアドレス方向）のデ
ータインクリメントは、カラムアドレスバッファ２９の
出力を初期値として歩進動作されるカラムアドレス発生
回路により、カラムアドレス最下位以外を倍周期でイン
クリメントすることによって可能とされる。そして、デ
ータセレクタ１６Ａ，１６Ｂによって倍周期のデータが
入出力バッファ１４に毎周期に変換されて出力させてい
る間に、次の２ビットがメモリセルアレイ２０Ａ，２０
Ｂから選択出力される。データ書込み時も同様に、入力
バッファ１４に毎周期入力されたデータが、データセレ
クタ１６Ａ，１６Ｂによって割振られ、それが倍周期で
メモリセルアレイに１９Ａ，１９Ｂに書込まれる。

【００１９】次に、上記カラムアドレス発生回路２７の
詳細について説明する。

【００２０】図２に示されるようにカラムアドレス発生
回路２７は、設定された初期値を基準として歩進動作可
能なインクリメントカウンタ２０１、各位ごとのアドレ
ス比較用ＥＯＲ回路２０２、各位カウンタに１ｓｔアド
レス（初期アドレス）をセットするセット回路２０４、
アドレス比較用ＥＯＲ（排他的論理和）回路２０２に１
ｓｔアドレスをセットするセット回路２０５、カラムア
ドレスの初期値と上記アドレス比較用ＥＯＲ回路２０２
の出力を選択するためのマルチプレクサ２０３とを含
み、基本的には図３に示されるように構成される。尚、
図３では、複数ビット構成のカラムアドレスのうちの１
ビットについての構成が代表的に示される。

【００２１】インクリメントカウンタ回路２０１は、カ
ウンタ制御信号入力端子、キャリー信号の入出力端子等
を有するカウンタユニット３２を中心に構成され、カウ
ンタ制御信号にてカウントアップ動作を行う。セット回
路２０４は、セットアドレスを保持するためのセットア
ドレス用ラッチ回路３１、ｐチャンネル型ＭＯＳトラン
ジスタとｎチャンネル型ＭＯＳトランジスタとが結合さ
れて成るスイッチＳ１、このスイッチＳ１をカラム系セ
ット信号ＣＳＥＴ，ＭＳＧＢ（３）に基づいて制御する
ための２入力ナンド回路３６及びインバータ、カウンタ
ユニット３２の出力端子をグランドレベルに固定するた
めのｎチャンネル型ＭＯＳトランジスタＭ１、このＭＯ
ＳＦＥＴＭ１をカラム系セット信号ＣＳＥＴ，バースト
モード切換え信号ＭＲＧＴ３に基づいて制御するための
２入力ナンド回路４０及びインバータ４１、バーストモ
ード切換え信号ＭＲＧＴ３を反転することによってＭＲ
ＧＢ３を得るためのインバータ４２を含む。アドレス比
較用ＥＯＲ回路２０２はＥＯＲゲート３３を含んで構成
され、それのセット回路２０５は、上記セットアドレス
用ラッチ回路３１の出力（セットアドレス）を上記ＥＯ
Ｒゲート３３の一方の入力端子に伝達するためのスイッ
チＳ２、このスイッチＳ２をカラム系セット信号ＣＳＥ
Ｔ，バーストモード切換え信号ＭＲＧＴ３に基づいて制
御するための２入力ナンドゲート３８及びインバータ３
９、上記ＥＯＲゲート３３の一方の入力端子をグランド
レベルに固定するためのｎチャンネル型ＭＯＳトランジ
スタＭ２を含む。また、マルチプレクサ２０２は、２つ
のクロックドインバータ３４，３５と、カラム系セット
信号ＣＳＥＴに基づいてこのクロックドインバータを制
御するためのインバータ４３とを含む。

【００２２】図４にはバーストモードのアドレッシング
が示される。

【００２３】バーストモードにおけるシーケンシャル
（シリアルスキャン）モードは以下のように実現され
る。

【００２４】ｎチャンネル型ＭＯＳトランジスタＭ１を
オフ状態とし、スイッチＳ１をオンさせることによっ
て、カラムアドレスラッチに書き込まれている１ｓｔア
ドレス（スタートアドレス）をインクリメントカウンタ
にセットすると同時に、ｎチャンネル型ＭＯＳトランジ
スタＭ２（このときスイッチＳ２はオフ状態）をオンさ
せてＥＯＲゲート３３の一方の入力端子の論理状態を、
グランドレベル（０レベル）に固定する。それにより、
カウンタユニット３２の出力が、後段のマルチプレクサ
２０２へ、スルー出力されるパスが形成される。この状
態でカウンタユニット３２のカウントアップを行うこと
により、シーケンシャルモードが可能とされる。

【００２５】バーストモードにおけるインタリーブモー
ドは以下のように実現される。

【００２６】バーストモードのインタリーブモードは、
バイナリ表現上で各ビットが２のｎ（ｎは位数）乗回ご
とに変化するアドレススキャンニングである。このため
本実施例では、カウンタユニット３２がリセット状態
（Ａ０，Ａ１，Ａ２＝０，０，０）からカウントアップ
させ、当該カウンタ３２の桁上がりのポイントを各位数
のトグルタイミングとして使用する。このバーストモー
ドのインタリーブモード動作を実現するに当たり、図３
の回路では、ｎチャンネル型ＭＯＳトランジスタＭ１
（このときスイッチＳ１はオフ状態とされる）をオンさ
せてカウンタユニット３２をリセットする（オール零を
設定する）と同時にスイッチＳ２（このときｎチャンネ
ル型ＭＯＳトランジスタＭ２はオフ状態とされる）を活
性化してセットアドレス用ラッチ回路３１に保持されて
いる１ｓｔアドレスをＥＯＲゲート２０２の入力端子に
セットする。これによってカウンタユニット３２の出力
とセットアドレスとの比較を行うパスが形成される。こ
の状態でカウンタユニット３２のカウントアップを行う
ことでインタリーブモードのスキャンニングが可能とな
る。

【００２７】また、チップ内の１ｓｔアドレスは、セッ
トアドレスそのものアドレスを使用するので、カラムア
ドレスラッチに書き込まれている１ｓｔアドレスをカウ
ンタのセット信号を用いてチップ内部のアドレスとして
使用する。２ｎｄアドレス以降は、ＥＯＲゲート３３の
出力を使用する。これはマルチプレクサ２０２の選択動
作によって実現される。

【００２８】ここで、従来技術の延長でシンクロナスＤ
ＲＡＭを実現した場合、シンクロナスＤＲＡＭのバース
トモードで指定するカラムアドレスのスキャンニングの
ために、インタリーブモードを実現するためのカウンタ
と、シーケンシャルモードを実現するためのカウンタと
の２種類のカウンタが必要とされ、そのために、カラム
アドレス発生回路の構成が複雑になってしまうが、本実
施例では、バーストモードで指定する２種類のカラムア
ドレススキャンニングにおいて、１種類のインクリメン
トカウンタ２０１を共有することができるので、上記の
場合に比して、シンクロナスＤＲＡＭにおけるカラムア
ドレス発生回路の簡素化を図ることができる。

【００２９】図５には上記インクリメントカウンタ２０
１、及びセット回路２０４のさらに詳細な構成例が示さ
れ、図６には上記アドレス比較用ＥＯＲ回路２０２、セ
ット回路２０５、及びマルチプレクサ２０３のさらに詳
細な構成例が示される。

【００３０】本回路で使用するバーストモード切換え信
号ＭＲＧＴ３は、バーストモードがインタリーブモード
の場合に、ハイレベルに固定され、シーケンシャルモー
ドの場合にローレベルに固定される。

【００３１】図５に示されるように、インクリメントカ
ウンタ２０１は、特に制限されないが、２入力ノアゲー
ト５１と、クロックドインバータ５８〜６３、インバー
タ５２〜５７が結合されて成る。上記２入力ノアゲート
５１を介して、カウンタ制御信号ＩＣＬＫ１Ｔ，カラム
系セット信号ＣＳＥＴが取込まれ、相補レベルの制御信
号ＣＦＢＭＳＴ，ＣＦＢＭＳＢが生成される。この相補
レベルの制御信号ＣＦＢＭＳＴ，ＣＦＢＭＳＢは、クロ
ックドインバータ６３、及びインバータ５４が結合され
て成るラッチ回路や、マルチプレクサ２０３内の同同一
構成のラッチ回路の動作制御のために使用される。ま
た、クロックドインバータ６２とインバータ５７とが結
合されることによって、カウンタ出力状態を保持するた
めのラッチ回路が形成され、このラッチ回路は、カウン
タ制御信号ＩＣＬＫ２Ｔ、及びそれがインバータ５６に
よって反転された信号とによって動作制御される。

【００３２】上記インクリメントカウンタ２０１をセッ
トするためのセット回路は、特に制限されないが、２入
力ナンドゲート６４，６５、クロックドインバータ６
６、インバータ６７，６８、ｐチャンネル型ＭＯＳトラ
ンジスタＭ３が結合されて成る。ナンドゲート６４に
は、カラム系セット信号ＣＳＥＴ及びバーストモード切
換え信号ＭＲＧＴ３の負論理積が得られ、この出力に応
じて、高電位側電源Ｖｃｃに結合されたｐチャンネル型
ＭＯＳトランジスタＭ３のスイッチ動作が制御されるよ
うになっている。また、ナンドゲート６４の出力は、Ｉ
ＬＡＳＰとしてアドレス比較用ＥＯＲ回路２０２へ供給
される。さらに、バーストモード切換え信号ＭＲＧＴ３
がインバータ６７によって反転されたものと上記カラム
系セット信号ＣＳＥＴとの負論理積が、ナンドゲート６
５で得られ、この負論理積出力に応じてクロックドイン
バータ６６の動作が制御されるようになっている。ま
た、ナンドゲート６５の負論理積出力がインバータ６８
で反転されることによって制御信号ＡＳＴが形成され、
この制御信号ＡＳＴは、アドレス比較用ＥＯＲ回路２０
２へ供給される。

【００３３】上記インクリメントカウンタ２０１の初期
化の動作は、上記セット回路２０４によって、入力信号
ＣＳＥがハイレベルの期間において行われる。すなわ
ち、アドレスセット信号ＩＣＳＥＢ（セット時ローレベ
ルになる信号：通常はハイレベル）が、ローレベルとさ
れたとき、入力信号ＣＳＥがハイレベルになり、ＭＲＧ
Ｔ３により、セット回路２０３の２つのパス（インタリ
ーブモード用かシーケンシャル用）のうち、どちらか一
方のパスがセレクトされ、出力ノードＡＡに、インクリ
メントカウンタ２０１の初期値が出力され、それによっ
て当該カウンタ２０１が初期化される。

【００３４】図６に示されるように、アドレス比較用Ｅ
ＯＲ回路２０２は、特に制限されないが、クロックドイ
ンバータ７１〜７３、インバータ７５〜７６を含んで構
成され、それのセット回路２０５は、特に制限されない
が、クロックドインバータ７０、インバータ７４、及び
ｐチャンネル型ＭＯＳトランジスタＭ４が結合されて成
る。

【００３５】開始アドレスであるＣＳＡＢＮを取込むた
めのクロックドインバータ７０は、上記セット回路２０
４におけるナンドゲート６４の出力ＩＬＡＳＰに基づい
て動作制御される。このクロックドインバータ７０の出
力端子は、クロックドインバータ７１とインバータ７６
とによって構成されるラッチ回路や、低電位側電源Ｖｓ
ｓに結合されたｐチャンネル型ＭＯＳトランジスタＭ
４、さらにはクロックドインバータ７３に結合される。
制御信号ＡＳＴによってｐチャンネル型ＭＯＳトランジ
スタオンされた状態では、クロックドインバータ７０の
出力端子、クロックドインバータ７１とインバータ７６
とによって構成されるラッチ回路、クロックドインバー
タ７３の入力端子が低電位側電源Ｖｓｓレベル（ローレ
ベル）とされる。

【００３６】このアドレス比較用ＥＯＲ回路２０２のセ
ット動作は、セット回路（図番４）により上記カウンタ
セット回路２０４と同じタイミングで実施される。アド
レス比較用ＥＯＲ回路２０２にセットされる比較アドレ
スは、インタリーブモードのときには、各位の１ｓｔア
ドレスがセットされ、それとインクリメントカウンタ２
０１の出力とが比較され、このＥＯＲ回路２０２の出力
がチップ内アドレスＣＡＢＴＮとして出力される。シー
ケンシャルモードでは、インクリメントカウンタ２０１
の出力がそのままＣＡＢＴＮとして使用されるため、ア
ドレス比較用ＥＯＲ回路２０２には、オール零がセット
され、アドレス比較用ＥＯＲ回路２０２がスルーパス状
態とされる。

【００３７】また、インタリーブモード及びシーケンシ
ャルモードでは、チップ内部で使用する１ｓｔカラムア
ドレスが同一アドレスであるため、上記インクリメント
カウンタ２０１の初期化動作と同時にマルチプレクサ２
０３にてセットアドレス用ラッチを使用してチップ内ア
ドレスＣＡＢＴＮへ出力され、２ｎｄ（２番目）アドレ
ス以降については、アドレス比較用ＥＯＲ回路２０２か
らのパスが使用される。

【００３８】上記マルチプレクサ２０３は、特に制限さ
れないが、クロックドインバータ７８〜８０、及びイン
バータ８１〜８４が結合されて成る。アドレスセット信
号ＩＣＳＥＢがインバータ８１，８２、及び８３を介し
てクロックドインバータ７８に、それの動作制御信号と
して入力される。インバータ８３の出力は、カラム系セ
ット信号ＣＳＥＴとされる。上記アドレス比較用ＥＯＲ
回路２０２におけるクロックドインバータ７２，７３の
出力が、クロックドインバータ７９によって取込まれる
ようになっている。このクロックドインバータ７９は、
相補レベルのカウンタ制御信号ＩＣＬＫ１Ｔ，ＩＣＬＫ
１Ｂによって制御されるようになっている。上記クロッ
クドインバータ７８，７９は択一的にオン状態とされ、
その出力が、後段のクロックドインバータ８０，インバ
ータ８４からなるラッチ回路に保持され、その出力ＣＡ
ＢＴＮが、本アドレス発生回路の出力とされる。上記ク
ロックドインバータ８０は、相補レベルの制御信号ＣＦ
ＢＭＳＴ，ＣＦＢＭＳＢによって動作制御される。

【００３９】図７には本実施例回路の動作タイミングが
示される。

【００４０】このカラムアドレス発生回路２７のは、図
７に示されるように、カウンタ制御信号ＩＣＬＫ１Ｔ、
及びＩＣＬＫ２Ｔを制御することでインクリメントカウ
ンタ２０１を制御する。このカウンタ制御信号ＩＣＬＫ
１ＴとＩＣＬＫ２Ｔは、基本的に逆位相の関係にある。
また、アドレスセット信号ＩＣＳＥＢが、ローレベルの
ときには、カウンタ制御信号ＩＣＬＫ１Ｔ、ＩＣＬＫ２
Ｔともに、ローレベルとされる。このカウンタ制御信号
ＩＣＬＫ２Ｔは、アドレスセット信号ＩＣＳＥＢの上昇
エッジもしくは、カウンタ制御信号ＩＣＬＫ１Ｔの下降
エッジに同期して、１ショットパルスとされる信号であ
る。

【００４１】アドレスセット信号ＩＣＳＥＢによりイン
クリメントカウンタ２０１、及びアドレス比較用ＥＯＲ
回路２０２を初期化した後、カウンタ制御信号ＩＣＬＫ
２Ｔのハイレベル時の１ショットパルスにより、ＣＣＯ
ＴＮの次のアドレスであるＣＣＳＭＴＮの情報（アドレ
ス）を、カウンタ制御信号ＩＣＬＫ２Ｔによる次段のス
ルーラッチが取り込み、ＣＣＳＭＴＮの情報（アドレ
ス）をアドレス比較用ＥＯＲ回路２０２へ出力する。ア
ドレス比較用ＥＯＲ回路２０２からは、各位毎にアドレ
ス比較用ＥＯＲ回路２０２にセットされた情報（アドレ
スもしくはＬ：ＶＳＳ）とＣＣＳＭＴＮの情報（アドレ
ス）とを比較したものが、マルチプレクサ２０３へ出力
される。このマルチプレクサ２０３は、カウンタ制御信
号ＩＣＬＫ１Ｔがハイレベルのとき、アドレス比較用Ｅ
ＯＲ回路２０２に接続されるパスが活性化され、このア
ドレス比較用ＥＯＲ回路２０２の出力が、チップ内カラ
ムアドレスであるＣＡＢＴＮとして出力される。

【００４２】また、カウンタ各位のＣＣＯＴＮを桁上が
り制御回路へ出力し、上位カウンタのＣＩＮＴＮ、ＣＩ
ＮＢＮを生成することで、インクリメントカウンタ２０
１の桁上がりが制御される（ＣＩＮＢＮは、ＣＩＮＴＮ
の逆位相である）。そして、図２のＣＳＡＴＮは、アド
レスラッチの出力すなわち、開始アドレスである（ＣＳ
ＡＢＮは、ＣＳＡＴＮの逆位相である）。

【００４３】このようにカラムアドレス発生回路２７を
構成しても、バーストモードで指定する２種類のカラム
アドレススキャンニングにおいて１種類のインクリメン
トカウンタ２０１を共有することができるので、シンク
ロナスＤＲＡＭにおけるカラムアドレス発生回路２７の
簡素化を図ることができ、図３に示される回路と同様の
作用効果を奏する。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、上記実施例ではＥＯＲ（排他的論
理和）ゲートを適用した場合について説明したが、この
ＥＯＲに代えてＥＮＯＲ（排他的負論理和）ゲートを適
用することもできる。ＥＯＲゲートの場合には、シーケ
ンシャルモードにおいて、当該ＥＯＲゲートの入力端子
をローレベル（０レベル）に固定したが、ＥＮＯＲゲー
トを適用する場合には、当該入力端子をハイレベル
（１）レベルに固定するようにする。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、それを含む各種
データ処理装置に適用することができる。

【００４７】本発明は、少なくともカラムアドレス生成
回路を含むことを条件に適用することができる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４９】すなわち、カラムアドレスの初期値を排他
的論理演算に関与させる第１モード、及びカラムアドレ
スの初期値を排他的論理演算に関与させない第２モード
を切換えるための制御論理を含んでカラムアドレス生成
回路を構成することにより、バーストモードで指定する
２種類のカラムアドレススキャンニングにおいて、１種
類のカウンタを共有することができるので、シンクロナ
スＤＲＡＭにおけるカラムアドレス発生回路の簡素化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシンクロナスＤＲＡＭ
の全体的な構成ブロック図である。

【図２】上記シンクロナスＤＲＡＭにおけるカラムアド
レス発生回路の構成ブロック図である。

【図３】上記カラムアドレス発生回路の基本的な構成回
路図である。

【図４】上記シンクロナスＤＲＡＭにおけるバーストモ
ードのカラムアドレススキャンニング説明図である。

【図５】上記カラムアドレス発生回路の一部の詳細な構
成例回路図である。

【図６】上記カラムアドレス発生回路の一部の詳細な構
成例回路図である。

【図７】上記シンクロナスＤＲＡＭの動作タイミング図
である。

【符号の説明】

２７カラムアドレス発生回路１６Ａデータセレクタ１６Ｂデータセレクタ１８Ａメインアンプ１８Ｂメインアンプ３１セットアドレス用ラッチ３２カウンタユニット３３ＥＯＲゲート３４クロックドインバータ３５クロックドインバータ２０１インクリメントカウンタ２０２アドレス比較用ＥＯＲ回路２０３マルチプレクサ２０４セット回路２０５セット回路Ｓ１スイッチＳ２スイッチＭ１ｎチャンネル型ＭＯＳトランジスタＭ２ｎチャンネル型ＭＯＳトランジスタＭ３ｐチャンネル型ＭＯＳトランジスタＭ４ｐチャンネル型ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】カラムアドレスを発生するためのカラム
アドレス生成回路を有し、所望のワード線を選択した状
態でカラムアドレスを順次変化させることにより、メモ
リセルの連続アクセスを可能とする半導体記憶装置にお
いて、上記カラムアドレス生成回路は、設定された初期
値を基準として歩進動作するカウンタと、このカウンタ
の出力値とカラムアドレスの初期値との排他的論理演算
を行うための排他的論理回路と、カラムアドレスの初期
値を上記排他的論理演算に関与させる第１モード、及び
カラムアドレスの初期値を上記排他的論理演算に関与さ
せない第２モードを切換えるための制御論理とを含み、
上記排他的論理回路の出力に基づいてカラムアドレスを
得るようにされて成ることを特徴とする半導体記憶装
置。
【請求項２】上記制御論理は、上記カラムアドレスの
初期値にかかわらず、上記カウンタの出力値に呼応して
排他的論理回路の出力値が変化するように上記排他的論
理回路の入力端子の論理レベルを固定するためのスイッ
チ素子を含む請求項１記載の半導体記憶装置。
【請求項３】上記カウンタの歩進動作の初期値は、上
記第１モードでオール零とされ、上記第２モードで上記
カラムアドレスの初期値に等しくされる請求項１又は２
記載の半導体記憶装置。