JPH0629786A - デジタル・インターポレーション用低精度ｆｉｒフィルタ - Google Patents
デジタル・インターポレーション用低精度ｆｉｒフィルタInfo
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- JPH0629786A JPH0629786A JP4293854A JP29385492A JPH0629786A JP H0629786 A JPH0629786 A JP H0629786A JP 4293854 A JP4293854 A JP 4293854A JP 29385492 A JP29385492 A JP 29385492A JP H0629786 A JPH0629786 A JP H0629786A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0614—Non-recursive filters using Delta-modulation
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- H03—ELECTRONIC CIRCUITRY
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 デジタル・インターポレーションのため、比
較的高精度のＦＩＲフィルタをマルチプライヤを必要と
せずに低精度ＦＩＲフィルタ係数を有するＦＩＲフィル
タにより実現する。 【構成】 第１ステップとしてサンプリング・レート・
コンバータ（１６）により入力信号系列のサンプル間に
０を介在させ、この結果生じる影像を第２ステップとし
てフィルタリングにより除去する。フィルタリングに用
いるＦＩＲフィルタ（１８）は｛−１，０，＋１｝の係
数セットに限定された低精度ＦＩＲフィルタ係数を有
し、これは阻止域のある点以下で実質的に高い精度のＦ
ＩＲフィルタ係数に相応しい周波数応答を与えるが、周
波数応答がこの点より上では実質的に徐々に劣化するよ
うに選択されている。ＦＩＲフィルタの出力にその点よ
り上の信号を減衰させるためローパス・フィルタ（１
２、４６）を設けることにより、全周波数応答が実質的
に高い精度のＦＩＲフィルタ係数を用いるものに相応し
くなるようにする。
較的高精度のＦＩＲフィルタをマルチプライヤを必要と
せずに低精度ＦＩＲフィルタ係数を有するＦＩＲフィル
タにより実現する。 【構成】 第１ステップとしてサンプリング・レート・
コンバータ（１６）により入力信号系列のサンプル間に
０を介在させ、この結果生じる影像を第２ステップとし
てフィルタリングにより除去する。フィルタリングに用
いるＦＩＲフィルタ（１８）は｛−１，０，＋１｝の係
数セットに限定された低精度ＦＩＲフィルタ係数を有
し、これは阻止域のある点以下で実質的に高い精度のＦ
ＩＲフィルタ係数に相応しい周波数応答を与えるが、周
波数応答がこの点より上では実質的に徐々に劣化するよ
うに選択されている。ＦＩＲフィルタの出力にその点よ
り上の信号を減衰させるためローパス・フィルタ（１
２、４６）を設けることにより、全周波数応答が実質的
に高い精度のＦＩＲフィルタ係数を用いるものに相応し
くなるようにする。
Description
【０００１】
【産業上の利用分野】本発明は一般的にデジタル・フィ
ルタに関し、さらに詳細にはＤ−Ａコンバータに用いる
有限長インパルス応答（ＦＩＲ）フィルタに関する。
ルタに関し、さらに詳細にはＤ−Ａコンバータに用いる
有限長インパルス応答（ＦＩＲ）フィルタに関する。
【０００２】
【従来の技術】Ｄ−Ａコンバータにはオーバ・サンプリ
ングされるアーキテクチュアを用いるものが最近増加し
ている。オーバ・サンプリングによるＤ−Ａ変換は通
常、入力語レートの４倍、８倍或いは６４倍のレートで
行なうため、それに応じた多数のサンプルを各入力サン
プルにつき発生させる必要がある。通常、このタイプの
アーキテクチュアでは、このように入力語レートを増加
させるためデジタルまたは離散時間インターポレーショ
ンまたは相間を行う。デジタル・インターポレーション
には、２つのステップが用いられる。即ち、第１ステッ
プとして、フーリエ変換Ｘ［ｆ］を表わす入力信号系列
ｘ［ｎ］をサンプリング・レートｆｓで受ける。この入
力信号系列ｘ［ｎ］を処理して出力信号系列ｙ［ｎ］を
発生させるが、この出力信号系列は信号系列ｘ［ｎ］の
サンプル間にＭ−１個の０を介在させたものである（Ｍ
はインターポレーション係数）。
ングされるアーキテクチュアを用いるものが最近増加し
ている。オーバ・サンプリングによるＤ−Ａ変換は通
常、入力語レートの４倍、８倍或いは６４倍のレートで
行なうため、それに応じた多数のサンプルを各入力サン
プルにつき発生させる必要がある。通常、このタイプの
アーキテクチュアでは、このように入力語レートを増加
させるためデジタルまたは離散時間インターポレーショ
ンまたは相間を行う。デジタル・インターポレーション
には、２つのステップが用いられる。即ち、第１ステッ
プとして、フーリエ変換Ｘ［ｆ］を表わす入力信号系列
ｘ［ｎ］をサンプリング・レートｆｓで受ける。この入
力信号系列ｘ［ｎ］を処理して出力信号系列ｙ［ｎ］を
発生させるが、この出力信号系列は信号系列ｘ［ｎ］の
サンプル間にＭ−１個の０を介在させたものである（Ｍ
はインターポレーション係数）。
【０００３】０を介在させても、周波数領域では、周波
数軸がリスケーリングを受けるだけである。しかしなが
らリスケーリングされた周波数領域はもとの低周波数信
号の影像が含まれる。この影像はインターポレーション
の第２ステップである簡単なデジタル・ローパス・フィ
ルタリングにより除去することが可能である。かくし
て、デジタル・ローパス・フィルタリングを行うと、出
力は信号系列ｚ［ｎ］となり、これはフーリエ変換Ｚ
［ｆ］を表わす。信号系列ｚ［ｎ］はｙ［ｎ］信号系列
に０を挿入したものである。これが最終的に得られるイ
ンターポレータの出力信号系列であり、この系列のサン
プルは入力サンプリング・レートのＭ倍である。
数軸がリスケーリングを受けるだけである。しかしなが
らリスケーリングされた周波数領域はもとの低周波数信
号の影像が含まれる。この影像はインターポレーション
の第２ステップである簡単なデジタル・ローパス・フィ
ルタリングにより除去することが可能である。かくし
て、デジタル・ローパス・フィルタリングを行うと、出
力は信号系列ｚ［ｎ］となり、これはフーリエ変換Ｚ
［ｆ］を表わす。信号系列ｚ［ｎ］はｙ［ｎ］信号系列
に０を挿入したものである。これが最終的に得られるイ
ンターポレータの出力信号系列であり、この系列のサン
プルは入力サンプリング・レートのＭ倍である。
【０００４】第１のインターポレーション・ステップは
従来から行なわれてきたものであり、一般的に入力サン
プル間に０を介在させるステップよりなる比較的簡単な
プロセスである。しかしながら、第２のデジタル・ロー
パス・フィルタリング・ステップはハードウェアの設計
者にある問題を提起する。優れた位相特性のため、また
このタイプのフィルタが帯域外の影像を除去するため、
長さＮの有限長インパルス応答（ＦＩＲ）フィルタが常
用される。ＦＩＲフィルタの入力は信号系列ｙ［ｎ］で
あり、第２の入力である係数入力は係数（ｈ［０］，ｈ
［１］，ｈ［２］．．．ｈ［Ｎ−１］）を有するメモリ
領域から与えられる。このフィルタ係数のセットがＦＩ
Ｒフィルタの周波数応答を完全に決定する。各係数を正
確に表わすに必要とされるバイナリ・ビットの数はフィ
ルタの性能パラメータにより決まるが、通常最も敏感な
のは阻止域の信号除去である。
従来から行なわれてきたものであり、一般的に入力サン
プル間に０を介在させるステップよりなる比較的簡単な
プロセスである。しかしながら、第２のデジタル・ロー
パス・フィルタリング・ステップはハードウェアの設計
者にある問題を提起する。優れた位相特性のため、また
このタイプのフィルタが帯域外の影像を除去するため、
長さＮの有限長インパルス応答（ＦＩＲ）フィルタが常
用される。ＦＩＲフィルタの入力は信号系列ｙ［ｎ］で
あり、第２の入力である係数入力は係数（ｈ［０］，ｈ
［１］，ｈ［２］．．．ｈ［Ｎ−１］）を有するメモリ
領域から与えられる。このフィルタ係数のセットがＦＩ
Ｒフィルタの周波数応答を完全に決定する。各係数を正
確に表わすに必要とされるバイナリ・ビットの数はフィ
ルタの性能パラメータにより決まるが、通常最も敏感な
のは阻止域の信号除去である。
【０００５】インターポレーションの場合、フィルタ阻
止域の信号除去特性が帯域外の影像の減衰度を直接決定
する。これまでの経験によると、フィルタ係数を表わす
ための各バイナリ・ビットにつき約６ｄＢの信号阻止ま
たは影像除去が得られる。従来型フィルタは複数の遅延
器により実現され、各遅延器の出力に関連のフィルタ係
数を掛け算して得た結果が加算される。そしてこのＦＩ
Ｒフィルタの出力レートは入力信号系列ｘ［ｎ］のレー
トのＭ倍である。したがって、フィルタは各出力語ごと
にＮ／Ｍ回の掛け算と加算を行なう必要がある。入力デ
ータがｋ個のバイナリ・ビットで、またＦＩＲフィルタ
係数がｍ個のバイナリ・ビットで表わされると仮定した
場合、その計算条件は、ｚ［ｎ］の出力語レートでＮ／
Ｍ（ｋ×ｍ）回の掛け算／加算が必要、或いは、ｘ
［ｎ］の入力語レートでＮ／（ｋ×ｍ）の掛け算／加算
が必要ということである。例えば、１６ビットのデジタ
ル・オーディオ・データ入力を４８ｋＨｚの語レートま
たはサンプリング・レートからその４倍にインターポレ
ータする場合、語レートは１９２ｋＨｚとなる。この４
倍のレートで動作するデジタル・オーディオ級ＦＩＲフ
ィルタの長さはＮ＝１２８で、係数は１４ビットとな
る。その結果、４８ｋＨｚで１２８（１６ビット×１４
ビット）回の掛け算／加算が必要という負担が生じる。
ステレオを実現するには計算速度を２倍にする必要があ
るため、デジタル・オーディオ級の４倍レートでのイン
ターポレーションを行うには単一の１６ビット×１４ビ
ット・ハードウェア・マルチプライヤを２×２８×４８
ｋＨｚ＝１２．２８ＭＨｚで作動させる必要がある。
止域の信号除去特性が帯域外の影像の減衰度を直接決定
する。これまでの経験によると、フィルタ係数を表わす
ための各バイナリ・ビットにつき約６ｄＢの信号阻止ま
たは影像除去が得られる。従来型フィルタは複数の遅延
器により実現され、各遅延器の出力に関連のフィルタ係
数を掛け算して得た結果が加算される。そしてこのＦＩ
Ｒフィルタの出力レートは入力信号系列ｘ［ｎ］のレー
トのＭ倍である。したがって、フィルタは各出力語ごと
にＮ／Ｍ回の掛け算と加算を行なう必要がある。入力デ
ータがｋ個のバイナリ・ビットで、またＦＩＲフィルタ
係数がｍ個のバイナリ・ビットで表わされると仮定した
場合、その計算条件は、ｚ［ｎ］の出力語レートでＮ／
Ｍ（ｋ×ｍ）回の掛け算／加算が必要、或いは、ｘ
［ｎ］の入力語レートでＮ／（ｋ×ｍ）の掛け算／加算
が必要ということである。例えば、１６ビットのデジタ
ル・オーディオ・データ入力を４８ｋＨｚの語レートま
たはサンプリング・レートからその４倍にインターポレ
ータする場合、語レートは１９２ｋＨｚとなる。この４
倍のレートで動作するデジタル・オーディオ級ＦＩＲフ
ィルタの長さはＮ＝１２８で、係数は１４ビットとな
る。その結果、４８ｋＨｚで１２８（１６ビット×１４
ビット）回の掛け算／加算が必要という負担が生じる。
ステレオを実現するには計算速度を２倍にする必要があ
るため、デジタル・オーディオ級の４倍レートでのイン
ターポレーションを行うには単一の１６ビット×１４ビ
ット・ハードウェア・マルチプライヤを２×２８×４８
ｋＨｚ＝１２．２８ＭＨｚで作動させる必要がある。
【０００６】この計算速度は現在の技術レベルのＣＭＯ
Ｓ技術では限界に近いため、また高速並列型マルチプラ
イヤはシリコン面積で考えるとコストが高すぎ１個以上
使用することができないため、高いインターポレーショ
ン比（Ｍ＞４）を実現するには通常３つのステップ（４
ｘ，３２ｘ及び２ｘ）が用いられる。４ｘの第１ステッ
プは、例えばマルチプライヤをベースにした１２８個の
タップをもつＦＩＲにより実行できる。３２ｘの第２ス
テップは簡単な線形インターポレータで、また２ｘの最
終ステップは０次のホールドで行う。複数ステップのイ
ンターポレーション・プロセスの最終ステップは本当に
初歩的なものでよいが、ｋビット入力データにｍビット
・フィルタ係数を掛け算する高速（並列）デジタル・マ
ルチプライヤが従来型デジタル・オーディオ級インター
ポレーション・アーキテクチュアに引続き必要とされて
いると結論付けることができる。
Ｓ技術では限界に近いため、また高速並列型マルチプラ
イヤはシリコン面積で考えるとコストが高すぎ１個以上
使用することができないため、高いインターポレーショ
ン比（Ｍ＞４）を実現するには通常３つのステップ（４
ｘ，３２ｘ及び２ｘ）が用いられる。４ｘの第１ステッ
プは、例えばマルチプライヤをベースにした１２８個の
タップをもつＦＩＲにより実行できる。３２ｘの第２ス
テップは簡単な線形インターポレータで、また２ｘの最
終ステップは０次のホールドで行う。複数ステップのイ
ンターポレーション・プロセスの最終ステップは本当に
初歩的なものでよいが、ｋビット入力データにｍビット
・フィルタ係数を掛け算する高速（並列）デジタル・マ
ルチプライヤが従来型デジタル・オーディオ級インター
ポレーション・アーキテクチュアに引続き必要とされて
いると結論付けることができる。
【０００７】
【発明が解決しようとする課題】上述の問題点を鑑み
て、従来型ユニットに用いられている高価で複雑なマル
チプライヤを必要とせずに阻止域において顕著な信号除
去を行なう比較的高精度のＦＩＲフィルタを実現するた
めのインターポレーション手法が必要とされる。
て、従来型ユニットに用いられている高価で複雑なマル
チプライヤを必要とせずに阻止域において顕著な信号除
去を行なう比較的高精度のＦＩＲフィルタを実現するた
めのインターポレーション手法が必要とされる。
【０００８】特許請求の範囲に記載された本発明は、ま
ずデジタル入力信号系列を第１のサンプリング・レート
で受けて、このデジタル・データを第１のサンプリング
・レートからそれより高い第２のサンプリング・レート
へ変換し、この変換済みデータをインターポレーション
・フィルタにより処理して、デジタル信号のインターポ
レーションまたは相間を行う。このインターポレーショ
ン・フィルタは変換済み入力信号系列の影像をフィルタ
リングにより除去するよう作動する。インターポレーシ
ョン・フィルタは変換済み入力信号系列を最小の減衰量
で通過させる通過域と、変換済み信号系列の影像を所定
レベルへ減衰させる阻止域と、通過域と阻止域との間の
遷移域とよりなる周波数応答を有する。そして、このイ
ンターポレーション・フィルタは低精度ＦＩＲフィルタ
係数を有する有限長インパルス応答（ＦＩＲ）フィルタ
を含む。低精度ＦＩＲフィルタ係数は阻止域のある点以
下で実質的に高い精度のＦＩＲフィルタ係数に相応しい
周波数応答を与えるが、周波数応答はこの点より上では
実質的に徐々に劣化する。ＦＩＲフィルタの出力にはそ
の点より上の信号を減衰させるためローパス・フィルタ
を設ける。
ずデジタル入力信号系列を第１のサンプリング・レート
で受けて、このデジタル・データを第１のサンプリング
・レートからそれより高い第２のサンプリング・レート
へ変換し、この変換済みデータをインターポレーション
・フィルタにより処理して、デジタル信号のインターポ
レーションまたは相間を行う。このインターポレーショ
ン・フィルタは変換済み入力信号系列の影像をフィルタ
リングにより除去するよう作動する。インターポレーシ
ョン・フィルタは変換済み入力信号系列を最小の減衰量
で通過させる通過域と、変換済み信号系列の影像を所定
レベルへ減衰させる阻止域と、通過域と阻止域との間の
遷移域とよりなる周波数応答を有する。そして、このイ
ンターポレーション・フィルタは低精度ＦＩＲフィルタ
係数を有する有限長インパルス応答（ＦＩＲ）フィルタ
を含む。低精度ＦＩＲフィルタ係数は阻止域のある点以
下で実質的に高い精度のＦＩＲフィルタ係数に相応しい
周波数応答を与えるが、周波数応答はこの点より上では
実質的に徐々に劣化する。ＦＩＲフィルタの出力にはそ
の点より上の信号を減衰させるためローパス・フィルタ
を設ける。
【０００９】本発明のもう１つの特徴として、この低精
度ＦＩＲフィルタ係数は少なくとも係数｛−１，＋１｝
のセットを含み、さらに係数０も含む。ＦＩＲフィルタ
はデジタルによる完全な掛け算でなくて加算だけが必要
なように設計されている。
度ＦＩＲフィルタ係数は少なくとも係数｛−１，＋１｝
のセットを含み、さらに係数０も含む。ＦＩＲフィルタ
はデジタルによる完全な掛け算でなくて加算だけが必要
なように設計されている。
【００１０】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１１】
【実施例】図１は本発明のインターポレータのブロック
図である。インターポレータは総括的にブロック１０で
示し、ＦＩＲインターポレータと表示した。このインタ
ーポレータは入力信号系列ｘ［ｎ］のサンプル間に０を
介在させるように作動するインターポレーション・ブロ
ックを有する。また、フィルタリング・ステップでは通
過域応答が決まっており、影像がフィルタリングにより
部分的に除去される。以下に詳説するように、これによ
り高品質のインターポレータに必要な低周波数応答が得
られる。そして係数Ｍでインターポレートされたフィル
タリング済み出力である出力信号系列ｚ［ｎ］が得られ
る。この出力はｆｓ／２に等しいカットオフ周波数ｆｃ
を有するローパス・フィルタ・ブロック１２へ入力され
る結果、出力ｚ′［ｎ］が得られるが、これはサンプリ
ング周波数Ｍ・ｆｓのレートを有する。ＦＩＲインター
ポレータ１０はブロック１３に記憶させた低精度ＦＩＲ
係数で作動するが、この係数は低周波数におけるＦＩＲ
インターポレータ１０のフィルタ部分の周波数応答を決
定するため用いられることに注意されたい。しかしなが
ら、以下に詳説するように、これらの低精度フィルタ係
数が高周波数における所望の阻止域応答を与えるわけで
はない。これはローパス・フィルタ・ブロック１２によ
り実現される。
図である。インターポレータは総括的にブロック１０で
示し、ＦＩＲインターポレータと表示した。このインタ
ーポレータは入力信号系列ｘ［ｎ］のサンプル間に０を
介在させるように作動するインターポレーション・ブロ
ックを有する。また、フィルタリング・ステップでは通
過域応答が決まっており、影像がフィルタリングにより
部分的に除去される。以下に詳説するように、これによ
り高品質のインターポレータに必要な低周波数応答が得
られる。そして係数Ｍでインターポレートされたフィル
タリング済み出力である出力信号系列ｚ［ｎ］が得られ
る。この出力はｆｓ／２に等しいカットオフ周波数ｆｃ
を有するローパス・フィルタ・ブロック１２へ入力され
る結果、出力ｚ′［ｎ］が得られるが、これはサンプリ
ング周波数Ｍ・ｆｓのレートを有する。ＦＩＲインター
ポレータ１０はブロック１３に記憶させた低精度ＦＩＲ
係数で作動するが、この係数は低周波数におけるＦＩＲ
インターポレータ１０のフィルタ部分の周波数応答を決
定するため用いられることに注意されたい。しかしなが
ら、以下に詳説するように、これらの低精度フィルタ係
数が高周波数における所望の阻止域応答を与えるわけで
はない。これはローパス・フィルタ・ブロック１２によ
り実現される。
【００１２】図２は、完全なインターポレーション・プ
ロセスの全周波数応答を示す。入力信号系列ｘ［ｎ］の
サンプル間に零が介在すると、Ｄ−Ａコンバータのよう
な用途に合うように全周波数応答をこのタイプに変化さ
せる必要がある。好ましい実施例によると、このインタ
ーポレーションまたは相間操作は、ＦＩＲフィルタ係数
が｛−１、０、＋１｝のセットに限定された１７９２個
のタップをもつＦＩＲフィルタによる単一ステップの６
４ｘインターポレーションである。フィルタ応答の通過
域のリップルは±０．１０ｄＢであり、通過域デフィニ
ション(definition)は＋０．２０ｄＢ、−０．５０ｄＢ
である。遷移域は通過域と阻止域との間の０．４５−
０．５５ｆｓに存在する。阻止域の信号阻止は７０ｄＢ
以上であるのが望ましい。従って、非常にシャープなフ
ィルタが必要であり、これがＦＩＲデジタルフィルタを
用いる目的である。しかしながら、以下に詳説するよう
に、本発明の重要な特徴は、低精度ＦＩＲ係数を用いな
がら、望ましい低周波数応答及び阻止域における充分な
信号阻止が得られる全周波数応答を持った低精度ＦＩＲ
フィルタを実現する点にある。
ロセスの全周波数応答を示す。入力信号系列ｘ［ｎ］の
サンプル間に零が介在すると、Ｄ−Ａコンバータのよう
な用途に合うように全周波数応答をこのタイプに変化さ
せる必要がある。好ましい実施例によると、このインタ
ーポレーションまたは相間操作は、ＦＩＲフィルタ係数
が｛−１、０、＋１｝のセットに限定された１７９２個
のタップをもつＦＩＲフィルタによる単一ステップの６
４ｘインターポレーションである。フィルタ応答の通過
域のリップルは±０．１０ｄＢであり、通過域デフィニ
ション(definition)は＋０．２０ｄＢ、−０．５０ｄＢ
である。遷移域は通過域と阻止域との間の０．４５−
０．５５ｆｓに存在する。阻止域の信号阻止は７０ｄＢ
以上であるのが望ましい。従って、非常にシャープなフ
ィルタが必要であり、これがＦＩＲデジタルフィルタを
用いる目的である。しかしながら、以下に詳説するよう
に、本発明の重要な特徴は、低精度ＦＩＲ係数を用いな
がら、望ましい低周波数応答及び阻止域における充分な
信号阻止が得られる全周波数応答を持った低精度ＦＩＲ
フィルタを実現する点にある。
【００１３】図３Ａは本発明に用いるＦＩＲインターポ
レーション・フィルタの周波数プロットである。このフ
ィルタは通過域と遷移域が高精度ＦＩＲフィルタ係数を
持つＦＩＲフィルタの全体的な設計条件を満足し、遷移
域のすぐ近くの阻止域で所望の減衰量が得られるように
設計されている。しかしながら、遷移域のすぐ近くの阻
止域のある点より上では減衰量が徐々に劣化するという
問題のあることがわかる。これについてさらに詳細に説
明する。
レーション・フィルタの周波数プロットである。このフ
ィルタは通過域と遷移域が高精度ＦＩＲフィルタ係数を
持つＦＩＲフィルタの全体的な設計条件を満足し、遷移
域のすぐ近くの阻止域で所望の減衰量が得られるように
設計されている。しかしながら、遷移域のすぐ近くの阻
止域のある点より上では減衰量が徐々に劣化するという
問題のあることがわかる。これについてさらに詳細に説
明する。
【００１４】図３Ｂはローパス・フィルタ１２に関連す
るローパス・フィルタリング機能の周波数応答を示す
が、この機能により図３Ａの周波数応答につき問題のあ
る阻止域の劣化部分がフィルタリングにより除去され
る。図３Ａの応答と図３Ｂの応答を結合すると図２の所
望の応答が得られる。しかしながら、図３Ａの応答は非
常に低い精度のＦＩＲフィルタ係数により得られ、また
図３Ｂの応答は比較的簡単なフィルタ設計により得られ
た。好ましい実施例のローパス・フィルタ１２はＤ−Ａ
コンバータのアナログ領域で作動する出力スイッチト・
キャパシタ・フィルタよりなる。しかしながら、このデ
ジタル・フィルタリング機能は、デジタル領域において
さらに高いサンプリング周波数で実現可能であることが
わかる。
るローパス・フィルタリング機能の周波数応答を示す
が、この機能により図３Ａの周波数応答につき問題のあ
る阻止域の劣化部分がフィルタリングにより除去され
る。図３Ａの応答と図３Ｂの応答を結合すると図２の所
望の応答が得られる。しかしながら、図３Ａの応答は非
常に低い精度のＦＩＲフィルタ係数により得られ、また
図３Ｂの応答は比較的簡単なフィルタ設計により得られ
た。好ましい実施例のローパス・フィルタ１２はＤ−Ａ
コンバータのアナログ領域で作動する出力スイッチト・
キャパシタ・フィルタよりなる。しかしながら、このデ
ジタル・フィルタリング機能は、デジタル領域において
さらに高いサンプリング周波数で実現可能であることが
わかる。
【００１５】図４は本発明の好ましい実施例のさらに詳
細なブロック図である。入力信号系列ｘ［ｎ］は普通１
６ビットのマルチビット入力であり、これがサンプリン
グ・レート・コンバータ１６へ入力される。このコンバ
ータはサンプリング・レートを入力信号系列ｘ［ｎ］の
サンプリング周波数の６４ｘ（倍）に増加させるように
作動する。その結果、出力信号系列ｙ［ｎ］が得られる
が、これをもまたマルチビット信号である。信号系列ｙ
［ｎ］は、上述したようにフィルタの各段につきＦＩＲ
フィルタ係数が｛−１，０，＋１｝のセットに限定され
たＦＩＲローパス・フィルタ１８へ入力される。ＦＩＲ
ローパス・フィルタ１８はサンプリング・レート・コン
バータ１６において０を介在させた結果生じる影像をフ
ィルタリングにより除去するように作動する。その結
果、フィルタリング済みの信号系列ｚ［ｎ］が得られる
が、これもまたサンプリング周波数の６４倍のレートの
マルチビット信号系列である。この信号系列はサンプリ
ング周波数の６４倍のレートで１ビットデジタル出力を
出力する従来型デルタ−シグマ変調器へ入力され、この
変調器の出力がアナログ・ローパス・フィルタ／１ビッ
トＤ−Ａコンバータ２２へ入力される。これによりＤ−
Ａコンバータ装置全体のアナログ出力が得られる。
細なブロック図である。入力信号系列ｘ［ｎ］は普通１
６ビットのマルチビット入力であり、これがサンプリン
グ・レート・コンバータ１６へ入力される。このコンバ
ータはサンプリング・レートを入力信号系列ｘ［ｎ］の
サンプリング周波数の６４ｘ（倍）に増加させるように
作動する。その結果、出力信号系列ｙ［ｎ］が得られる
が、これをもまたマルチビット信号である。信号系列ｙ
［ｎ］は、上述したようにフィルタの各段につきＦＩＲ
フィルタ係数が｛−１，０，＋１｝のセットに限定され
たＦＩＲローパス・フィルタ１８へ入力される。ＦＩＲ
ローパス・フィルタ１８はサンプリング・レート・コン
バータ１６において０を介在させた結果生じる影像をフ
ィルタリングにより除去するように作動する。その結
果、フィルタリング済みの信号系列ｚ［ｎ］が得られる
が、これもまたサンプリング周波数の６４倍のレートの
マルチビット信号系列である。この信号系列はサンプリ
ング周波数の６４倍のレートで１ビットデジタル出力を
出力する従来型デルタ−シグマ変調器へ入力され、この
変調器の出力がアナログ・ローパス・フィルタ／１ビッ
トＤ−Ａコンバータ２２へ入力される。これによりＤ−
Ａコンバータ装置全体のアナログ出力が得られる。
【００１６】図５Ａ−５Ｅは変換プロセスの各ステップ
の周波数プロットを示す。図５Ａは入力データの周波数
応答である周波数応答Ｘ［ｆ］を示す。予想されるよう
に、これは周波数スペクトルが単一の周波数成分２４で
ある正弦波にすぎない。この周波数成分はｆｓ／２より
も実質的に低いことがわかる。図５Ｂはサンプリング・
レート・コンバータ１６の出力における図５Ａの正弦波
の周波数応答であり、入力信号系列ｘ［ｎ］のサンプル
間に０を介在させると得られる正弦波の影像を示す。図
５Ｃは低精度ＦＩＲ係数を有するＦＩＲローパス・フィ
ルタ１８の出力を示す。周波数成分２６で示すようにこ
の正弦波は通過域を通過するが、残りの影像はフィルタ
リングにより除去されて、遷移域のすぐ近くで通過域の
すぐ外側の影像が大きい減衰を受けると共に残りの影像
の減衰量が徐々に小さくなることがわかる。図５Ｅはア
ナログ・ローパス・フィルタ／Ｄ−Ａコンバータ２２の
出力であり、阻止域の全ての影像が顕著に減衰してい
る。従って、通過域において、また遷移域の周りで所望
の低周波数応答を与える低精度ＦＩＲローパス・フィル
タを前記ローパス・フィルタと共に用いると、マルチビ
ットＦＩＲ係数を用いる高精度ＦＩＲローパス・フィル
タと等価な全周波数応答が得られることがわかる。例え
ば、高精度ＦＩＲローパス・フィルタでは各係数を表す
ため１４ビット以上必要であり、このためＦＩＲローパ
ス・フィルタを実現するには比較的複雑なマルチプライ
ヤ段を設けなければならない。
の周波数プロットを示す。図５Ａは入力データの周波数
応答である周波数応答Ｘ［ｆ］を示す。予想されるよう
に、これは周波数スペクトルが単一の周波数成分２４で
ある正弦波にすぎない。この周波数成分はｆｓ／２より
も実質的に低いことがわかる。図５Ｂはサンプリング・
レート・コンバータ１６の出力における図５Ａの正弦波
の周波数応答であり、入力信号系列ｘ［ｎ］のサンプル
間に０を介在させると得られる正弦波の影像を示す。図
５Ｃは低精度ＦＩＲ係数を有するＦＩＲローパス・フィ
ルタ１８の出力を示す。周波数成分２６で示すようにこ
の正弦波は通過域を通過するが、残りの影像はフィルタ
リングにより除去されて、遷移域のすぐ近くで通過域の
すぐ外側の影像が大きい減衰を受けると共に残りの影像
の減衰量が徐々に小さくなることがわかる。図５Ｅはア
ナログ・ローパス・フィルタ／Ｄ−Ａコンバータ２２の
出力であり、阻止域の全ての影像が顕著に減衰してい
る。従って、通過域において、また遷移域の周りで所望
の低周波数応答を与える低精度ＦＩＲローパス・フィル
タを前記ローパス・フィルタと共に用いると、マルチビ
ットＦＩＲ係数を用いる高精度ＦＩＲローパス・フィル
タと等価な全周波数応答が得られることがわかる。例え
ば、高精度ＦＩＲローパス・フィルタでは各係数を表す
ため１４ビット以上必要であり、このためＦＩＲローパ
ス・フィルタを実現するには比較的複雑なマルチプライ
ヤ段を設けなければならない。
【００１７】図６は低精度ＦＩＲローパス・フィルタを
用いるＤ−Ａコンバータの好ましい実施例である。ＦＩ
Ｒローパス・フィルタ１８の出力は高周波数の影像であ
り、これは通過域の正弦波の大きさに近いかそれを越え
る場合がある。従って、阻止域のハイエンドにおける影
像エネルギーがデジタル・デルタ−シグマ変調器２０へ
入力されるため、このデルタ−シグマ変調器の特性が劣
化することが予想される。これを防ぐため、低精度係数
を有するＦＩＲローパス・フィルタ１８の後に比較的簡
単な影像減衰用デジタル・フィルタを設けて阻止域にお
けるこれらの影像を減衰させる。これらの高周波数影像
を減衰させるには、フィルタは低精度フィルタ係数を有
するローパス・フィルタ１８の使用に起因する影像エネ
ルギーの漸増部分を減衰させるだけで充分である。本発
明に用いるフィルタは零次ホールドまたはＣＵフィルタ
である。このフィルタは、本明細書の一部を形成するも
のとして引用するE.B. Hogenauer著の論文“An Economi
cal Class of Digital Filters for Decimation andInt
erpolation”、IEEE Trans. Acoust. Speech,Signal Pr
ocessing, Vol. ASSP-29, pp. 155-162, April 1981 に
記載されている。この零次ホールド・フィルタは以下の
伝達関数により決まるインパルス応答を有する。
用いるＤ−Ａコンバータの好ましい実施例である。ＦＩ
Ｒローパス・フィルタ１８の出力は高周波数の影像であ
り、これは通過域の正弦波の大きさに近いかそれを越え
る場合がある。従って、阻止域のハイエンドにおける影
像エネルギーがデジタル・デルタ−シグマ変調器２０へ
入力されるため、このデルタ−シグマ変調器の特性が劣
化することが予想される。これを防ぐため、低精度係数
を有するＦＩＲローパス・フィルタ１８の後に比較的簡
単な影像減衰用デジタル・フィルタを設けて阻止域にお
けるこれらの影像を減衰させる。これらの高周波数影像
を減衰させるには、フィルタは低精度フィルタ係数を有
するローパス・フィルタ１８の使用に起因する影像エネ
ルギーの漸増部分を減衰させるだけで充分である。本発
明に用いるフィルタは零次ホールドまたはＣＵフィルタ
である。このフィルタは、本明細書の一部を形成するも
のとして引用するE.B. Hogenauer著の論文“An Economi
cal Class of Digital Filters for Decimation andInt
erpolation”、IEEE Trans. Acoust. Speech,Signal Pr
ocessing, Vol. ASSP-29, pp. 155-162, April 1981 に
記載されている。この零次ホールド・フィルタは以下の
伝達関数により決まるインパルス応答を有する。
【００１８】
【数１】 零次ホールド伝達関数のＮがオーバ・サンプリングまた
はインターポレーション比Ｍに等しい場合、このフィル
タは比較的実現しやすい。このフィルタは、伝達関数”
１−Ｚ−１”を与え入力サンプリング周波数で作動する
低速差分ブロック３０を用いる。入力信号系列ｘ［ｎ］
はこのブロック３０の入力バス３２上の１６ビット語入
力である。ブロック３０の出力はバス３４上に与えられ
るが、これはサンプリング周波数ｆｓの１７ビット出力
よりなる。この出力はサンプリング・レート・コンバー
タ１６へ入力される。サンプリング・レート・コンバー
タ１６はサンプリング・レートを６４倍に変換してバス
３６上に１７ビット出力を与えるように作動する。この
出力は、低精度ＦＩＲフィルタ係数が係数メモリ１４に
記憶されたＦＩＲローパス・フィルタ１８へ入力され
る。その結果、サンプリング周波数ｆｓの６４倍の２１
ビット出力であるデジタル・フィルタリング済み出力が
バス３８上に得られる。これは下記の伝達関数を有する
高速アキュムレータ４０へ入力される。
はインターポレーション比Ｍに等しい場合、このフィル
タは比較的実現しやすい。このフィルタは、伝達関数”
１−Ｚ−１”を与え入力サンプリング周波数で作動する
低速差分ブロック３０を用いる。入力信号系列ｘ［ｎ］
はこのブロック３０の入力バス３２上の１６ビット語入
力である。ブロック３０の出力はバス３４上に与えられ
るが、これはサンプリング周波数ｆｓの１７ビット出力
よりなる。この出力はサンプリング・レート・コンバー
タ１６へ入力される。サンプリング・レート・コンバー
タ１６はサンプリング・レートを６４倍に変換してバス
３６上に１７ビット出力を与えるように作動する。この
出力は、低精度ＦＩＲフィルタ係数が係数メモリ１４に
記憶されたＦＩＲローパス・フィルタ１８へ入力され
る。その結果、サンプリング周波数ｆｓの６４倍の２１
ビット出力であるデジタル・フィルタリング済み出力が
バス３８上に得られる。これは下記の伝達関数を有する
高速アキュムレータ４０へ入力される。
【００１９】
【数２】 この高速アキュムレータ４０は入力サンプリング周波数
の６４倍のレートで作動するが、差分ブロック３０はそ
れよりも低いサンプリング周波数で作動する。アキュム
レータ４０と差分ブロック３０とを組合わせると櫛歯−
積分−カスケード（ＣＩＣ）フィルタと呼ばれることが
ある零次ホールド・フィルタ機能が得られる。インパル
ス応答長さがインターポレーション比に等しい零次ホー
ルド・フィルタを用いる際の欠点の１つは通過域の応答
がほぼ４ｄＢ漸減することである。しかしながら、ＦＩ
Ｒフィルタを、この通過域応答の漸減をオフセットする
ように設計することによりこれを補償することができ
る。
の６４倍のレートで作動するが、差分ブロック３０はそ
れよりも低いサンプリング周波数で作動する。アキュム
レータ４０と差分ブロック３０とを組合わせると櫛歯−
積分−カスケード（ＣＩＣ）フィルタと呼ばれることが
ある零次ホールド・フィルタ機能が得られる。インパル
ス応答長さがインターポレーション比に等しい零次ホー
ルド・フィルタを用いる際の欠点の１つは通過域の応答
がほぼ４ｄＢ漸減することである。しかしながら、ＦＩ
Ｒフィルタを、この通過域応答の漸減をオフセットする
ように設計することによりこれを補償することができ
る。
【００２０】アキュムレータ４０の出力はサンプリング
周波数ｆｓの６４倍のレートの２３ビット出力であり、
デジタル・デルタ−シグマ変調器２０の入力バス４２上
に出力される。変調器の１ビット出力は１ビットＤ−Ａ
コンバータ４４の入力へ、そしてスイッチト・キャパシ
タ・ローパス・フィルタ４６へ送られ、アナログ出力と
なる。このようにして、ＦＩＲフィルタ１８及び、無限
長インパルス応答フィルタ（ＩＩＲ）であるスイッチト
・キャパシタ・フィルタ２４の全位相及び周波数応答
を、いずれかのフィルタの位相欠陥をもう一方のフィル
タで補償するように設計することが可能である。
周波数ｆｓの６４倍のレートの２３ビット出力であり、
デジタル・デルタ−シグマ変調器２０の入力バス４２上
に出力される。変調器の１ビット出力は１ビットＤ−Ａ
コンバータ４４の入力へ、そしてスイッチト・キャパシ
タ・ローパス・フィルタ４６へ送られ、アナログ出力と
なる。このようにして、ＦＩＲフィルタ１８及び、無限
長インパルス応答フィルタ（ＩＩＲ）であるスイッチト
・キャパシタ・フィルタ２４の全位相及び周波数応答
を、いずれかのフィルタの位相欠陥をもう一方のフィル
タで補償するように設計することが可能である。
【００２１】図７はフィルタ長Ｎの従来型ＦＩＲフィル
タのブロック図である。入力信号系列ｙ［ｎ］は入力４
８に印加され、それぞれｚ−１の遅延量を与える一連の
遅延器５０へ入力される。入力ｙ［ｎ］はまた一連のマ
ルチプライヤ５２の１つに入力され、ＦＩＲフィルタ係
数ｈ［０］を掛け算される。このマルチプライヤの出力
は加算演算を行うため加算器５４へ入力される。後続の
各遅延器５０の出力はまた関連のマルチプライヤ５２へ
入力され、フィルタ係数のうちの関連するものを次々に
掛け算される。各マルチプライヤ５２の出力は加算演算
を行う加算器５４へ入力される。加算器５４の出力は出
力信号系列ｚ［ｎ］である。
タのブロック図である。入力信号系列ｙ［ｎ］は入力４
８に印加され、それぞれｚ−１の遅延量を与える一連の
遅延器５０へ入力される。入力ｙ［ｎ］はまた一連のマ
ルチプライヤ５２の１つに入力され、ＦＩＲフィルタ係
数ｈ［０］を掛け算される。このマルチプライヤの出力
は加算演算を行うため加算器５４へ入力される。後続の
各遅延器５０の出力はまた関連のマルチプライヤ５２へ
入力され、フィルタ係数のうちの関連するものを次々に
掛け算される。各マルチプライヤ５２の出力は加算演算
を行う加算器５４へ入力される。加算器５４の出力は出
力信号系列ｚ［ｎ］である。
【００２２】ＦＩＲフィルタ係数が高精度ＦＩＲフィル
タの設計に相応しいとすると、これらは１４ビットを越
える語長を有する。マルチビットＦＩＲフィルタ係数を
用いる際は常に、比較的複雑な乗算器が必要となる。こ
れは従来のデジタル掛け算手法では多数のシフト及び加
算操作が必要であることによる。この複雑さを解消する
わけではないが軽減するのが本発明の重要な特徴の１つ
である。本発明の好ましい実施例において、インターポ
レータ出力のローパス・フィルタリングにより最初の帯
域外影像を適当に減衰させるためのＦＩＲフィルタは、
｛−１、０、＋１｝のセットへ限定された非常に少数の
係数を用いるように設計される。しかしながら、限定し
た係数セット｛−１、＋１｝または｛−２、−１、０、
＋１、＋２｝を持つように設計することも可能であっ
た。
タの設計に相応しいとすると、これらは１４ビットを越
える語長を有する。マルチビットＦＩＲフィルタ係数を
用いる際は常に、比較的複雑な乗算器が必要となる。こ
れは従来のデジタル掛け算手法では多数のシフト及び加
算操作が必要であることによる。この複雑さを解消する
わけではないが軽減するのが本発明の重要な特徴の１つ
である。本発明の好ましい実施例において、インターポ
レータ出力のローパス・フィルタリングにより最初の帯
域外影像を適当に減衰させるためのＦＩＲフィルタは、
｛−１、０、＋１｝のセットへ限定された非常に少数の
係数を用いるように設計される。しかしながら、限定し
た係数セット｛−１、＋１｝または｛−２、−１、０、
＋１、＋２｝を持つように設計することも可能であっ
た。
【００２３】係数をセット｛−１、０、＋１｝に限定す
ると、０値、選択ブロックへの入力値または負になるよ
う符号を変換させた値のいずれかを選択する回路を選択
することが必要であるにすぎない。従って、従来型のデ
ジタル・マルチプライヤに見られるシフトを行うための
回路は不要である。これは複雑さが著しく軽減される操
作である。しかしながら、適当な遷移域と平らな通過域
を得ると共に遷移域のすぐ近くの阻止域部分の減衰量を
受入れ可能なレベルに維持するには、適当なＦＩＲフィ
ルタ係数を選択しなければならない。
ると、０値、選択ブロックへの入力値または負になるよ
う符号を変換させた値のいずれかを選択する回路を選択
することが必要であるにすぎない。従って、従来型のデ
ジタル・マルチプライヤに見られるシフトを行うための
回路は不要である。これは複雑さが著しく軽減される操
作である。しかしながら、適当な遷移域と平らな通過域
を得ると共に遷移域のすぐ近くの阻止域部分の減衰量を
受入れ可能なレベルに維持するには、適当なＦＩＲフィ
ルタ係数を選択しなければならない。
【００２４】以上より、遷移域のすぐ近くの阻止域部分
及び通過域の周波数応答は低精度ＦＩＲフィルタ係数を
用いて与えられ、周波数応答のこの部分は高精度ＦＩＲ
フィルタ係数を用いる場合と実質的に同じであることが
わかる。しかしながら、阻止域のハイエンドは信号阻止
率が比較的悪く周波数誤差が徐々に増加するため、高精
度ＦＩＲフィルタ係数により与えられる周波数応答に相
応しくない。しかしながら、この部分における信号阻止
または減衰は出力ローパス・フィルタを用いるこの回路
の後段で行う。その結果、インターポレーション・ステ
ップのフィルタリングを遷移域のすぐ近くの阻止域部分
で信号が顕著に減衰するように行うべく受入れ可能な通
過域及び遷移域応答を得るために、マルチプライヤを用
いないＦＩＲフィルタが提供される。
及び通過域の周波数応答は低精度ＦＩＲフィルタ係数を
用いて与えられ、周波数応答のこの部分は高精度ＦＩＲ
フィルタ係数を用いる場合と実質的に同じであることが
わかる。しかしながら、阻止域のハイエンドは信号阻止
率が比較的悪く周波数誤差が徐々に増加するため、高精
度ＦＩＲフィルタ係数により与えられる周波数応答に相
応しくない。しかしながら、この部分における信号阻止
または減衰は出力ローパス・フィルタを用いるこの回路
の後段で行う。その結果、インターポレーション・ステ
ップのフィルタリングを遷移域のすぐ近くの阻止域部分
で信号が顕著に減衰するように行うべく受入れ可能な通
過域及び遷移域応答を得るために、マルチプライヤを用
いないＦＩＲフィルタが提供される。
【００２５】サンプリング・レート・コンバータとＦＩ
Ｒフィルタの設計は上述したようにマルチプライヤを用
いずに行う。また上述したように、インターポレータは
変換済みデータをデジタル・ローパス・フィルタへ送る
前に、本質的に入力データ信号流の間に６３個の０を加
える。勿論、０に任意の係数を掛け算すると、出力は０
で値は変化しない。これは、種々の遅延ラインに記憶さ
れた０がフィルタ出力に本質的に何の影響も及ぼさない
ことを意味する。従って、従来のインターポレータの設
計では遅延ライン出力における０を存在を無視し、これ
に対する数学的演算は行わない。入力信号流が３２ビッ
トでフィルタ長が２０４８の場合、インターポレータ係
数が６４とすると、これにより掛け算が２０４８から３
２へ減少する。その結果、３２回の掛け算と３２回の加
算を行うだけとなる。従って、インターポレータへの入
力である非零のデータをホールドするため３２個のｍビ
ット・シフトレジスタが必要となるに過ぎない。
Ｒフィルタの設計は上述したようにマルチプライヤを用
いずに行う。また上述したように、インターポレータは
変換済みデータをデジタル・ローパス・フィルタへ送る
前に、本質的に入力データ信号流の間に６３個の０を加
える。勿論、０に任意の係数を掛け算すると、出力は０
で値は変化しない。これは、種々の遅延ラインに記憶さ
れた０がフィルタ出力に本質的に何の影響も及ぼさない
ことを意味する。従って、従来のインターポレータの設
計では遅延ライン出力における０を存在を無視し、これ
に対する数学的演算は行わない。入力信号流が３２ビッ
トでフィルタ長が２０４８の場合、インターポレータ係
数が６４とすると、これにより掛け算が２０４８から３
２へ減少する。その結果、３２回の掛け算と３２回の加
算を行うだけとなる。従って、インターポレータへの入
力である非零のデータをホールドするため３２個のｍビ
ット・シフトレジスタが必要となるに過ぎない。
【００２６】掛け算は３つの演算、即ちそれぞれ１、
０、−１の係数に対応する、“加算”演算、“演算な
し”、“減算”演算に置き換えられる。従って、遅延ラ
イン出力からのデータの加算または減算が必要なだけで
マルチプライヤは不要である。最終のアキュムレータか
らのデータを加算するかまたは減算するか、もしくは係
数が０の場合はただ何もしないか否かを知るために係数
を解読する簡単なデコーダが必要であるにすぎない。
０、−１の係数に対応する、“加算”演算、“演算な
し”、“減算”演算に置き換えられる。従って、遅延ラ
イン出力からのデータの加算または減算が必要なだけで
マルチプライヤは不要である。最終のアキュムレータか
らのデータを加算するかまたは減算するか、もしくは係
数が０の場合はただ何もしないか否かを知るために係数
を解読する簡単なデコーダが必要であるにすぎない。
【００２７】好ましい実施例においてフィルタは長さが
２０４８となるように設計されるが、必要な係数は１７
９２個に過ぎない。従って、残りの係数は０にセットさ
れる。表１はデータが蓄積される態様を示し、６４個の
出力があって３２ビット・データが例えばデータＸ１の
第１ビットが第１の出力の係数１でまず掛け算された後
第２出力の係数２で掛け算されて６３個の０が最初の２
つのサンプル間に介在するように循環される。データの
残りの３１ビットは同じように操作される。これは従来
から行われている。
２０４８となるように設計されるが、必要な係数は１７
９２個に過ぎない。従って、残りの係数は０にセットさ
れる。表１はデータが蓄積される態様を示し、６４個の
出力があって３２ビット・データが例えばデータＸ１の
第１ビットが第１の出力の係数１でまず掛け算された後
第２出力の係数２で掛け算されて６３個の０が最初の２
つのサンプル間に介在するように循環される。データの
残りの３１ビットは同じように操作される。これは従来
から行われている。
【００２８】
【表１】 デジタル・ローパス・フィルタが出力を計算する態様を
示す式を表２に示す。
示す式を表２に示す。
【００２９】
【表２】 出力６４が発生されるまでに、別の新しい非０の入力デ
ータ信号流がエンターされる。そして最も古い非０のデ
ータが捨てられ、シフト・レジスタへ新しいデータが入
力された後上述した操作が開始される。単一出力を発生
させるには３２回の加算が必要であるに過ぎないため、
必要なアキュムレータの数を決定するにはマスター・ク
ロックのレートを知る必要があるに過ぎない。マスター
・クロックが２５６ｘｆｓの場合、６４ｘｆｓのクロッ
クの１つのクロック周期に４回の加算を行うには１つの
アキュムレータが必要であるに過ぎない。従って、６４
ｘｆｓのレートで出力データを発生させるには最小８個
のアキュムレータが必要となる。
ータ信号流がエンターされる。そして最も古い非０のデ
ータが捨てられ、シフト・レジスタへ新しいデータが入
力された後上述した操作が開始される。単一出力を発生
させるには３２回の加算が必要であるに過ぎないため、
必要なアキュムレータの数を決定するにはマスター・ク
ロックのレートを知る必要があるに過ぎない。マスター
・クロックが２５６ｘｆｓの場合、６４ｘｆｓのクロッ
クの１つのクロック周期に４回の加算を行うには１つの
アキュムレータが必要であるに過ぎない。従って、６４
ｘｆｓのレートで出力データを発生させるには最小８個
のアキュムレータが必要となる。
【００３０】図８は、本発明の変換レート及びフィルタ
動作を詳細に示すブロック図である。設計を単純化する
ため、８個の別々の出力データを同時に蓄積する８個の
アキュムレータ６０を設け、その各々が異なる出力デー
タを蓄積する。３２個の各マスター・クロックの終り
に、アキュムレータ６０に蓄積された８個の出力データ
が出力可能な状態となる。次いで、これらデータはアキ
ュムレータの出力にそれぞれ接続された８個のレジスタ
６２に並列にラッチされる。その後アキュムレータ６０
はクリアされ、次の８個の出力データを蓄積可能な状態
となる。データを出力するレジスタを可能化状態にする
ために出力可能化信号Ｓ１−Ｓ８を用いる。これらの出
力可能化信号は６４ｘｆｓのレートで、即ちマスター・
クロックの４つのクロックごとに変化する。この出力デ
ータは６４個の出力全てを蓄積するメイン・アキュムレ
ータ６５へ入力される。
動作を詳細に示すブロック図である。設計を単純化する
ため、８個の別々の出力データを同時に蓄積する８個の
アキュムレータ６０を設け、その各々が異なる出力デー
タを蓄積する。３２個の各マスター・クロックの終り
に、アキュムレータ６０に蓄積された８個の出力データ
が出力可能な状態となる。次いで、これらデータはアキ
ュムレータの出力にそれぞれ接続された８個のレジスタ
６２に並列にラッチされる。その後アキュムレータ６０
はクリアされ、次の８個の出力データを蓄積可能な状態
となる。データを出力するレジスタを可能化状態にする
ために出力可能化信号Ｓ１−Ｓ８を用いる。これらの出
力可能化信号は６４ｘｆｓのレートで、即ちマスター・
クロックの４つのクロックごとに変化する。この出力デ
ータは６４個の出力全てを蓄積するメイン・アキュムレ
ータ６５へ入力される。
【００３１】係数は８個のＲＯＭ６６に蓄積されてお
り、各ＲＯＭは８つのセクション６８に編成され、各セ
クションは１つの出力の係数を表わす。従って、ＲＯＭ
６６の最小のものは出力１、出力９乃至出力５７を、第
２のＲＯＭ６６は出力２、出力１６、出力１８乃至出力
５８を表わす。ＲＯＭ６６の出力は演算回路７０へ入力
されるが、この演算回路７０は＋１、０または−１の値
を取り得る係数に応じてそれぞれ加算、減算または演算
なしの機能を実行するように作動可能である。従って、
ＲＯＭ６６の出力は演算回路７０を制御する。演算回路
７０のもう１つの入力は３２個の１７ビット・レジスタ
よりなるシフト・レジスタ７２に蓄積された入力データ
に接続されている。
り、各ＲＯＭは８つのセクション６８に編成され、各セ
クションは１つの出力の係数を表わす。従って、ＲＯＭ
６６の最小のものは出力１、出力９乃至出力５７を、第
２のＲＯＭ６６は出力２、出力１６、出力１８乃至出力
５８を表わす。ＲＯＭ６６の出力は演算回路７０へ入力
されるが、この演算回路７０は＋１、０または−１の値
を取り得る係数に応じてそれぞれ加算、減算または演算
なしの機能を実行するように作動可能である。従って、
ＲＯＭ６６の出力は演算回路７０を制御する。演算回路
７０のもう１つの入力は３２個の１７ビット・レジスタ
よりなるシフト・レジスタ７２に蓄積された入力データ
に接続されている。
【００３２】動作について説明すると、３２マスター・
クロック・サイクルの最初のサイクルで、第１サンプル
に関連する第１の１７ビット・データ語が演算回路７０
へ入力され、第１のビットと第１の８つの出力に関連す
る係数が適当なアドレス信号の発生によりＲＯＭ６６か
ら選択される。これらの演算結果は３２マスター・クロ
ック・サイクルの間アキュムレータ６０へ入力される。
３２マスター・クロック・サイクルの第１のサイクルの
終りに、アキュムレータの出力がレジスタ６２へラッチ
された後アキュムレータ６０がクリアされる。３２マス
ター・クロック・サイクルの次のサイクルにおいて、出
力９乃至１６を発生するための係数がＲＯＭ６６により
出力され、アキュムレータ６０が出力データの蓄積に用
いられ、次いでこのデータがレジスタ６２へ記憶され
る。このプロセスは６４個全ての出力データが発生され
るまで継続する。そして、この点において、新しい非０
入力データがシフト・レジスタ７２から届き、再び演算
が始まる。
クロック・サイクルの最初のサイクルで、第１サンプル
に関連する第１の１７ビット・データ語が演算回路７０
へ入力され、第１のビットと第１の８つの出力に関連す
る係数が適当なアドレス信号の発生によりＲＯＭ６６か
ら選択される。これらの演算結果は３２マスター・クロ
ック・サイクルの間アキュムレータ６０へ入力される。
３２マスター・クロック・サイクルの第１のサイクルの
終りに、アキュムレータの出力がレジスタ６２へラッチ
された後アキュムレータ６０がクリアされる。３２マス
ター・クロック・サイクルの次のサイクルにおいて、出
力９乃至１６を発生するための係数がＲＯＭ６６により
出力され、アキュムレータ６０が出力データの蓄積に用
いられ、次いでこのデータがレジスタ６２へ記憶され
る。このプロセスは６４個全ての出力データが発生され
るまで継続する。そして、この点において、新しい非０
入力データがシフト・レジスタ７２から届き、再び演算
が始まる。
【００３３】図９はスイッチト・キャパシタ・ローパス
・フィルタ４６及び１ビットＤ−Ａコンバータ４４の詳
細な論理回路図である。１ビットＤ−Ａコンバータはキ
ャパシタ１２０、キャパシタ１２２及び基準電圧ＶＲＥ
Ｆよりなる。２つの極を有する２つのスイッチ１２４、
１２６が設けられ、一方の極はＶＲＥＦに、もう一方は
グランドに接続されている。各スイッチ１２４、１２６
のスイッチ・アームはキャパシタ１２２、１２０の一方
のプレートに接続されている。キャパシタ１２２、１２
０のもう一方のプレートはスイッチ１２８、１３０のス
イッチ・アームに接続されている。スイッチ１２８、１
３０は２つの極を有し、その一方はグランドに、もう一
方はスイッチト・キャパシタ・フィルタの入力に接続さ
れている。
・フィルタ４６及び１ビットＤ−Ａコンバータ４４の詳
細な論理回路図である。１ビットＤ−Ａコンバータはキ
ャパシタ１２０、キャパシタ１２２及び基準電圧ＶＲＥ
Ｆよりなる。２つの極を有する２つのスイッチ１２４、
１２６が設けられ、一方の極はＶＲＥＦに、もう一方は
グランドに接続されている。各スイッチ１２４、１２６
のスイッチ・アームはキャパシタ１２２、１２０の一方
のプレートに接続されている。キャパシタ１２２、１２
０のもう一方のプレートはスイッチ１２８、１３０のス
イッチ・アームに接続されている。スイッチ１２８、１
３０は２つの極を有し、その一方はグランドに、もう一
方はスイッチト・キャパシタ・フィルタの入力に接続さ
れている。
【００３４】動作について説明すると、キャパシタ１２
２の一方のプレートが正の電圧に、またもう一方のプレ
ートがグランドに接続された状態からスイッチされて、
その一方のプレートがグランドへ、またもう一方のプレ
ートがスイッチト・キャパシタフィルタの入力に接続さ
れる。キャパシタ１２２のスイッチ１２８と連携するプ
レートがグランドへ、またスイッチ１２４と連携するプ
レートが正の電圧に接続されている場合、キャパシタ１
２０の両方のプレートはグランドに接続されている。ス
イッチト・キャパシタ・フィルタの入力へ電荷が転送さ
れると、スイッチ１２６と連携するキャパシタ１２０の
プレートが正の電圧へ、またスイッチ１３０と連携する
キャパシタ１２０のプレートがスイッチト・キャパシタ
フィルタの入力に接続される。これは従来の１ビットＤ
−Ａコンバータである。
２の一方のプレートが正の電圧に、またもう一方のプレ
ートがグランドに接続された状態からスイッチされて、
その一方のプレートがグランドへ、またもう一方のプレ
ートがスイッチト・キャパシタフィルタの入力に接続さ
れる。キャパシタ１２２のスイッチ１２８と連携するプ
レートがグランドへ、またスイッチ１２４と連携するプ
レートが正の電圧に接続されている場合、キャパシタ１
２０の両方のプレートはグランドに接続されている。ス
イッチト・キャパシタ・フィルタの入力へ電荷が転送さ
れると、スイッチ１２６と連携するキャパシタ１２０の
プレートが正の電圧へ、またスイッチ１３０と連携する
キャパシタ１２０のプレートがスイッチト・キャパシタ
フィルタの入力に接続される。これは従来の１ビットＤ
−Ａコンバータである。
【００３５】スイッチト・キャパシタ・フィルタは３つ
のスイッチト・キャパシタ段よりなる３次のバターワー
ス・ローパス・フィルタである。第１段は反転入力がス
イッチ１２８、１３０の１つの極へ、また非反転入力が
グランドに接続された増幅器１３２よりなる。増幅器１
３２の入出力間にはキャパシタ１３４が接続されてい
る。キャパシタ１３６はスイッチ１３３と１３５のスイ
ッチ・アームに接続されたプレートを有する。キャパシ
タ１３６は一方のプレートがグランドへ、もう一方のプ
レートがグランドでない極へ接続されたスイッチト・キ
ャパシタ構成で作動する。
のスイッチト・キャパシタ段よりなる３次のバターワー
ス・ローパス・フィルタである。第１段は反転入力がス
イッチ１２８、１３０の１つの極へ、また非反転入力が
グランドに接続された増幅器１３２よりなる。増幅器１
３２の入出力間にはキャパシタ１３４が接続されてい
る。キャパシタ１３６はスイッチ１３３と１３５のスイ
ッチ・アームに接続されたプレートを有する。キャパシ
タ１３６は一方のプレートがグランドへ、もう一方のプ
レートがグランドでない極へ接続されたスイッチト・キ
ャパシタ構成で作動する。
【００３６】スイッチ１３３はキャパシタ１３６の一方
のプレートを増幅器１３２の出力とグランドの間で切り
換え、またスイッチ１３５はキャパシタ１３６のもう一
方のプレートを第２段の第２の増幅器１３８の反転入力
とグランドの間で切り換える。増幅器１３８の非反転入
力はグランドに接続されている。キャパシタ１４０は増
幅器１３８の反転入力と出力との間に接続されている。
またスイッチト・キャパシタ１４２も増幅器１３８の反
転入力と出力との間に接続されてその入力と出力の間で
切り換えられ、スイッチ１３９、１４１を介してグラン
ドに接続される。このため、スイッチト・キャパシタ１
４２は、１つのモードではキャパシタ１４２に並列に接
続され、また別のモードでは両方のプレートがグランド
に接続される。
のプレートを増幅器１３２の出力とグランドの間で切り
換え、またスイッチ１３５はキャパシタ１３６のもう一
方のプレートを第２段の第２の増幅器１３８の反転入力
とグランドの間で切り換える。増幅器１３８の非反転入
力はグランドに接続されている。キャパシタ１４０は増
幅器１３８の反転入力と出力との間に接続されている。
またスイッチト・キャパシタ１４２も増幅器１３８の反
転入力と出力との間に接続されてその入力と出力の間で
切り換えられ、スイッチ１３９、１４１を介してグラン
ドに接続される。このため、スイッチト・キャパシタ１
４２は、１つのモードではキャパシタ１４２に並列に接
続され、また別のモードでは両方のプレートがグランド
に接続される。
【００３７】スイッチト・キャパシタ１４４は増幅器１
３８の出力と増幅器１３２の反転入力との間に接続され
るか、またはスイッチ１４３、１４５を介してグランド
に接続される。このため、スイッチト・キャパシタ１４
４は両方のプレートがグランドに接続されるかまたは増
幅器１３８の出力と増幅器１３２の反転入力の間に接続
される。第３の増幅器段１４７が設けられている。その
増幅器１３８の出力と増幅器１４７の反転入力との間に
は、スイッチト・キャパシタ１４８がスイッチ１４９、
１５１を介して切り換え可能に接続されている。スイッ
チ１４９、１５１はそのキャパシタ１４８の一方のプレ
ートをグランドへ、またもう一方のプレートをグランド
でない極へ接続するように作動する。キャパシタ１５３
は増幅器１４７の反転入力と出力の間に並列に接続さ
れ、またスイッチト・キャパシタ１５５がスイッチ１５
７、１５９を介してキャパシタ１５３と並列に接続され
ている。スイッチ１５７、１５９は、キャパシタ１５５
の両方のプレートをグランドに接続するかまたはキャパ
シタ１５３に並列に接続するように作動する。増幅器１
４７の出力が３次フィルタの出力となる。
３８の出力と増幅器１３２の反転入力との間に接続され
るか、またはスイッチ１４３、１４５を介してグランド
に接続される。このため、スイッチト・キャパシタ１４
４は両方のプレートがグランドに接続されるかまたは増
幅器１３８の出力と増幅器１３２の反転入力の間に接続
される。第３の増幅器段１４７が設けられている。その
増幅器１３８の出力と増幅器１４７の反転入力との間に
は、スイッチト・キャパシタ１４８がスイッチ１４９、
１５１を介して切り換え可能に接続されている。スイッ
チ１４９、１５１はそのキャパシタ１４８の一方のプレ
ートをグランドへ、またもう一方のプレートをグランド
でない極へ接続するように作動する。キャパシタ１５３
は増幅器１４７の反転入力と出力の間に並列に接続さ
れ、またスイッチト・キャパシタ１５５がスイッチ１５
７、１５９を介してキャパシタ１５３と並列に接続され
ている。スイッチ１５７、１５９は、キャパシタ１５５
の両方のプレートをグランドに接続するかまたはキャパ
シタ１５３に並列に接続するように作動する。増幅器１
４７の出力が３次フィルタの出力となる。
【００３８】好ましい実施例において、データはデジタ
ル・デルタ−シグマ変調器からの１ビット・データ出力
であり、スイッチ１２８がデータ入力とクロック信号ψ
２との論理積の関数として閉じ、またスイッチ１３０が
反転データとクロック信号ψ２との論理積により制御さ
れる。これは従来から知られている動作である。スイッ
チト・キャパシタ・フィルタは６４ｆｓに等しいサンプ
リング・レートで作動し、−３ｄＢ周波数はｆｓ／２に
等しい。好ましい実施例で用いるキャパシタ比は以下の
通りである。
ル・デルタ−シグマ変調器からの１ビット・データ出力
であり、スイッチ１２８がデータ入力とクロック信号ψ
２との論理積の関数として閉じ、またスイッチ１３０が
反転データとクロック信号ψ２との論理積により制御さ
れる。これは従来から知られている動作である。スイッ
チト・キャパシタ・フィルタは６４ｆｓに等しいサンプ
リング・レートで作動し、−３ｄＢ周波数はｆｓ／２に
等しい。好ましい実施例で用いるキャパシタ比は以下の
通りである。
【００３９】
【表３】 本発明の低精度フィルタ係数を求めるには、最初に、浮
動小数点精度ＦＩＲローパス・フィルタ係数を用いてフ
ィルタを設計する必要がある。これは従来のＰａｒｋｓ
−ＭｃＣｌｅｌｌａｎ設計法を用いて行い、その係数を
ソフトウエアによるデルタ−シグマ変調器または量子化
器により処理する。浮動小数点係数を有する周波数応答
は、以下の通りである。
動小数点精度ＦＩＲローパス・フィルタ係数を用いてフ
ィルタを設計する必要がある。これは従来のＰａｒｋｓ
−ＭｃＣｌｅｌｌａｎ設計法を用いて行い、その係数を
ソフトウエアによるデルタ−シグマ変調器または量子化
器により処理する。浮動小数点係数を有する周波数応答
は、以下の通りである。
【００４０】
【数３】 ソフトウエアによるデルタ−シグマ変調器で処理する
と、以下の周波数応答が得られる。
と、以下の周波数応答が得られる。
【００４１】
【数４】 この式は図３Ａの応答を与える。従って、ソフトウエア
によるデルタ−シグマ変調器を用いて周波数を選択する
ように浮動小数点精度ＦＩＲフィルタ係数を非常に低い
かまたは取るに足らないレベルへ切捨てることにより、
切捨てによる周波数応答の誤差が高い周波数に徐々に集
中するようにする。これが、図３Ａに示すように周波数
歪みが徐々に増加する理由である。
によるデルタ−シグマ変調器を用いて周波数を選択する
ように浮動小数点精度ＦＩＲフィルタ係数を非常に低い
かまたは取るに足らないレベルへ切捨てることにより、
切捨てによる周波数応答の誤差が高い周波数に徐々に集
中するようにする。これが、図３Ａに示すように周波数
歪みが徐々に増加する理由である。
【００４２】好ましい実施例では、ＦＩＲフィルタ係数
を量子化するため４次のソフトウエアによるデルタ−シ
グマ変調器を用いる。図１０に示すように、浮動小数点
精度ＦＩＲフィルタ係数ｈ［ｎ］を加算器１５０へ入力
し、その出力をアキュムレータ１５２へ入力する。アキ
ュムレータの出力はスケーリング・ブロック１５４を介
して加算器１５６へ印加するとともに第２のアキュムレ
ータ１５８の入力へ入力する。アキュムレータ１５８の
出力はスケーリング・ブロック１６０を介して加算器１
５６へ印加するとともに第３のアキュムレータ１６２の
入力へ入力する。アキュムレータ１６２の出力はスケー
リング・ブロック１６４を介して加算器１５６へ印加す
るとともに第４のアキュムレータ１６６の入力へ入力す
る。第４のアキュムレータ１６６の出力はスケーリング
・ブロック１６８を介して加算器１５６に入力する。加
算器１５６はスケーリング・ブロック１５４、１６０、
１６４、１６８の出力を加算してその結果を量子化器１
７０へ入力する。量子化器１７０は加算器１５６の出力
を量子化して特定数の係数を形成するが、これは好まし
い実施例では｛−１、０、＋１｝の係数セットに限定さ
れている。量子化器１７０の出力は加算器１５０に入力
するが、この出力もまた低精度フィルタ係数を表わす。
を量子化するため４次のソフトウエアによるデルタ−シ
グマ変調器を用いる。図１０に示すように、浮動小数点
精度ＦＩＲフィルタ係数ｈ［ｎ］を加算器１５０へ入力
し、その出力をアキュムレータ１５２へ入力する。アキ
ュムレータの出力はスケーリング・ブロック１５４を介
して加算器１５６へ印加するとともに第２のアキュムレ
ータ１５８の入力へ入力する。アキュムレータ１５８の
出力はスケーリング・ブロック１６０を介して加算器１
５６へ印加するとともに第３のアキュムレータ１６２の
入力へ入力する。アキュムレータ１６２の出力はスケー
リング・ブロック１６４を介して加算器１５６へ印加す
るとともに第４のアキュムレータ１６６の入力へ入力す
る。第４のアキュムレータ１６６の出力はスケーリング
・ブロック１６８を介して加算器１５６に入力する。加
算器１５６はスケーリング・ブロック１５４、１６０、
１６４、１６８の出力を加算してその結果を量子化器１
７０へ入力する。量子化器１７０は加算器１５６の出力
を量子化して特定数の係数を形成するが、これは好まし
い実施例では｛−１、０、＋１｝の係数セットに限定さ
れている。量子化器１７０の出力は加算器１５０に入力
するが、この出力もまた低精度フィルタ係数を表わす。
【００４３】各アキュムレータブロック１５２、１５
８、１６２、１６６の出力に存在する状態変数は０の初
期値にセットされる。これはＷｏｎｇ ａｎｄ Ｇｒｅ
ｙ ｒｅｆｅｒｅｎｃｅに記載されている。しかしなが
ら、状態変数の最終値が０に等しくない場合、量子化ノ
イズによるスミアリング（ｓｍｅｒｉｎｇ）が生じる。
これは有限長のＦＩＲフィルタ係数を周期的シーケンス
の１つの周期と解釈すると理解できる。デルタ−シグマ
・エンコーダの非線形的性質により、周期的な入力信号
系列を符号化する際導入される量子化誤差は一般的に周
期性がない。長さが１周期に等しい矩形の窓をデルタ−
シグマ出力に適用して低精度ＦＩＲフィルタ係数のセッ
トを隔離する必要がある。
８、１６２、１６６の出力に存在する状態変数は０の初
期値にセットされる。これはＷｏｎｇ ａｎｄ Ｇｒｅ
ｙ ｒｅｆｅｒｅｎｃｅに記載されている。しかしなが
ら、状態変数の最終値が０に等しくない場合、量子化ノ
イズによるスミアリング（ｓｍｅｒｉｎｇ）が生じる。
これは有限長のＦＩＲフィルタ係数を周期的シーケンス
の１つの周期と解釈すると理解できる。デルタ−シグマ
・エンコーダの非線形的性質により、周期的な入力信号
系列を符号化する際導入される量子化誤差は一般的に周
期性がない。長さが１周期に等しい矩形の窓をデルタ−
シグマ出力に適用して低精度ＦＩＲフィルタ係数のセッ
トを隔離する必要がある。
【００４４】この矩形の窓によりスミアリングが生じる
と低精度ＦＩＲフィルタ係数の阻止域での減衰量が低下
するが、これは高周波数の量子化ノイズが不可避的に遷
移域のすぐ隣の敏感な阻止域部分の特性を劣化するから
である。これに対処する方法として、デルタ−シグマ状
態変数の最終値を強制的に０に等しくしてデルタ−シグ
マ出力信号系列に周期性を強制的に導入し、周期的な低
精度ＦＩＲフィルタ係数のシーケンスを得る。状態変数
の初期値と最終値を強制的に等価状態にすることによ
り、矩形の窓のノイズ・スミアリング効果をなくする。
と低精度ＦＩＲフィルタ係数の阻止域での減衰量が低下
するが、これは高周波数の量子化ノイズが不可避的に遷
移域のすぐ隣の敏感な阻止域部分の特性を劣化するから
である。これに対処する方法として、デルタ−シグマ状
態変数の最終値を強制的に０に等しくしてデルタ−シグ
マ出力信号系列に周期性を強制的に導入し、周期的な低
精度ＦＩＲフィルタ係数のシーケンスを得る。状態変数
の初期値と最終値を強制的に等価状態にすることによ
り、矩形の窓のノイズ・スミアリング効果をなくする。
【００４５】１つの例では、マルチプライヤのないＦＩ
Ｒ長さが１７９２タップの６４ｘインターポレーション
・フィルタを設計した。許容ＦＩＲフィルタ係数は−１
と＋１であった。その結果得られた係数を表４乃至１０
に示した。
Ｒ長さが１７９２タップの６４ｘインターポレーション
・フィルタを設計した。許容ＦＩＲフィルタ係数は−１
と＋１であった。その結果得られた係数を表４乃至１０
に示した。
【００４６】
【表４】
【００４７】
【表５】
【００４８】
【表６】
【００４９】
【表７】
【００５０】
【表８】
【００５１】
【表９】
【００５２】
【表１０】 図１１はＦＩＲフィルタの応答を示すが、これから遷移
域のすぐ後の阻止域において顕著な信号阻止または減衰
が得られることがわかる。また、零次ホールド・フィル
タによる通過域応答の垂下を補うために、またスイッチ
ト・キャパシタ・フィルタにおける減衰を補償するため
に、通過域の終りにあるピークが与えられていることが
わかる。図１２はアキュムレータ４２の出力プロットで
あり、高周波数の影像がさらに減衰することを示してい
る。零次ホールド回路は影像に多数の零を与えることが
分かる。図１３は、ローパス・フィルタのアナログ・ロ
ーパス・フィルタリングの後得られるフィルタの全応答
曲線を示す。
域のすぐ後の阻止域において顕著な信号阻止または減衰
が得られることがわかる。また、零次ホールド・フィル
タによる通過域応答の垂下を補うために、またスイッチ
ト・キャパシタ・フィルタにおける減衰を補償するため
に、通過域の終りにあるピークが与えられていることが
わかる。図１２はアキュムレータ４２の出力プロットで
あり、高周波数の影像がさらに減衰することを示してい
る。零次ホールド回路は影像に多数の零を与えることが
分かる。図１３は、ローパス・フィルタのアナログ・ロ
ーパス・フィルタリングの後得られるフィルタの全応答
曲線を示す。
【００５３】第２の例では、浮動小数点精度係数を係数
−１、０、＋１に量子化した。その結果得られた係数を
表１１乃至１７に示す。図１４はＦＩＲローパス・フィ
ルタ１８の出力における周波数応答であり、図１１より
も阻止域の信号阻止特性が僅かに良好であることを示し
ている。図１５はアキュムレータ４０の出力における周
波数応答であり、高周波数の影像が阻止される状態を示
している。図１６はアナログ出力の周波数応答であり、
全体の通過域応答を示している。阻止域の信号阻止は７
４ｄＢよりも大きく、これは大衆消費製品にとって完全
に受入れ可能なものであることがわかる。さらに、通過
域及び遷移域における周波数応答は浮動小数点精度ＦＩ
Ｒフィルタ係数を持つフィルタの周波数応答と等価であ
る。
−１、０、＋１に量子化した。その結果得られた係数を
表１１乃至１７に示す。図１４はＦＩＲローパス・フィ
ルタ１８の出力における周波数応答であり、図１１より
も阻止域の信号阻止特性が僅かに良好であることを示し
ている。図１５はアキュムレータ４０の出力における周
波数応答であり、高周波数の影像が阻止される状態を示
している。図１６はアナログ出力の周波数応答であり、
全体の通過域応答を示している。阻止域の信号阻止は７
４ｄＢよりも大きく、これは大衆消費製品にとって完全
に受入れ可能なものであることがわかる。さらに、通過
域及び遷移域における周波数応答は浮動小数点精度ＦＩ
Ｒフィルタ係数を持つフィルタの周波数応答と等価であ
る。
【００５４】
【表１１】
【００５５】
【表１２】
【００５６】
【表１３】
【００５７】
【表１４】
【００５８】
【表１５】
【００５９】
【表１６】
【００６０】
【表１７】 要約すると、本発明のインターポレーション・フィルタ
は最小数のＦＩＲフィルタ係数で作動する。好ましい実
施例では、ただ３つの係数−１、０、＋１を用いること
によりマルチプライヤのないフィルタを設計することが
できる。フィルタ係数の設計を、通過域と遷移域とが実
質的に高い精度のＦＩＲフィルタで実現可能なものと等
価であり且つ遷移域のすぐ近くの阻止域部分の信号阻止
特性もまた高精度ＦＩＲフィルタ係数フィルタで実現可
能なものと等価であるように行う。しかしながら、阻止
域の高周波数部分は影像エネルギーを徐々に増加させる
態様で通過させるため、ＦＩＲフィルタの全周波数応答
を調整する。後続のアナログ・ローパス・フィルタを用
いてこの高周波数の影像エネルギーをフィルタリングに
より除去する。
は最小数のＦＩＲフィルタ係数で作動する。好ましい実
施例では、ただ３つの係数−１、０、＋１を用いること
によりマルチプライヤのないフィルタを設計することが
できる。フィルタ係数の設計を、通過域と遷移域とが実
質的に高い精度のＦＩＲフィルタで実現可能なものと等
価であり且つ遷移域のすぐ近くの阻止域部分の信号阻止
特性もまた高精度ＦＩＲフィルタ係数フィルタで実現可
能なものと等価であるように行う。しかしながら、阻止
域の高周波数部分は影像エネルギーを徐々に増加させる
態様で通過させるため、ＦＩＲフィルタの全周波数応答
を調整する。後続のアナログ・ローパス・フィルタを用
いてこの高周波数の影像エネルギーをフィルタリングに
より除去する。
【図１】図１は、低精度ＦＩＲフィルタ係数を用いるイ
ンターポレーション・フィルタのブロック図である。
ンターポレーション・フィルタのブロック図である。
【図２】図２は、インターポレーション・フィルタ全体
に必要とされる周波数応答を示す。
に必要とされる周波数応答を示す。
【図３】部分図３Ａは低精度係数を有するＦＩＲフィル
タの周波数応答を示し、部分図３Ｂは後続のローパス・
フィルタの周波数応答を示す。
タの周波数応答を示し、部分図３Ｂは後続のローパス・
フィルタの周波数応答を示す。
【図４】図４は、Ｄ−Ａコンバータを用いる本発明のＦ
ＩＲインターポレーション・フィルタのブロック図であ
る。
ＩＲインターポレーション・フィルタのブロック図であ
る。
【図５】部分図５Ａ乃至５Ｅは図４の実施例の種々の段
の周波数応答を示す。
の周波数応答を示す。
【図６】図６は本発明の好ましい実施例を示す。
【図７】図７はＦＩＲインターポレーション・フィルタ
のブロック図である。
のブロック図である。
【図８】図８は本発明のインターポレータのさらに詳細
なブロック図である。
なブロック図である。
【図９】図９は、出力部に用いるスイッチト・キャパシ
タ・アナログ・ローパス・フィルタ及び１ビットＤ−Ａ
コンバータのブロック図である。
タ・アナログ・ローパス・フィルタ及び１ビットＤ−Ａ
コンバータのブロック図である。
【図１０】図１０は、低精度係数の発生に用いるソフト
ウエアによるデルタ−シグマ変調器のブロック図であ
る。
ウエアによるデルタ−シグマ変調器のブロック図であ
る。
【図１１】図１１は、｛−１、＋１｝セットの２つのＦ
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
【図１２】図１２は、｛−１、＋１｝セットの２つのＦ
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
【図１３】図１３は、｛−１、＋１｝セットの２つのＦ
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
ＩＲフィルタ係数を用いるＤ−Ａコンバータの動作を示
すプロットである。
【図１４】図１４は、｛−１、０、＋１｝セットのＦＩ
Ｒフィルタ係数を用いる例のプロットである。
Ｒフィルタ係数を用いる例のプロットである。
【図１５】図１５は、｛−１、０、＋１｝セットのＦＩ
Ｒフィルタ係数を用いる例のプロットである。
Ｒフィルタ係数を用いる例のプロットである。
【図１６】図１６は、｛−１、０、＋１｝セットのＦＩ
Ｒフィルタ係数を用いる例のプロットである。
Ｒフィルタ係数を用いる例のプロットである。
１０ ＦＩＲインターポレータ １２ ローパス・フィルタ １３ ＦＩＲフィルタ係数 １６ サンプリング・レート・コンバータ １５ ＦＩＲローパス・フィルタ ２０ デルタ−シグマ変調器 ２２ アナログ・ローパス・フィルタ／Ｄ−Ａコンバー
タ ３０ 低速差分ブロック ４０ 高速アキュムレータ ４４ スイッチト・キャパシタ・ローパス・フィルタ ４６ １ビットＤ−Ａコンバータ ５０ 遅延器 ５２ マルチプライヤ ５４ 加算器 ６０ アキュムレータ ６２ レジスタ ６５ メイン・アキュムレータ ６６ ＲＯＭ ７０ 演算回路 ７２ シフト・レジスタ １５０ 加算器 １５２、１５８、１６２、１６６ アキュムレータ １５４、１６０、１６４、１６８ スケーリング・ブロ
ック １７０ 量子化器
タ ３０ 低速差分ブロック ４０ 高速アキュムレータ ４４ スイッチト・キャパシタ・ローパス・フィルタ ４６ １ビットＤ−Ａコンバータ ５０ 遅延器 ５２ マルチプライヤ ５４ 加算器 ６０ アキュムレータ ６２ レジスタ ６５ メイン・アキュムレータ ６６ ＲＯＭ ７０ 演算回路 ７２ シフト・レジスタ １５０ 加算器 １５２、１５８、１６２、１６６ アキュムレータ １５４、１６０、１６４、１６８ スケーリング・ブロ
ック １７０ 量子化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド アラン カース アメリカ合衆国 テキサス州 78733 オ ースティン カラカス ドライブ 9409 (72)発明者 シャオチイ リン アメリカ合衆国 テキサス州 78733 オ ースティン ウェスト サーティーナイン ス ストリート 415 アパートメント 205
Claims (27)
- 【請求項１】 デジタル入力信号系列を第１のサンプリ
ング・レートで受ける入力と、 第１のサンプリング・レートをそれより高い第２のサン
プリング・レートへ増加させるサンプリング・レート・
コンバータと、 サンプリング・レート・コンバータの入力信号系列の影
像をフィルタリングにより除去するインターポレーショ
ン・フィルタであって、インターポレートされた入力信
号系列を最小の減衰量で通過させる通過域と、インター
ポレートされた入力信号系列の影像を所定レベルへ減衰
させる阻止域と、通過域と阻止域との間の遷移域とより
なる周波数応答を有するインターポレーション・フィル
タとよりなり、 前記インターポレーション・フィルタは、 阻止域のある点以下では実質的に高い精度のＦＩＲフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度ＦＩＲ
フィルタ係数を有するＦＩＲフィルタと、 ＦＩＲフィルタの出力をフィルタリングして前記点より
上の信号を減衰させるローパス・フィルタとを含むこと
を特徴とするデジタル・インターポレータ。 - 【請求項２】 前記点は遷移域のすぐ近くにあることを
特徴とする請求項１のインターポレータ。 - 【請求項３】 前記低精度ＦＩＲフィルタ係数は少なく
とも係数｛−１，＋１｝のセットを含むことを特徴とす
る請求項１のインターポレータ。 - 【請求項４】 前記低精度ＦＩＲフィルタ係数は係数０
も含むことを特徴とする請求項３のインターポレータ。 - 【請求項５】 前記ＦＩＲフィルタは、 複数の遅延器及び乗算器と、 加算器とよりなり、 各遅延器の出力が関連の乗算器により低精度ＦＩＲフィ
ルタ係数のうちの関連の係数で掛け算され、また乗算器
の出力がその結果を加算する加算器へ入力され、 前記ＦＩＲフィルタ係数は乗算器において符号の変化だ
けが必要であるように係数｛−１，＋１｝のセットより
なることを特徴とする請求項１のインターポレータ。 - 【請求項６】 前記ＦＩＲフィルタ係数は乗算器が関連
の係数が０であるのに応答してさらに０値を出力するこ
とができるように係数０のセットも含むことを特徴とす
る請求項５のインターポレータ。 - 【請求項７】 デジタル入力信号系列を第１のサンプリ
ング・レートで受ける入力と、 第１のサンプリング・レートをそれより高い第２のサン
プリング・レートへ増加させるサンプリング・レート・
コンバータと、 サンプリング・レート・コンバータの出力の影像をフィ
ルタリングにより除去するインターポレーション・フィ
ルタであって、変換された入力信号系列を最小の減衰量
で通過させる通過域と、変換された入力信号系列の影像
を所定レベルへ減衰させる阻止域と、通過域と阻止域と
の間の遷移域とよりなる周波数応答を有し、阻止域のあ
る点以下では実質的に高い精度のＦＩＲフィルタ係数に
相応しい周波数応答を与えるが前記点以上では周波数応
答を実質的に徐々に劣化させる低精度ＦＩＲフィルタ係
数を有するＦＩＲフィルタを備えたインターポレーショ
ン・フィルタと、 インターポレーション・フィルタの出力をアナログ信号
へ変換するＤ−Ａコンバータと、 阻止域の前記点より上の信号を減衰させるローパス・フ
ィルタとよりなることを特徴とするＤ−Ａコンバータ装
置。 - 【請求項８】 前記Ｄ−Ａコンバータは、 インターポレーション・フィルタのデジタル出力をｍビ
ット・デジタル入力信号流へ変換するデルタ−シグマ変
調器と、 ｍビットＤ−Ａコンバータとよりなり、 ｍはデルタ−シグマ変調器へのデジタル入力の語長より
も短く、 前記ローパス・フィルタはｍビットＤ−Ａコンバータの
出力に接続されたアナログ・ローパス・フィルタよりな
ることを特徴とする請求項７のＤ−Ａコンバータ装置。 - 【請求項９】 ｍは１に等しいことを特徴とする請求項
８のＤ−Ａコンバータ装置。 - 【請求項１０】 アナログ・ローパス・フィルタはスイ
ッチト・キャパシタ・フィルタであることを特徴とする
請求項８のＤ−Ａコンバータ装置。 - 【請求項１１】 インターポレーション・フィルタの周
波数応答の前記点は遷移域のすぐ近くにあることを特徴
とする請求項７のＤ−Ａコンバータ装置。 - 【請求項１２】 前記低精度ＦＩＲフィルタ係数は少な
くとも係数｛−１，＋１｝のセットを含むことを特徴と
する請求項７のＤ−Ａコンバータ装置。 - 【請求項１３】 前記低精度ＦＩＲフィルタ係数は係数
０も含むことを特徴とする請求項１２のＤ−Ａコンバー
タ装置。 - 【請求項１４】 前記インターポレーション・フィルタ
は、 複数の遅延器及び乗算器と、 加算器とよりなり、 各遅延器の出力が関連の乗算器により低精度ＦＩＲフィ
ルタ係数のうちの関連の係数で掛け算され、また乗算器
の出力がその結果を加算する加算器へ入力され、 前記ＦＩＲフィルタ係数は乗算器において符号の変化だ
けが必要であるように係数｛−１，＋１｝のセットより
なることを特徴とする請求項７のＤ−Ａコンバータ装
置。 - 【請求項１５】 前記ＦＩＲフィルタ係数は乗算器が関
連の係数が０であるのに応答してさらに０値を出力する
ことができるように係数０のセットも含むことを特徴と
する請求項１４のＤ−Ａコンバータ装置。 - 【請求項１６】 デジタルデータをインターポレートす
る方法であって、 デジタル入力信号系列を第１のサンプリング・レートで
受け、 第１のサンプリング・レートをそれより高い第２のサン
プリング・レートへ変換し、 変換したデータの影像を第２のサンプリング・レートで
フィルタリングすることにより除去するステップよりな
り、 前記フィルタリング・ステップは変換された入力データ
を第２のサンプリング・レートで最小の減衰量で通過さ
せる通過域と、変換されたデータの影像を所定レベルへ
減衰させる阻止域と、通過域と阻止域との間の遷移域と
よりなる周波数応答で実行され、 また前記フィルタリング・ステップは、 阻止域のある点以下では実質的に高い精度のＦＩＲフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度ＦＩＲ
フィルタ係数を有するＦＩＲフィルタを提供し、 変換されたデータをＦＩＲフィルタにより第２のサンプ
リング・レートで処理し、 ＦＩＲフィルタの出力をローパス・フィルタリングして
前記点よりも上の信号を減衰させるステップよりなるこ
とを特徴とするデジタルデータをインターポレートする
方法。 - 【請求項１７】 前記点は阻止域内であるが遷移域のす
ぐ近くにあることを特徴とする請求項１６の方法。 - 【請求項１８】 前記低精度ＦＩＲフィルタ係数は少な
くとも係数｛−１，＋１｝のセットを含むことを特徴と
する請求項１６の方法。 - 【請求項１９】 前記低精度ＦＩＲフィルタ係数は係数
０も含むことを特徴とする請求項１８の方法。 - 【請求項２０】 ＦＩＲフィルタを提供する前記ステッ
プは、 変換されたデータを受ける複数の遅延器と加算器とを提
供し、 各遅延器の出力を低精度ＦＩＲフィルタ係数のうち関連
の係数で掛け算し、 掛け算の結果を加算器へ出力してその結果を加算するス
テップよりなり、 ＦＩＲフィルタ係数は前記掛け算ステップにおいて符号
の変化のみが必要であるように少なくとも係数｛−１，
＋１｝のセットよりなることを特徴とする請求項１６の
方法。 - 【請求項２１】 前記低精度ＦＩＲフィルタ係数は係数
０のセットも含み、このため前記掛け算ステップはさら
に関連のＦＩＲフィルタ係数が０であるのに応答して遅
延器の出力に０を掛け算することを特徴とする請求項２
０の方法。 - 【請求項２２】 デジタル信号をアナログ信号へ変換す
る方法であって、 デジタル入力信号系列を第１のサンプリング・レートで
受け、 該入力信号系列を第１のサンプリング・レートからそれ
より高い第２のサンプリング・レートへ変換し、 変換した入力信号系列を第２のサンプリング・レートで
フィルタリングすることにより除去するステップよりな
り、 前記フィルタリング・ステップは変換された信号系列を
第２のサンプリング・レートで最小の減衰量で通過させ
る通過域と、変換された信号系列の影像を所定レベルへ
減衰させる阻止域と、通過域と阻止域との間の遷移域と
よりなる周波数応答で実行され、 また前記フィルタリング・ステップは、 阻止域のある点以下では実質的に高い精度のＦＩＲフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度ＦＩＲ
フィルタ係数を有するＦＩＲフィルタを提供し、 ＦＩＲフィルタの出力をＤ−Ａコンバータで処理し、 Ｄ−Ａコンバータの出力をローパス・フィルタリングし
てＦＩＲフィルタの周波数応答の前記点よりも上の信号
を減衰させるステップよりなることを特徴とするするデ
ジタル信号をアナログ信号へ変換方法。Ｄ−Ａコンバー
タによりＦＩＲフィルタの出力を処理し、 ＦＩＲフィルタの周波数応答の前記点より上の信号を減
衰させるためにＤ−Ａコンバータの出力をローパス・フ
ィルタリングするステップよりなることを特徴とする方
法。 - 【請求項２３】 Ｄ−Ａコンバータによりデータを処理
する前記ステップは、 デルタ−シグマ変調器によりＦＩＲフィルタの出力を処
理し且つＦＩＲフィルタのデジタル出力を第２のサンプ
リング・レートでｍビットのデータ信号流へ変換し、 ｍビットのＤ−Ａコンバータを提供し且つｍビットＤ−
Ａコンバータによりデルタ−シグマ変調器の出力を処理
するステップよりなり、 前記ローパス・フィルタリング・ステップはｍビットＤ
−Ａコンバータの出力をアナログ・ローパス・フィルタ
に加えて通過させることを特徴とする請求項２２の方
法。 - 【請求項２４】 ｍが１に等しいことを特徴とする請求
項２３の方法。 - 【請求項２５】 前記ローパス・フィルタリング・ステ
ップはスイッチト・キャパシタ・フィルタによりローパ
ス・フィルタリングを行なうことを特徴とする請求項２
３の方法。 - 【請求項２６】 前記低精度ＦＩＲフィルタ係数は少な
くとも係数｛−１，＋１｝のセットを含むことを特徴と
する請求項２２の方法。 - 【請求項２７】 前記低精度ＦＩＲフィルタ係数は係数
０も含むことを特徴とする請求項２６の方法。
Applications Claiming Priority (2)
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| US07/773044 | 1991-10-08 | ||
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| JP3337722B2 JP3337722B2 (ja) | 2002-10-21 |
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