JPH0629786A - デジタル・インターポレーション用低精度firフィルタ - Google Patents
デジタル・インターポレーション用低精度firフィルタInfo
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- JPH0629786A JPH0629786A JP4293854A JP29385492A JPH0629786A JP H0629786 A JPH0629786 A JP H0629786A JP 4293854 A JP4293854 A JP 4293854A JP 29385492 A JP29385492 A JP 29385492A JP H0629786 A JPH0629786 A JP H0629786A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0614—Non-recursive filters using Delta-modulation
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0671—Cascaded integrator-comb [CIC] filters
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 デジタル・インターポレーションのため、比
較的高精度のFIRフィルタをマルチプライヤを必要と
せずに低精度FIRフィルタ係数を有するFIRフィル
タにより実現する。 【構成】 第1ステップとしてサンプリング・レート・
コンバータ(16)により入力信号系列のサンプル間に
0を介在させ、この結果生じる影像を第2ステップとし
てフィルタリングにより除去する。フィルタリングに用
いるFIRフィルタ(18)は{−1,0,+1}の係
数セットに限定された低精度FIRフィルタ係数を有
し、これは阻止域のある点以下で実質的に高い精度のF
IRフィルタ係数に相応しい周波数応答を与えるが、周
波数応答がこの点より上では実質的に徐々に劣化するよ
うに選択されている。FIRフィルタの出力にその点よ
り上の信号を減衰させるためローパス・フィルタ(1
2、46)を設けることにより、全周波数応答が実質的
に高い精度のFIRフィルタ係数を用いるものに相応し
くなるようにする。
較的高精度のFIRフィルタをマルチプライヤを必要と
せずに低精度FIRフィルタ係数を有するFIRフィル
タにより実現する。 【構成】 第1ステップとしてサンプリング・レート・
コンバータ(16)により入力信号系列のサンプル間に
0を介在させ、この結果生じる影像を第2ステップとし
てフィルタリングにより除去する。フィルタリングに用
いるFIRフィルタ(18)は{−1,0,+1}の係
数セットに限定された低精度FIRフィルタ係数を有
し、これは阻止域のある点以下で実質的に高い精度のF
IRフィルタ係数に相応しい周波数応答を与えるが、周
波数応答がこの点より上では実質的に徐々に劣化するよ
うに選択されている。FIRフィルタの出力にその点よ
り上の信号を減衰させるためローパス・フィルタ(1
2、46)を設けることにより、全周波数応答が実質的
に高い精度のFIRフィルタ係数を用いるものに相応し
くなるようにする。
Description
【0001】
【産業上の利用分野】本発明は一般的にデジタル・フィ
ルタに関し、さらに詳細にはD−Aコンバータに用いる
有限長インパルス応答(FIR)フィルタに関する。
ルタに関し、さらに詳細にはD−Aコンバータに用いる
有限長インパルス応答(FIR)フィルタに関する。
【0002】
【従来の技術】D−Aコンバータにはオーバ・サンプリ
ングされるアーキテクチュアを用いるものが最近増加し
ている。オーバ・サンプリングによるD−A変換は通
常、入力語レートの4倍、8倍或いは64倍のレートで
行なうため、それに応じた多数のサンプルを各入力サン
プルにつき発生させる必要がある。通常、このタイプの
アーキテクチュアでは、このように入力語レートを増加
させるためデジタルまたは離散時間インターポレーショ
ンまたは相間を行う。デジタル・インターポレーション
には、2つのステップが用いられる。即ち、第1ステッ
プとして、フーリエ変換X[f]を表わす入力信号系列
x[n]をサンプリング・レートfsで受ける。この入
力信号系列x[n]を処理して出力信号系列y[n]を
発生させるが、この出力信号系列は信号系列x[n]の
サンプル間にM−1個の0を介在させたものである(M
はインターポレーション係数)。
ングされるアーキテクチュアを用いるものが最近増加し
ている。オーバ・サンプリングによるD−A変換は通
常、入力語レートの4倍、8倍或いは64倍のレートで
行なうため、それに応じた多数のサンプルを各入力サン
プルにつき発生させる必要がある。通常、このタイプの
アーキテクチュアでは、このように入力語レートを増加
させるためデジタルまたは離散時間インターポレーショ
ンまたは相間を行う。デジタル・インターポレーション
には、2つのステップが用いられる。即ち、第1ステッ
プとして、フーリエ変換X[f]を表わす入力信号系列
x[n]をサンプリング・レートfsで受ける。この入
力信号系列x[n]を処理して出力信号系列y[n]を
発生させるが、この出力信号系列は信号系列x[n]の
サンプル間にM−1個の0を介在させたものである(M
はインターポレーション係数)。
【0003】0を介在させても、周波数領域では、周波
数軸がリスケーリングを受けるだけである。しかしなが
らリスケーリングされた周波数領域はもとの低周波数信
号の影像が含まれる。この影像はインターポレーション
の第2ステップである簡単なデジタル・ローパス・フィ
ルタリングにより除去することが可能である。かくし
て、デジタル・ローパス・フィルタリングを行うと、出
力は信号系列z[n]となり、これはフーリエ変換Z
[f]を表わす。信号系列z[n]はy[n]信号系列
に0を挿入したものである。これが最終的に得られるイ
ンターポレータの出力信号系列であり、この系列のサン
プルは入力サンプリング・レートのM倍である。
数軸がリスケーリングを受けるだけである。しかしなが
らリスケーリングされた周波数領域はもとの低周波数信
号の影像が含まれる。この影像はインターポレーション
の第2ステップである簡単なデジタル・ローパス・フィ
ルタリングにより除去することが可能である。かくし
て、デジタル・ローパス・フィルタリングを行うと、出
力は信号系列z[n]となり、これはフーリエ変換Z
[f]を表わす。信号系列z[n]はy[n]信号系列
に0を挿入したものである。これが最終的に得られるイ
ンターポレータの出力信号系列であり、この系列のサン
プルは入力サンプリング・レートのM倍である。
【0004】第1のインターポレーション・ステップは
従来から行なわれてきたものであり、一般的に入力サン
プル間に0を介在させるステップよりなる比較的簡単な
プロセスである。しかしながら、第2のデジタル・ロー
パス・フィルタリング・ステップはハードウェアの設計
者にある問題を提起する。優れた位相特性のため、また
このタイプのフィルタが帯域外の影像を除去するため、
長さNの有限長インパルス応答(FIR)フィルタが常
用される。FIRフィルタの入力は信号系列y[n]で
あり、第2の入力である係数入力は係数(h[0],h
[1],h[2]...h[N−1])を有するメモリ
領域から与えられる。このフィルタ係数のセットがFI
Rフィルタの周波数応答を完全に決定する。各係数を正
確に表わすに必要とされるバイナリ・ビットの数はフィ
ルタの性能パラメータにより決まるが、通常最も敏感な
のは阻止域の信号除去である。
従来から行なわれてきたものであり、一般的に入力サン
プル間に0を介在させるステップよりなる比較的簡単な
プロセスである。しかしながら、第2のデジタル・ロー
パス・フィルタリング・ステップはハードウェアの設計
者にある問題を提起する。優れた位相特性のため、また
このタイプのフィルタが帯域外の影像を除去するため、
長さNの有限長インパルス応答(FIR)フィルタが常
用される。FIRフィルタの入力は信号系列y[n]で
あり、第2の入力である係数入力は係数(h[0],h
[1],h[2]...h[N−1])を有するメモリ
領域から与えられる。このフィルタ係数のセットがFI
Rフィルタの周波数応答を完全に決定する。各係数を正
確に表わすに必要とされるバイナリ・ビットの数はフィ
ルタの性能パラメータにより決まるが、通常最も敏感な
のは阻止域の信号除去である。
【0005】インターポレーションの場合、フィルタ阻
止域の信号除去特性が帯域外の影像の減衰度を直接決定
する。これまでの経験によると、フィルタ係数を表わす
ための各バイナリ・ビットにつき約6dBの信号阻止ま
たは影像除去が得られる。従来型フィルタは複数の遅延
器により実現され、各遅延器の出力に関連のフィルタ係
数を掛け算して得た結果が加算される。そしてこのFI
Rフィルタの出力レートは入力信号系列x[n]のレー
トのM倍である。したがって、フィルタは各出力語ごと
にN/M回の掛け算と加算を行なう必要がある。入力デ
ータがk個のバイナリ・ビットで、またFIRフィルタ
係数がm個のバイナリ・ビットで表わされると仮定した
場合、その計算条件は、z[n]の出力語レートでN/
M(k×m)回の掛け算/加算が必要、或いは、x
[n]の入力語レートでN/(k×m)の掛け算/加算
が必要ということである。例えば、16ビットのデジタ
ル・オーディオ・データ入力を48kHzの語レートま
たはサンプリング・レートからその4倍にインターポレ
ータする場合、語レートは192kHzとなる。この4
倍のレートで動作するデジタル・オーディオ級FIRフ
ィルタの長さはN=128で、係数は14ビットとな
る。その結果、48kHzで128(16ビット×14
ビット)回の掛け算/加算が必要という負担が生じる。
ステレオを実現するには計算速度を2倍にする必要があ
るため、デジタル・オーディオ級の4倍レートでのイン
ターポレーションを行うには単一の16ビット×14ビ
ット・ハードウェア・マルチプライヤを2×28×48
kHz=12.28MHzで作動させる必要がある。
止域の信号除去特性が帯域外の影像の減衰度を直接決定
する。これまでの経験によると、フィルタ係数を表わす
ための各バイナリ・ビットにつき約6dBの信号阻止ま
たは影像除去が得られる。従来型フィルタは複数の遅延
器により実現され、各遅延器の出力に関連のフィルタ係
数を掛け算して得た結果が加算される。そしてこのFI
Rフィルタの出力レートは入力信号系列x[n]のレー
トのM倍である。したがって、フィルタは各出力語ごと
にN/M回の掛け算と加算を行なう必要がある。入力デ
ータがk個のバイナリ・ビットで、またFIRフィルタ
係数がm個のバイナリ・ビットで表わされると仮定した
場合、その計算条件は、z[n]の出力語レートでN/
M(k×m)回の掛け算/加算が必要、或いは、x
[n]の入力語レートでN/(k×m)の掛け算/加算
が必要ということである。例えば、16ビットのデジタ
ル・オーディオ・データ入力を48kHzの語レートま
たはサンプリング・レートからその4倍にインターポレ
ータする場合、語レートは192kHzとなる。この4
倍のレートで動作するデジタル・オーディオ級FIRフ
ィルタの長さはN=128で、係数は14ビットとな
る。その結果、48kHzで128(16ビット×14
ビット)回の掛け算/加算が必要という負担が生じる。
ステレオを実現するには計算速度を2倍にする必要があ
るため、デジタル・オーディオ級の4倍レートでのイン
ターポレーションを行うには単一の16ビット×14ビ
ット・ハードウェア・マルチプライヤを2×28×48
kHz=12.28MHzで作動させる必要がある。
【0006】この計算速度は現在の技術レベルのCMO
S技術では限界に近いため、また高速並列型マルチプラ
イヤはシリコン面積で考えるとコストが高すぎ1個以上
使用することができないため、高いインターポレーショ
ン比(M>4)を実現するには通常3つのステップ(4
x,32x及び2x)が用いられる。4xの第1ステッ
プは、例えばマルチプライヤをベースにした128個の
タップをもつFIRにより実行できる。32xの第2ス
テップは簡単な線形インターポレータで、また2xの最
終ステップは0次のホールドで行う。複数ステップのイ
ンターポレーション・プロセスの最終ステップは本当に
初歩的なものでよいが、kビット入力データにmビット
・フィルタ係数を掛け算する高速(並列)デジタル・マ
ルチプライヤが従来型デジタル・オーディオ級インター
ポレーション・アーキテクチュアに引続き必要とされて
いると結論付けることができる。
S技術では限界に近いため、また高速並列型マルチプラ
イヤはシリコン面積で考えるとコストが高すぎ1個以上
使用することができないため、高いインターポレーショ
ン比(M>4)を実現するには通常3つのステップ(4
x,32x及び2x)が用いられる。4xの第1ステッ
プは、例えばマルチプライヤをベースにした128個の
タップをもつFIRにより実行できる。32xの第2ス
テップは簡単な線形インターポレータで、また2xの最
終ステップは0次のホールドで行う。複数ステップのイ
ンターポレーション・プロセスの最終ステップは本当に
初歩的なものでよいが、kビット入力データにmビット
・フィルタ係数を掛け算する高速(並列)デジタル・マ
ルチプライヤが従来型デジタル・オーディオ級インター
ポレーション・アーキテクチュアに引続き必要とされて
いると結論付けることができる。
【0007】
【発明が解決しようとする課題】上述の問題点を鑑み
て、従来型ユニットに用いられている高価で複雑なマル
チプライヤを必要とせずに阻止域において顕著な信号除
去を行なう比較的高精度のFIRフィルタを実現するた
めのインターポレーション手法が必要とされる。
て、従来型ユニットに用いられている高価で複雑なマル
チプライヤを必要とせずに阻止域において顕著な信号除
去を行なう比較的高精度のFIRフィルタを実現するた
めのインターポレーション手法が必要とされる。
【0008】特許請求の範囲に記載された本発明は、ま
ずデジタル入力信号系列を第1のサンプリング・レート
で受けて、このデジタル・データを第1のサンプリング
・レートからそれより高い第2のサンプリング・レート
へ変換し、この変換済みデータをインターポレーション
・フィルタにより処理して、デジタル信号のインターポ
レーションまたは相間を行う。このインターポレーショ
ン・フィルタは変換済み入力信号系列の影像をフィルタ
リングにより除去するよう作動する。インターポレーシ
ョン・フィルタは変換済み入力信号系列を最小の減衰量
で通過させる通過域と、変換済み信号系列の影像を所定
レベルへ減衰させる阻止域と、通過域と阻止域との間の
遷移域とよりなる周波数応答を有する。そして、このイ
ンターポレーション・フィルタは低精度FIRフィルタ
係数を有する有限長インパルス応答(FIR)フィルタ
を含む。低精度FIRフィルタ係数は阻止域のある点以
下で実質的に高い精度のFIRフィルタ係数に相応しい
周波数応答を与えるが、周波数応答はこの点より上では
実質的に徐々に劣化する。FIRフィルタの出力にはそ
の点より上の信号を減衰させるためローパス・フィルタ
を設ける。
ずデジタル入力信号系列を第1のサンプリング・レート
で受けて、このデジタル・データを第1のサンプリング
・レートからそれより高い第2のサンプリング・レート
へ変換し、この変換済みデータをインターポレーション
・フィルタにより処理して、デジタル信号のインターポ
レーションまたは相間を行う。このインターポレーショ
ン・フィルタは変換済み入力信号系列の影像をフィルタ
リングにより除去するよう作動する。インターポレーシ
ョン・フィルタは変換済み入力信号系列を最小の減衰量
で通過させる通過域と、変換済み信号系列の影像を所定
レベルへ減衰させる阻止域と、通過域と阻止域との間の
遷移域とよりなる周波数応答を有する。そして、このイ
ンターポレーション・フィルタは低精度FIRフィルタ
係数を有する有限長インパルス応答(FIR)フィルタ
を含む。低精度FIRフィルタ係数は阻止域のある点以
下で実質的に高い精度のFIRフィルタ係数に相応しい
周波数応答を与えるが、周波数応答はこの点より上では
実質的に徐々に劣化する。FIRフィルタの出力にはそ
の点より上の信号を減衰させるためローパス・フィルタ
を設ける。
【0009】本発明のもう1つの特徴として、この低精
度FIRフィルタ係数は少なくとも係数{−1,+1}
のセットを含み、さらに係数0も含む。FIRフィルタ
はデジタルによる完全な掛け算でなくて加算だけが必要
なように設計されている。
度FIRフィルタ係数は少なくとも係数{−1,+1}
のセットを含み、さらに係数0も含む。FIRフィルタ
はデジタルによる完全な掛け算でなくて加算だけが必要
なように設計されている。
【0010】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【0011】
【実施例】図1は本発明のインターポレータのブロック
図である。インターポレータは総括的にブロック10で
示し、FIRインターポレータと表示した。このインタ
ーポレータは入力信号系列x[n]のサンプル間に0を
介在させるように作動するインターポレーション・ブロ
ックを有する。また、フィルタリング・ステップでは通
過域応答が決まっており、影像がフィルタリングにより
部分的に除去される。以下に詳説するように、これによ
り高品質のインターポレータに必要な低周波数応答が得
られる。そして係数Mでインターポレートされたフィル
タリング済み出力である出力信号系列z[n]が得られ
る。この出力はfs/2に等しいカットオフ周波数fc
を有するローパス・フィルタ・ブロック12へ入力され
る結果、出力z′[n]が得られるが、これはサンプリ
ング周波数M・fsのレートを有する。FIRインター
ポレータ10はブロック13に記憶させた低精度FIR
係数で作動するが、この係数は低周波数におけるFIR
インターポレータ10のフィルタ部分の周波数応答を決
定するため用いられることに注意されたい。しかしなが
ら、以下に詳説するように、これらの低精度フィルタ係
数が高周波数における所望の阻止域応答を与えるわけで
はない。これはローパス・フィルタ・ブロック12によ
り実現される。
図である。インターポレータは総括的にブロック10で
示し、FIRインターポレータと表示した。このインタ
ーポレータは入力信号系列x[n]のサンプル間に0を
介在させるように作動するインターポレーション・ブロ
ックを有する。また、フィルタリング・ステップでは通
過域応答が決まっており、影像がフィルタリングにより
部分的に除去される。以下に詳説するように、これによ
り高品質のインターポレータに必要な低周波数応答が得
られる。そして係数Mでインターポレートされたフィル
タリング済み出力である出力信号系列z[n]が得られ
る。この出力はfs/2に等しいカットオフ周波数fc
を有するローパス・フィルタ・ブロック12へ入力され
る結果、出力z′[n]が得られるが、これはサンプリ
ング周波数M・fsのレートを有する。FIRインター
ポレータ10はブロック13に記憶させた低精度FIR
係数で作動するが、この係数は低周波数におけるFIR
インターポレータ10のフィルタ部分の周波数応答を決
定するため用いられることに注意されたい。しかしなが
ら、以下に詳説するように、これらの低精度フィルタ係
数が高周波数における所望の阻止域応答を与えるわけで
はない。これはローパス・フィルタ・ブロック12によ
り実現される。
【0012】図2は、完全なインターポレーション・プ
ロセスの全周波数応答を示す。入力信号系列x[n]の
サンプル間に零が介在すると、D−Aコンバータのよう
な用途に合うように全周波数応答をこのタイプに変化さ
せる必要がある。好ましい実施例によると、このインタ
ーポレーションまたは相間操作は、FIRフィルタ係数
が{−1、0、+1}のセットに限定された1792個
のタップをもつFIRフィルタによる単一ステップの6
4xインターポレーションである。フィルタ応答の通過
域のリップルは±0.10dBであり、通過域デフィニ
ション(definition)は+0.20dB、−0.50dB
である。遷移域は通過域と阻止域との間の0.45−
0.55fsに存在する。阻止域の信号阻止は70dB
以上であるのが望ましい。従って、非常にシャープなフ
ィルタが必要であり、これがFIRデジタルフィルタを
用いる目的である。しかしながら、以下に詳説するよう
に、本発明の重要な特徴は、低精度FIR係数を用いな
がら、望ましい低周波数応答及び阻止域における充分な
信号阻止が得られる全周波数応答を持った低精度FIR
フィルタを実現する点にある。
ロセスの全周波数応答を示す。入力信号系列x[n]の
サンプル間に零が介在すると、D−Aコンバータのよう
な用途に合うように全周波数応答をこのタイプに変化さ
せる必要がある。好ましい実施例によると、このインタ
ーポレーションまたは相間操作は、FIRフィルタ係数
が{−1、0、+1}のセットに限定された1792個
のタップをもつFIRフィルタによる単一ステップの6
4xインターポレーションである。フィルタ応答の通過
域のリップルは±0.10dBであり、通過域デフィニ
ション(definition)は+0.20dB、−0.50dB
である。遷移域は通過域と阻止域との間の0.45−
0.55fsに存在する。阻止域の信号阻止は70dB
以上であるのが望ましい。従って、非常にシャープなフ
ィルタが必要であり、これがFIRデジタルフィルタを
用いる目的である。しかしながら、以下に詳説するよう
に、本発明の重要な特徴は、低精度FIR係数を用いな
がら、望ましい低周波数応答及び阻止域における充分な
信号阻止が得られる全周波数応答を持った低精度FIR
フィルタを実現する点にある。
【0013】図3Aは本発明に用いるFIRインターポ
レーション・フィルタの周波数プロットである。このフ
ィルタは通過域と遷移域が高精度FIRフィルタ係数を
持つFIRフィルタの全体的な設計条件を満足し、遷移
域のすぐ近くの阻止域で所望の減衰量が得られるように
設計されている。しかしながら、遷移域のすぐ近くの阻
止域のある点より上では減衰量が徐々に劣化するという
問題のあることがわかる。これについてさらに詳細に説
明する。
レーション・フィルタの周波数プロットである。このフ
ィルタは通過域と遷移域が高精度FIRフィルタ係数を
持つFIRフィルタの全体的な設計条件を満足し、遷移
域のすぐ近くの阻止域で所望の減衰量が得られるように
設計されている。しかしながら、遷移域のすぐ近くの阻
止域のある点より上では減衰量が徐々に劣化するという
問題のあることがわかる。これについてさらに詳細に説
明する。
【0014】図3Bはローパス・フィルタ12に関連す
るローパス・フィルタリング機能の周波数応答を示す
が、この機能により図3Aの周波数応答につき問題のあ
る阻止域の劣化部分がフィルタリングにより除去され
る。図3Aの応答と図3Bの応答を結合すると図2の所
望の応答が得られる。しかしながら、図3Aの応答は非
常に低い精度のFIRフィルタ係数により得られ、また
図3Bの応答は比較的簡単なフィルタ設計により得られ
た。好ましい実施例のローパス・フィルタ12はD−A
コンバータのアナログ領域で作動する出力スイッチト・
キャパシタ・フィルタよりなる。しかしながら、このデ
ジタル・フィルタリング機能は、デジタル領域において
さらに高いサンプリング周波数で実現可能であることが
わかる。
るローパス・フィルタリング機能の周波数応答を示す
が、この機能により図3Aの周波数応答につき問題のあ
る阻止域の劣化部分がフィルタリングにより除去され
る。図3Aの応答と図3Bの応答を結合すると図2の所
望の応答が得られる。しかしながら、図3Aの応答は非
常に低い精度のFIRフィルタ係数により得られ、また
図3Bの応答は比較的簡単なフィルタ設計により得られ
た。好ましい実施例のローパス・フィルタ12はD−A
コンバータのアナログ領域で作動する出力スイッチト・
キャパシタ・フィルタよりなる。しかしながら、このデ
ジタル・フィルタリング機能は、デジタル領域において
さらに高いサンプリング周波数で実現可能であることが
わかる。
【0015】図4は本発明の好ましい実施例のさらに詳
細なブロック図である。入力信号系列x[n]は普通1
6ビットのマルチビット入力であり、これがサンプリン
グ・レート・コンバータ16へ入力される。このコンバ
ータはサンプリング・レートを入力信号系列x[n]の
サンプリング周波数の64x(倍)に増加させるように
作動する。その結果、出力信号系列y[n]が得られる
が、これをもまたマルチビット信号である。信号系列y
[n]は、上述したようにフィルタの各段につきFIR
フィルタ係数が{−1,0,+1}のセットに限定され
たFIRローパス・フィルタ18へ入力される。FIR
ローパス・フィルタ18はサンプリング・レート・コン
バータ16において0を介在させた結果生じる影像をフ
ィルタリングにより除去するように作動する。その結
果、フィルタリング済みの信号系列z[n]が得られる
が、これもまたサンプリング周波数の64倍のレートの
マルチビット信号系列である。この信号系列はサンプリ
ング周波数の64倍のレートで1ビットデジタル出力を
出力する従来型デルタ−シグマ変調器へ入力され、この
変調器の出力がアナログ・ローパス・フィルタ/1ビッ
トD−Aコンバータ22へ入力される。これによりD−
Aコンバータ装置全体のアナログ出力が得られる。
細なブロック図である。入力信号系列x[n]は普通1
6ビットのマルチビット入力であり、これがサンプリン
グ・レート・コンバータ16へ入力される。このコンバ
ータはサンプリング・レートを入力信号系列x[n]の
サンプリング周波数の64x(倍)に増加させるように
作動する。その結果、出力信号系列y[n]が得られる
が、これをもまたマルチビット信号である。信号系列y
[n]は、上述したようにフィルタの各段につきFIR
フィルタ係数が{−1,0,+1}のセットに限定され
たFIRローパス・フィルタ18へ入力される。FIR
ローパス・フィルタ18はサンプリング・レート・コン
バータ16において0を介在させた結果生じる影像をフ
ィルタリングにより除去するように作動する。その結
果、フィルタリング済みの信号系列z[n]が得られる
が、これもまたサンプリング周波数の64倍のレートの
マルチビット信号系列である。この信号系列はサンプリ
ング周波数の64倍のレートで1ビットデジタル出力を
出力する従来型デルタ−シグマ変調器へ入力され、この
変調器の出力がアナログ・ローパス・フィルタ/1ビッ
トD−Aコンバータ22へ入力される。これによりD−
Aコンバータ装置全体のアナログ出力が得られる。
【0016】図5A−5Eは変換プロセスの各ステップ
の周波数プロットを示す。図5Aは入力データの周波数
応答である周波数応答X[f]を示す。予想されるよう
に、これは周波数スペクトルが単一の周波数成分24で
ある正弦波にすぎない。この周波数成分はfs/2より
も実質的に低いことがわかる。図5Bはサンプリング・
レート・コンバータ16の出力における図5Aの正弦波
の周波数応答であり、入力信号系列x[n]のサンプル
間に0を介在させると得られる正弦波の影像を示す。図
5Cは低精度FIR係数を有するFIRローパス・フィ
ルタ18の出力を示す。周波数成分26で示すようにこ
の正弦波は通過域を通過するが、残りの影像はフィルタ
リングにより除去されて、遷移域のすぐ近くで通過域の
すぐ外側の影像が大きい減衰を受けると共に残りの影像
の減衰量が徐々に小さくなることがわかる。図5Eはア
ナログ・ローパス・フィルタ/D−Aコンバータ22の
出力であり、阻止域の全ての影像が顕著に減衰してい
る。従って、通過域において、また遷移域の周りで所望
の低周波数応答を与える低精度FIRローパス・フィル
タを前記ローパス・フィルタと共に用いると、マルチビ
ットFIR係数を用いる高精度FIRローパス・フィル
タと等価な全周波数応答が得られることがわかる。例え
ば、高精度FIRローパス・フィルタでは各係数を表す
ため14ビット以上必要であり、このためFIRローパ
ス・フィルタを実現するには比較的複雑なマルチプライ
ヤ段を設けなければならない。
の周波数プロットを示す。図5Aは入力データの周波数
応答である周波数応答X[f]を示す。予想されるよう
に、これは周波数スペクトルが単一の周波数成分24で
ある正弦波にすぎない。この周波数成分はfs/2より
も実質的に低いことがわかる。図5Bはサンプリング・
レート・コンバータ16の出力における図5Aの正弦波
の周波数応答であり、入力信号系列x[n]のサンプル
間に0を介在させると得られる正弦波の影像を示す。図
5Cは低精度FIR係数を有するFIRローパス・フィ
ルタ18の出力を示す。周波数成分26で示すようにこ
の正弦波は通過域を通過するが、残りの影像はフィルタ
リングにより除去されて、遷移域のすぐ近くで通過域の
すぐ外側の影像が大きい減衰を受けると共に残りの影像
の減衰量が徐々に小さくなることがわかる。図5Eはア
ナログ・ローパス・フィルタ/D−Aコンバータ22の
出力であり、阻止域の全ての影像が顕著に減衰してい
る。従って、通過域において、また遷移域の周りで所望
の低周波数応答を与える低精度FIRローパス・フィル
タを前記ローパス・フィルタと共に用いると、マルチビ
ットFIR係数を用いる高精度FIRローパス・フィル
タと等価な全周波数応答が得られることがわかる。例え
ば、高精度FIRローパス・フィルタでは各係数を表す
ため14ビット以上必要であり、このためFIRローパ
ス・フィルタを実現するには比較的複雑なマルチプライ
ヤ段を設けなければならない。
【0017】図6は低精度FIRローパス・フィルタを
用いるD−Aコンバータの好ましい実施例である。FI
Rローパス・フィルタ18の出力は高周波数の影像であ
り、これは通過域の正弦波の大きさに近いかそれを越え
る場合がある。従って、阻止域のハイエンドにおける影
像エネルギーがデジタル・デルタ−シグマ変調器20へ
入力されるため、このデルタ−シグマ変調器の特性が劣
化することが予想される。これを防ぐため、低精度係数
を有するFIRローパス・フィルタ18の後に比較的簡
単な影像減衰用デジタル・フィルタを設けて阻止域にお
けるこれらの影像を減衰させる。これらの高周波数影像
を減衰させるには、フィルタは低精度フィルタ係数を有
するローパス・フィルタ18の使用に起因する影像エネ
ルギーの漸増部分を減衰させるだけで充分である。本発
明に用いるフィルタは零次ホールドまたはCUフィルタ
である。このフィルタは、本明細書の一部を形成するも
のとして引用するE.B. Hogenauer著の論文“An Economi
cal Class of Digital Filters for Decimation andInt
erpolation”、IEEE Trans. Acoust. Speech,Signal Pr
ocessing, Vol. ASSP-29, pp. 155-162, April 1981 に
記載されている。この零次ホールド・フィルタは以下の
伝達関数により決まるインパルス応答を有する。
用いるD−Aコンバータの好ましい実施例である。FI
Rローパス・フィルタ18の出力は高周波数の影像であ
り、これは通過域の正弦波の大きさに近いかそれを越え
る場合がある。従って、阻止域のハイエンドにおける影
像エネルギーがデジタル・デルタ−シグマ変調器20へ
入力されるため、このデルタ−シグマ変調器の特性が劣
化することが予想される。これを防ぐため、低精度係数
を有するFIRローパス・フィルタ18の後に比較的簡
単な影像減衰用デジタル・フィルタを設けて阻止域にお
けるこれらの影像を減衰させる。これらの高周波数影像
を減衰させるには、フィルタは低精度フィルタ係数を有
するローパス・フィルタ18の使用に起因する影像エネ
ルギーの漸増部分を減衰させるだけで充分である。本発
明に用いるフィルタは零次ホールドまたはCUフィルタ
である。このフィルタは、本明細書の一部を形成するも
のとして引用するE.B. Hogenauer著の論文“An Economi
cal Class of Digital Filters for Decimation andInt
erpolation”、IEEE Trans. Acoust. Speech,Signal Pr
ocessing, Vol. ASSP-29, pp. 155-162, April 1981 に
記載されている。この零次ホールド・フィルタは以下の
伝達関数により決まるインパルス応答を有する。
【0018】
【数1】 零次ホールド伝達関数のNがオーバ・サンプリングまた
はインターポレーション比Mに等しい場合、このフィル
タは比較的実現しやすい。このフィルタは、伝達関数”
1−Z−1”を与え入力サンプリング周波数で作動する
低速差分ブロック30を用いる。入力信号系列x[n]
はこのブロック30の入力バス32上の16ビット語入
力である。ブロック30の出力はバス34上に与えられ
るが、これはサンプリング周波数fsの17ビット出力
よりなる。この出力はサンプリング・レート・コンバー
タ16へ入力される。サンプリング・レート・コンバー
タ16はサンプリング・レートを64倍に変換してバス
36上に17ビット出力を与えるように作動する。この
出力は、低精度FIRフィルタ係数が係数メモリ14に
記憶されたFIRローパス・フィルタ18へ入力され
る。その結果、サンプリング周波数fsの64倍の21
ビット出力であるデジタル・フィルタリング済み出力が
バス38上に得られる。これは下記の伝達関数を有する
高速アキュムレータ40へ入力される。
はインターポレーション比Mに等しい場合、このフィル
タは比較的実現しやすい。このフィルタは、伝達関数”
1−Z−1”を与え入力サンプリング周波数で作動する
低速差分ブロック30を用いる。入力信号系列x[n]
はこのブロック30の入力バス32上の16ビット語入
力である。ブロック30の出力はバス34上に与えられ
るが、これはサンプリング周波数fsの17ビット出力
よりなる。この出力はサンプリング・レート・コンバー
タ16へ入力される。サンプリング・レート・コンバー
タ16はサンプリング・レートを64倍に変換してバス
36上に17ビット出力を与えるように作動する。この
出力は、低精度FIRフィルタ係数が係数メモリ14に
記憶されたFIRローパス・フィルタ18へ入力され
る。その結果、サンプリング周波数fsの64倍の21
ビット出力であるデジタル・フィルタリング済み出力が
バス38上に得られる。これは下記の伝達関数を有する
高速アキュムレータ40へ入力される。
【0019】
【数2】 この高速アキュムレータ40は入力サンプリング周波数
の64倍のレートで作動するが、差分ブロック30はそ
れよりも低いサンプリング周波数で作動する。アキュム
レータ40と差分ブロック30とを組合わせると櫛歯−
積分−カスケード(CIC)フィルタと呼ばれることが
ある零次ホールド・フィルタ機能が得られる。インパル
ス応答長さがインターポレーション比に等しい零次ホー
ルド・フィルタを用いる際の欠点の1つは通過域の応答
がほぼ4dB漸減することである。しかしながら、FI
Rフィルタを、この通過域応答の漸減をオフセットする
ように設計することによりこれを補償することができ
る。
の64倍のレートで作動するが、差分ブロック30はそ
れよりも低いサンプリング周波数で作動する。アキュム
レータ40と差分ブロック30とを組合わせると櫛歯−
積分−カスケード(CIC)フィルタと呼ばれることが
ある零次ホールド・フィルタ機能が得られる。インパル
ス応答長さがインターポレーション比に等しい零次ホー
ルド・フィルタを用いる際の欠点の1つは通過域の応答
がほぼ4dB漸減することである。しかしながら、FI
Rフィルタを、この通過域応答の漸減をオフセットする
ように設計することによりこれを補償することができ
る。
【0020】アキュムレータ40の出力はサンプリング
周波数fsの64倍のレートの23ビット出力であり、
デジタル・デルタ−シグマ変調器20の入力バス42上
に出力される。変調器の1ビット出力は1ビットD−A
コンバータ44の入力へ、そしてスイッチト・キャパシ
タ・ローパス・フィルタ46へ送られ、アナログ出力と
なる。このようにして、FIRフィルタ18及び、無限
長インパルス応答フィルタ(IIR)であるスイッチト
・キャパシタ・フィルタ24の全位相及び周波数応答
を、いずれかのフィルタの位相欠陥をもう一方のフィル
タで補償するように設計することが可能である。
周波数fsの64倍のレートの23ビット出力であり、
デジタル・デルタ−シグマ変調器20の入力バス42上
に出力される。変調器の1ビット出力は1ビットD−A
コンバータ44の入力へ、そしてスイッチト・キャパシ
タ・ローパス・フィルタ46へ送られ、アナログ出力と
なる。このようにして、FIRフィルタ18及び、無限
長インパルス応答フィルタ(IIR)であるスイッチト
・キャパシタ・フィルタ24の全位相及び周波数応答
を、いずれかのフィルタの位相欠陥をもう一方のフィル
タで補償するように設計することが可能である。
【0021】図7はフィルタ長Nの従来型FIRフィル
タのブロック図である。入力信号系列y[n]は入力4
8に印加され、それぞれz−1の遅延量を与える一連の
遅延器50へ入力される。入力y[n]はまた一連のマ
ルチプライヤ52の1つに入力され、FIRフィルタ係
数h[0]を掛け算される。このマルチプライヤの出力
は加算演算を行うため加算器54へ入力される。後続の
各遅延器50の出力はまた関連のマルチプライヤ52へ
入力され、フィルタ係数のうちの関連するものを次々に
掛け算される。各マルチプライヤ52の出力は加算演算
を行う加算器54へ入力される。加算器54の出力は出
力信号系列z[n]である。
タのブロック図である。入力信号系列y[n]は入力4
8に印加され、それぞれz−1の遅延量を与える一連の
遅延器50へ入力される。入力y[n]はまた一連のマ
ルチプライヤ52の1つに入力され、FIRフィルタ係
数h[0]を掛け算される。このマルチプライヤの出力
は加算演算を行うため加算器54へ入力される。後続の
各遅延器50の出力はまた関連のマルチプライヤ52へ
入力され、フィルタ係数のうちの関連するものを次々に
掛け算される。各マルチプライヤ52の出力は加算演算
を行う加算器54へ入力される。加算器54の出力は出
力信号系列z[n]である。
【0022】FIRフィルタ係数が高精度FIRフィル
タの設計に相応しいとすると、これらは14ビットを越
える語長を有する。マルチビットFIRフィルタ係数を
用いる際は常に、比較的複雑な乗算器が必要となる。こ
れは従来のデジタル掛け算手法では多数のシフト及び加
算操作が必要であることによる。この複雑さを解消する
わけではないが軽減するのが本発明の重要な特徴の1つ
である。本発明の好ましい実施例において、インターポ
レータ出力のローパス・フィルタリングにより最初の帯
域外影像を適当に減衰させるためのFIRフィルタは、
{−1、0、+1}のセットへ限定された非常に少数の
係数を用いるように設計される。しかしながら、限定し
た係数セット{−1、+1}または{−2、−1、0、
+1、+2}を持つように設計することも可能であっ
た。
タの設計に相応しいとすると、これらは14ビットを越
える語長を有する。マルチビットFIRフィルタ係数を
用いる際は常に、比較的複雑な乗算器が必要となる。こ
れは従来のデジタル掛け算手法では多数のシフト及び加
算操作が必要であることによる。この複雑さを解消する
わけではないが軽減するのが本発明の重要な特徴の1つ
である。本発明の好ましい実施例において、インターポ
レータ出力のローパス・フィルタリングにより最初の帯
域外影像を適当に減衰させるためのFIRフィルタは、
{−1、0、+1}のセットへ限定された非常に少数の
係数を用いるように設計される。しかしながら、限定し
た係数セット{−1、+1}または{−2、−1、0、
+1、+2}を持つように設計することも可能であっ
た。
【0023】係数をセット{−1、0、+1}に限定す
ると、0値、選択ブロックへの入力値または負になるよ
う符号を変換させた値のいずれかを選択する回路を選択
することが必要であるにすぎない。従って、従来型のデ
ジタル・マルチプライヤに見られるシフトを行うための
回路は不要である。これは複雑さが著しく軽減される操
作である。しかしながら、適当な遷移域と平らな通過域
を得ると共に遷移域のすぐ近くの阻止域部分の減衰量を
受入れ可能なレベルに維持するには、適当なFIRフィ
ルタ係数を選択しなければならない。
ると、0値、選択ブロックへの入力値または負になるよ
う符号を変換させた値のいずれかを選択する回路を選択
することが必要であるにすぎない。従って、従来型のデ
ジタル・マルチプライヤに見られるシフトを行うための
回路は不要である。これは複雑さが著しく軽減される操
作である。しかしながら、適当な遷移域と平らな通過域
を得ると共に遷移域のすぐ近くの阻止域部分の減衰量を
受入れ可能なレベルに維持するには、適当なFIRフィ
ルタ係数を選択しなければならない。
【0024】以上より、遷移域のすぐ近くの阻止域部分
及び通過域の周波数応答は低精度FIRフィルタ係数を
用いて与えられ、周波数応答のこの部分は高精度FIR
フィルタ係数を用いる場合と実質的に同じであることが
わかる。しかしながら、阻止域のハイエンドは信号阻止
率が比較的悪く周波数誤差が徐々に増加するため、高精
度FIRフィルタ係数により与えられる周波数応答に相
応しくない。しかしながら、この部分における信号阻止
または減衰は出力ローパス・フィルタを用いるこの回路
の後段で行う。その結果、インターポレーション・ステ
ップのフィルタリングを遷移域のすぐ近くの阻止域部分
で信号が顕著に減衰するように行うべく受入れ可能な通
過域及び遷移域応答を得るために、マルチプライヤを用
いないFIRフィルタが提供される。
及び通過域の周波数応答は低精度FIRフィルタ係数を
用いて与えられ、周波数応答のこの部分は高精度FIR
フィルタ係数を用いる場合と実質的に同じであることが
わかる。しかしながら、阻止域のハイエンドは信号阻止
率が比較的悪く周波数誤差が徐々に増加するため、高精
度FIRフィルタ係数により与えられる周波数応答に相
応しくない。しかしながら、この部分における信号阻止
または減衰は出力ローパス・フィルタを用いるこの回路
の後段で行う。その結果、インターポレーション・ステ
ップのフィルタリングを遷移域のすぐ近くの阻止域部分
で信号が顕著に減衰するように行うべく受入れ可能な通
過域及び遷移域応答を得るために、マルチプライヤを用
いないFIRフィルタが提供される。
【0025】サンプリング・レート・コンバータとFI
Rフィルタの設計は上述したようにマルチプライヤを用
いずに行う。また上述したように、インターポレータは
変換済みデータをデジタル・ローパス・フィルタへ送る
前に、本質的に入力データ信号流の間に63個の0を加
える。勿論、0に任意の係数を掛け算すると、出力は0
で値は変化しない。これは、種々の遅延ラインに記憶さ
れた0がフィルタ出力に本質的に何の影響も及ぼさない
ことを意味する。従って、従来のインターポレータの設
計では遅延ライン出力における0を存在を無視し、これ
に対する数学的演算は行わない。入力信号流が32ビッ
トでフィルタ長が2048の場合、インターポレータ係
数が64とすると、これにより掛け算が2048から3
2へ減少する。その結果、32回の掛け算と32回の加
算を行うだけとなる。従って、インターポレータへの入
力である非零のデータをホールドするため32個のmビ
ット・シフトレジスタが必要となるに過ぎない。
Rフィルタの設計は上述したようにマルチプライヤを用
いずに行う。また上述したように、インターポレータは
変換済みデータをデジタル・ローパス・フィルタへ送る
前に、本質的に入力データ信号流の間に63個の0を加
える。勿論、0に任意の係数を掛け算すると、出力は0
で値は変化しない。これは、種々の遅延ラインに記憶さ
れた0がフィルタ出力に本質的に何の影響も及ぼさない
ことを意味する。従って、従来のインターポレータの設
計では遅延ライン出力における0を存在を無視し、これ
に対する数学的演算は行わない。入力信号流が32ビッ
トでフィルタ長が2048の場合、インターポレータ係
数が64とすると、これにより掛け算が2048から3
2へ減少する。その結果、32回の掛け算と32回の加
算を行うだけとなる。従って、インターポレータへの入
力である非零のデータをホールドするため32個のmビ
ット・シフトレジスタが必要となるに過ぎない。
【0026】掛け算は3つの演算、即ちそれぞれ1、
0、−1の係数に対応する、“加算”演算、“演算な
し”、“減算”演算に置き換えられる。従って、遅延ラ
イン出力からのデータの加算または減算が必要なだけで
マルチプライヤは不要である。最終のアキュムレータか
らのデータを加算するかまたは減算するか、もしくは係
数が0の場合はただ何もしないか否かを知るために係数
を解読する簡単なデコーダが必要であるにすぎない。
0、−1の係数に対応する、“加算”演算、“演算な
し”、“減算”演算に置き換えられる。従って、遅延ラ
イン出力からのデータの加算または減算が必要なだけで
マルチプライヤは不要である。最終のアキュムレータか
らのデータを加算するかまたは減算するか、もしくは係
数が0の場合はただ何もしないか否かを知るために係数
を解読する簡単なデコーダが必要であるにすぎない。
【0027】好ましい実施例においてフィルタは長さが
2048となるように設計されるが、必要な係数は17
92個に過ぎない。従って、残りの係数は0にセットさ
れる。表1はデータが蓄積される態様を示し、64個の
出力があって32ビット・データが例えばデータX1の
第1ビットが第1の出力の係数1でまず掛け算された後
第2出力の係数2で掛け算されて63個の0が最初の2
つのサンプル間に介在するように循環される。データの
残りの31ビットは同じように操作される。これは従来
から行われている。
2048となるように設計されるが、必要な係数は17
92個に過ぎない。従って、残りの係数は0にセットさ
れる。表1はデータが蓄積される態様を示し、64個の
出力があって32ビット・データが例えばデータX1の
第1ビットが第1の出力の係数1でまず掛け算された後
第2出力の係数2で掛け算されて63個の0が最初の2
つのサンプル間に介在するように循環される。データの
残りの31ビットは同じように操作される。これは従来
から行われている。
【0028】
【表1】 デジタル・ローパス・フィルタが出力を計算する態様を
示す式を表2に示す。
示す式を表2に示す。
【0029】
【表2】 出力64が発生されるまでに、別の新しい非0の入力デ
ータ信号流がエンターされる。そして最も古い非0のデ
ータが捨てられ、シフト・レジスタへ新しいデータが入
力された後上述した操作が開始される。単一出力を発生
させるには32回の加算が必要であるに過ぎないため、
必要なアキュムレータの数を決定するにはマスター・ク
ロックのレートを知る必要があるに過ぎない。マスター
・クロックが256xfsの場合、64xfsのクロッ
クの1つのクロック周期に4回の加算を行うには1つの
アキュムレータが必要であるに過ぎない。従って、64
xfsのレートで出力データを発生させるには最小8個
のアキュムレータが必要となる。
ータ信号流がエンターされる。そして最も古い非0のデ
ータが捨てられ、シフト・レジスタへ新しいデータが入
力された後上述した操作が開始される。単一出力を発生
させるには32回の加算が必要であるに過ぎないため、
必要なアキュムレータの数を決定するにはマスター・ク
ロックのレートを知る必要があるに過ぎない。マスター
・クロックが256xfsの場合、64xfsのクロッ
クの1つのクロック周期に4回の加算を行うには1つの
アキュムレータが必要であるに過ぎない。従って、64
xfsのレートで出力データを発生させるには最小8個
のアキュムレータが必要となる。
【0030】図8は、本発明の変換レート及びフィルタ
動作を詳細に示すブロック図である。設計を単純化する
ため、8個の別々の出力データを同時に蓄積する8個の
アキュムレータ60を設け、その各々が異なる出力デー
タを蓄積する。32個の各マスター・クロックの終り
に、アキュムレータ60に蓄積された8個の出力データ
が出力可能な状態となる。次いで、これらデータはアキ
ュムレータの出力にそれぞれ接続された8個のレジスタ
62に並列にラッチされる。その後アキュムレータ60
はクリアされ、次の8個の出力データを蓄積可能な状態
となる。データを出力するレジスタを可能化状態にする
ために出力可能化信号S1−S8を用いる。これらの出
力可能化信号は64xfsのレートで、即ちマスター・
クロックの4つのクロックごとに変化する。この出力デ
ータは64個の出力全てを蓄積するメイン・アキュムレ
ータ65へ入力される。
動作を詳細に示すブロック図である。設計を単純化する
ため、8個の別々の出力データを同時に蓄積する8個の
アキュムレータ60を設け、その各々が異なる出力デー
タを蓄積する。32個の各マスター・クロックの終り
に、アキュムレータ60に蓄積された8個の出力データ
が出力可能な状態となる。次いで、これらデータはアキ
ュムレータの出力にそれぞれ接続された8個のレジスタ
62に並列にラッチされる。その後アキュムレータ60
はクリアされ、次の8個の出力データを蓄積可能な状態
となる。データを出力するレジスタを可能化状態にする
ために出力可能化信号S1−S8を用いる。これらの出
力可能化信号は64xfsのレートで、即ちマスター・
クロックの4つのクロックごとに変化する。この出力デ
ータは64個の出力全てを蓄積するメイン・アキュムレ
ータ65へ入力される。
【0031】係数は8個のROM66に蓄積されてお
り、各ROMは8つのセクション68に編成され、各セ
クションは1つの出力の係数を表わす。従って、ROM
66の最小のものは出力1、出力9乃至出力57を、第
2のROM66は出力2、出力16、出力18乃至出力
58を表わす。ROM66の出力は演算回路70へ入力
されるが、この演算回路70は+1、0または−1の値
を取り得る係数に応じてそれぞれ加算、減算または演算
なしの機能を実行するように作動可能である。従って、
ROM66の出力は演算回路70を制御する。演算回路
70のもう1つの入力は32個の17ビット・レジスタ
よりなるシフト・レジスタ72に蓄積された入力データ
に接続されている。
り、各ROMは8つのセクション68に編成され、各セ
クションは1つの出力の係数を表わす。従って、ROM
66の最小のものは出力1、出力9乃至出力57を、第
2のROM66は出力2、出力16、出力18乃至出力
58を表わす。ROM66の出力は演算回路70へ入力
されるが、この演算回路70は+1、0または−1の値
を取り得る係数に応じてそれぞれ加算、減算または演算
なしの機能を実行するように作動可能である。従って、
ROM66の出力は演算回路70を制御する。演算回路
70のもう1つの入力は32個の17ビット・レジスタ
よりなるシフト・レジスタ72に蓄積された入力データ
に接続されている。
【0032】動作について説明すると、32マスター・
クロック・サイクルの最初のサイクルで、第1サンプル
に関連する第1の17ビット・データ語が演算回路70
へ入力され、第1のビットと第1の8つの出力に関連す
る係数が適当なアドレス信号の発生によりROM66か
ら選択される。これらの演算結果は32マスター・クロ
ック・サイクルの間アキュムレータ60へ入力される。
32マスター・クロック・サイクルの第1のサイクルの
終りに、アキュムレータの出力がレジスタ62へラッチ
された後アキュムレータ60がクリアされる。32マス
ター・クロック・サイクルの次のサイクルにおいて、出
力9乃至16を発生するための係数がROM66により
出力され、アキュムレータ60が出力データの蓄積に用
いられ、次いでこのデータがレジスタ62へ記憶され
る。このプロセスは64個全ての出力データが発生され
るまで継続する。そして、この点において、新しい非0
入力データがシフト・レジスタ72から届き、再び演算
が始まる。
クロック・サイクルの最初のサイクルで、第1サンプル
に関連する第1の17ビット・データ語が演算回路70
へ入力され、第1のビットと第1の8つの出力に関連す
る係数が適当なアドレス信号の発生によりROM66か
ら選択される。これらの演算結果は32マスター・クロ
ック・サイクルの間アキュムレータ60へ入力される。
32マスター・クロック・サイクルの第1のサイクルの
終りに、アキュムレータの出力がレジスタ62へラッチ
された後アキュムレータ60がクリアされる。32マス
ター・クロック・サイクルの次のサイクルにおいて、出
力9乃至16を発生するための係数がROM66により
出力され、アキュムレータ60が出力データの蓄積に用
いられ、次いでこのデータがレジスタ62へ記憶され
る。このプロセスは64個全ての出力データが発生され
るまで継続する。そして、この点において、新しい非0
入力データがシフト・レジスタ72から届き、再び演算
が始まる。
【0033】図9はスイッチト・キャパシタ・ローパス
・フィルタ46及び1ビットD−Aコンバータ44の詳
細な論理回路図である。1ビットD−Aコンバータはキ
ャパシタ120、キャパシタ122及び基準電圧VRE
Fよりなる。2つの極を有する2つのスイッチ124、
126が設けられ、一方の極はVREFに、もう一方は
グランドに接続されている。各スイッチ124、126
のスイッチ・アームはキャパシタ122、120の一方
のプレートに接続されている。キャパシタ122、12
0のもう一方のプレートはスイッチ128、130のス
イッチ・アームに接続されている。スイッチ128、1
30は2つの極を有し、その一方はグランドに、もう一
方はスイッチト・キャパシタ・フィルタの入力に接続さ
れている。
・フィルタ46及び1ビットD−Aコンバータ44の詳
細な論理回路図である。1ビットD−Aコンバータはキ
ャパシタ120、キャパシタ122及び基準電圧VRE
Fよりなる。2つの極を有する2つのスイッチ124、
126が設けられ、一方の極はVREFに、もう一方は
グランドに接続されている。各スイッチ124、126
のスイッチ・アームはキャパシタ122、120の一方
のプレートに接続されている。キャパシタ122、12
0のもう一方のプレートはスイッチ128、130のス
イッチ・アームに接続されている。スイッチ128、1
30は2つの極を有し、その一方はグランドに、もう一
方はスイッチト・キャパシタ・フィルタの入力に接続さ
れている。
【0034】動作について説明すると、キャパシタ12
2の一方のプレートが正の電圧に、またもう一方のプレ
ートがグランドに接続された状態からスイッチされて、
その一方のプレートがグランドへ、またもう一方のプレ
ートがスイッチト・キャパシタフィルタの入力に接続さ
れる。キャパシタ122のスイッチ128と連携するプ
レートがグランドへ、またスイッチ124と連携するプ
レートが正の電圧に接続されている場合、キャパシタ1
20の両方のプレートはグランドに接続されている。ス
イッチト・キャパシタ・フィルタの入力へ電荷が転送さ
れると、スイッチ126と連携するキャパシタ120の
プレートが正の電圧へ、またスイッチ130と連携する
キャパシタ120のプレートがスイッチト・キャパシタ
フィルタの入力に接続される。これは従来の1ビットD
−Aコンバータである。
2の一方のプレートが正の電圧に、またもう一方のプレ
ートがグランドに接続された状態からスイッチされて、
その一方のプレートがグランドへ、またもう一方のプレ
ートがスイッチト・キャパシタフィルタの入力に接続さ
れる。キャパシタ122のスイッチ128と連携するプ
レートがグランドへ、またスイッチ124と連携するプ
レートが正の電圧に接続されている場合、キャパシタ1
20の両方のプレートはグランドに接続されている。ス
イッチト・キャパシタ・フィルタの入力へ電荷が転送さ
れると、スイッチ126と連携するキャパシタ120の
プレートが正の電圧へ、またスイッチ130と連携する
キャパシタ120のプレートがスイッチト・キャパシタ
フィルタの入力に接続される。これは従来の1ビットD
−Aコンバータである。
【0035】スイッチト・キャパシタ・フィルタは3つ
のスイッチト・キャパシタ段よりなる3次のバターワー
ス・ローパス・フィルタである。第1段は反転入力がス
イッチ128、130の1つの極へ、また非反転入力が
グランドに接続された増幅器132よりなる。増幅器1
32の入出力間にはキャパシタ134が接続されてい
る。キャパシタ136はスイッチ133と135のスイ
ッチ・アームに接続されたプレートを有する。キャパシ
タ136は一方のプレートがグランドへ、もう一方のプ
レートがグランドでない極へ接続されたスイッチト・キ
ャパシタ構成で作動する。
のスイッチト・キャパシタ段よりなる3次のバターワー
ス・ローパス・フィルタである。第1段は反転入力がス
イッチ128、130の1つの極へ、また非反転入力が
グランドに接続された増幅器132よりなる。増幅器1
32の入出力間にはキャパシタ134が接続されてい
る。キャパシタ136はスイッチ133と135のスイ
ッチ・アームに接続されたプレートを有する。キャパシ
タ136は一方のプレートがグランドへ、もう一方のプ
レートがグランドでない極へ接続されたスイッチト・キ
ャパシタ構成で作動する。
【0036】スイッチ133はキャパシタ136の一方
のプレートを増幅器132の出力とグランドの間で切り
換え、またスイッチ135はキャパシタ136のもう一
方のプレートを第2段の第2の増幅器138の反転入力
とグランドの間で切り換える。増幅器138の非反転入
力はグランドに接続されている。キャパシタ140は増
幅器138の反転入力と出力との間に接続されている。
またスイッチト・キャパシタ142も増幅器138の反
転入力と出力との間に接続されてその入力と出力の間で
切り換えられ、スイッチ139、141を介してグラン
ドに接続される。このため、スイッチト・キャパシタ1
42は、1つのモードではキャパシタ142に並列に接
続され、また別のモードでは両方のプレートがグランド
に接続される。
のプレートを増幅器132の出力とグランドの間で切り
換え、またスイッチ135はキャパシタ136のもう一
方のプレートを第2段の第2の増幅器138の反転入力
とグランドの間で切り換える。増幅器138の非反転入
力はグランドに接続されている。キャパシタ140は増
幅器138の反転入力と出力との間に接続されている。
またスイッチト・キャパシタ142も増幅器138の反
転入力と出力との間に接続されてその入力と出力の間で
切り換えられ、スイッチ139、141を介してグラン
ドに接続される。このため、スイッチト・キャパシタ1
42は、1つのモードではキャパシタ142に並列に接
続され、また別のモードでは両方のプレートがグランド
に接続される。
【0037】スイッチト・キャパシタ144は増幅器1
38の出力と増幅器132の反転入力との間に接続され
るか、またはスイッチ143、145を介してグランド
に接続される。このため、スイッチト・キャパシタ14
4は両方のプレートがグランドに接続されるかまたは増
幅器138の出力と増幅器132の反転入力の間に接続
される。第3の増幅器段147が設けられている。その
増幅器138の出力と増幅器147の反転入力との間に
は、スイッチト・キャパシタ148がスイッチ149、
151を介して切り換え可能に接続されている。スイッ
チ149、151はそのキャパシタ148の一方のプレ
ートをグランドへ、またもう一方のプレートをグランド
でない極へ接続するように作動する。キャパシタ153
は増幅器147の反転入力と出力の間に並列に接続さ
れ、またスイッチト・キャパシタ155がスイッチ15
7、159を介してキャパシタ153と並列に接続され
ている。スイッチ157、159は、キャパシタ155
の両方のプレートをグランドに接続するかまたはキャパ
シタ153に並列に接続するように作動する。増幅器1
47の出力が3次フィルタの出力となる。
38の出力と増幅器132の反転入力との間に接続され
るか、またはスイッチ143、145を介してグランド
に接続される。このため、スイッチト・キャパシタ14
4は両方のプレートがグランドに接続されるかまたは増
幅器138の出力と増幅器132の反転入力の間に接続
される。第3の増幅器段147が設けられている。その
増幅器138の出力と増幅器147の反転入力との間に
は、スイッチト・キャパシタ148がスイッチ149、
151を介して切り換え可能に接続されている。スイッ
チ149、151はそのキャパシタ148の一方のプレ
ートをグランドへ、またもう一方のプレートをグランド
でない極へ接続するように作動する。キャパシタ153
は増幅器147の反転入力と出力の間に並列に接続さ
れ、またスイッチト・キャパシタ155がスイッチ15
7、159を介してキャパシタ153と並列に接続され
ている。スイッチ157、159は、キャパシタ155
の両方のプレートをグランドに接続するかまたはキャパ
シタ153に並列に接続するように作動する。増幅器1
47の出力が3次フィルタの出力となる。
【0038】好ましい実施例において、データはデジタ
ル・デルタ−シグマ変調器からの1ビット・データ出力
であり、スイッチ128がデータ入力とクロック信号ψ
2との論理積の関数として閉じ、またスイッチ130が
反転データとクロック信号ψ2との論理積により制御さ
れる。これは従来から知られている動作である。スイッ
チト・キャパシタ・フィルタは64fsに等しいサンプ
リング・レートで作動し、−3dB周波数はfs/2に
等しい。好ましい実施例で用いるキャパシタ比は以下の
通りである。
ル・デルタ−シグマ変調器からの1ビット・データ出力
であり、スイッチ128がデータ入力とクロック信号ψ
2との論理積の関数として閉じ、またスイッチ130が
反転データとクロック信号ψ2との論理積により制御さ
れる。これは従来から知られている動作である。スイッ
チト・キャパシタ・フィルタは64fsに等しいサンプ
リング・レートで作動し、−3dB周波数はfs/2に
等しい。好ましい実施例で用いるキャパシタ比は以下の
通りである。
【0039】
【表3】 本発明の低精度フィルタ係数を求めるには、最初に、浮
動小数点精度FIRローパス・フィルタ係数を用いてフ
ィルタを設計する必要がある。これは従来のParks
−McClellan設計法を用いて行い、その係数を
ソフトウエアによるデルタ−シグマ変調器または量子化
器により処理する。浮動小数点係数を有する周波数応答
は、以下の通りである。
動小数点精度FIRローパス・フィルタ係数を用いてフ
ィルタを設計する必要がある。これは従来のParks
−McClellan設計法を用いて行い、その係数を
ソフトウエアによるデルタ−シグマ変調器または量子化
器により処理する。浮動小数点係数を有する周波数応答
は、以下の通りである。
【0040】
【数3】 ソフトウエアによるデルタ−シグマ変調器で処理する
と、以下の周波数応答が得られる。
と、以下の周波数応答が得られる。
【0041】
【数4】 この式は図3Aの応答を与える。従って、ソフトウエア
によるデルタ−シグマ変調器を用いて周波数を選択する
ように浮動小数点精度FIRフィルタ係数を非常に低い
かまたは取るに足らないレベルへ切捨てることにより、
切捨てによる周波数応答の誤差が高い周波数に徐々に集
中するようにする。これが、図3Aに示すように周波数
歪みが徐々に増加する理由である。
によるデルタ−シグマ変調器を用いて周波数を選択する
ように浮動小数点精度FIRフィルタ係数を非常に低い
かまたは取るに足らないレベルへ切捨てることにより、
切捨てによる周波数応答の誤差が高い周波数に徐々に集
中するようにする。これが、図3Aに示すように周波数
歪みが徐々に増加する理由である。
【0042】好ましい実施例では、FIRフィルタ係数
を量子化するため4次のソフトウエアによるデルタ−シ
グマ変調器を用いる。図10に示すように、浮動小数点
精度FIRフィルタ係数h[n]を加算器150へ入力
し、その出力をアキュムレータ152へ入力する。アキ
ュムレータの出力はスケーリング・ブロック154を介
して加算器156へ印加するとともに第2のアキュムレ
ータ158の入力へ入力する。アキュムレータ158の
出力はスケーリング・ブロック160を介して加算器1
56へ印加するとともに第3のアキュムレータ162の
入力へ入力する。アキュムレータ162の出力はスケー
リング・ブロック164を介して加算器156へ印加す
るとともに第4のアキュムレータ166の入力へ入力す
る。第4のアキュムレータ166の出力はスケーリング
・ブロック168を介して加算器156に入力する。加
算器156はスケーリング・ブロック154、160、
164、168の出力を加算してその結果を量子化器1
70へ入力する。量子化器170は加算器156の出力
を量子化して特定数の係数を形成するが、これは好まし
い実施例では{−1、0、+1}の係数セットに限定さ
れている。量子化器170の出力は加算器150に入力
するが、この出力もまた低精度フィルタ係数を表わす。
を量子化するため4次のソフトウエアによるデルタ−シ
グマ変調器を用いる。図10に示すように、浮動小数点
精度FIRフィルタ係数h[n]を加算器150へ入力
し、その出力をアキュムレータ152へ入力する。アキ
ュムレータの出力はスケーリング・ブロック154を介
して加算器156へ印加するとともに第2のアキュムレ
ータ158の入力へ入力する。アキュムレータ158の
出力はスケーリング・ブロック160を介して加算器1
56へ印加するとともに第3のアキュムレータ162の
入力へ入力する。アキュムレータ162の出力はスケー
リング・ブロック164を介して加算器156へ印加す
るとともに第4のアキュムレータ166の入力へ入力す
る。第4のアキュムレータ166の出力はスケーリング
・ブロック168を介して加算器156に入力する。加
算器156はスケーリング・ブロック154、160、
164、168の出力を加算してその結果を量子化器1
70へ入力する。量子化器170は加算器156の出力
を量子化して特定数の係数を形成するが、これは好まし
い実施例では{−1、0、+1}の係数セットに限定さ
れている。量子化器170の出力は加算器150に入力
するが、この出力もまた低精度フィルタ係数を表わす。
【0043】各アキュムレータブロック152、15
8、162、166の出力に存在する状態変数は0の初
期値にセットされる。これはWong and Gre
y referenceに記載されている。しかしなが
ら、状態変数の最終値が0に等しくない場合、量子化ノ
イズによるスミアリング(smering)が生じる。
これは有限長のFIRフィルタ係数を周期的シーケンス
の1つの周期と解釈すると理解できる。デルタ−シグマ
・エンコーダの非線形的性質により、周期的な入力信号
系列を符号化する際導入される量子化誤差は一般的に周
期性がない。長さが1周期に等しい矩形の窓をデルタ−
シグマ出力に適用して低精度FIRフィルタ係数のセッ
トを隔離する必要がある。
8、162、166の出力に存在する状態変数は0の初
期値にセットされる。これはWong and Gre
y referenceに記載されている。しかしなが
ら、状態変数の最終値が0に等しくない場合、量子化ノ
イズによるスミアリング(smering)が生じる。
これは有限長のFIRフィルタ係数を周期的シーケンス
の1つの周期と解釈すると理解できる。デルタ−シグマ
・エンコーダの非線形的性質により、周期的な入力信号
系列を符号化する際導入される量子化誤差は一般的に周
期性がない。長さが1周期に等しい矩形の窓をデルタ−
シグマ出力に適用して低精度FIRフィルタ係数のセッ
トを隔離する必要がある。
【0044】この矩形の窓によりスミアリングが生じる
と低精度FIRフィルタ係数の阻止域での減衰量が低下
するが、これは高周波数の量子化ノイズが不可避的に遷
移域のすぐ隣の敏感な阻止域部分の特性を劣化するから
である。これに対処する方法として、デルタ−シグマ状
態変数の最終値を強制的に0に等しくしてデルタ−シグ
マ出力信号系列に周期性を強制的に導入し、周期的な低
精度FIRフィルタ係数のシーケンスを得る。状態変数
の初期値と最終値を強制的に等価状態にすることによ
り、矩形の窓のノイズ・スミアリング効果をなくする。
と低精度FIRフィルタ係数の阻止域での減衰量が低下
するが、これは高周波数の量子化ノイズが不可避的に遷
移域のすぐ隣の敏感な阻止域部分の特性を劣化するから
である。これに対処する方法として、デルタ−シグマ状
態変数の最終値を強制的に0に等しくしてデルタ−シグ
マ出力信号系列に周期性を強制的に導入し、周期的な低
精度FIRフィルタ係数のシーケンスを得る。状態変数
の初期値と最終値を強制的に等価状態にすることによ
り、矩形の窓のノイズ・スミアリング効果をなくする。
【0045】1つの例では、マルチプライヤのないFI
R長さが1792タップの64xインターポレーション
・フィルタを設計した。許容FIRフィルタ係数は−1
と+1であった。その結果得られた係数を表4乃至10
に示した。
R長さが1792タップの64xインターポレーション
・フィルタを設計した。許容FIRフィルタ係数は−1
と+1であった。その結果得られた係数を表4乃至10
に示した。
【0046】
【表4】
【0047】
【表5】
【0048】
【表6】
【0049】
【表7】
【0050】
【表8】
【0051】
【表9】
【0052】
【表10】 図11はFIRフィルタの応答を示すが、これから遷移
域のすぐ後の阻止域において顕著な信号阻止または減衰
が得られることがわかる。また、零次ホールド・フィル
タによる通過域応答の垂下を補うために、またスイッチ
ト・キャパシタ・フィルタにおける減衰を補償するため
に、通過域の終りにあるピークが与えられていることが
わかる。図12はアキュムレータ42の出力プロットで
あり、高周波数の影像がさらに減衰することを示してい
る。零次ホールド回路は影像に多数の零を与えることが
分かる。図13は、ローパス・フィルタのアナログ・ロ
ーパス・フィルタリングの後得られるフィルタの全応答
曲線を示す。
域のすぐ後の阻止域において顕著な信号阻止または減衰
が得られることがわかる。また、零次ホールド・フィル
タによる通過域応答の垂下を補うために、またスイッチ
ト・キャパシタ・フィルタにおける減衰を補償するため
に、通過域の終りにあるピークが与えられていることが
わかる。図12はアキュムレータ42の出力プロットで
あり、高周波数の影像がさらに減衰することを示してい
る。零次ホールド回路は影像に多数の零を与えることが
分かる。図13は、ローパス・フィルタのアナログ・ロ
ーパス・フィルタリングの後得られるフィルタの全応答
曲線を示す。
【0053】第2の例では、浮動小数点精度係数を係数
−1、0、+1に量子化した。その結果得られた係数を
表11乃至17に示す。図14はFIRローパス・フィ
ルタ18の出力における周波数応答であり、図11より
も阻止域の信号阻止特性が僅かに良好であることを示し
ている。図15はアキュムレータ40の出力における周
波数応答であり、高周波数の影像が阻止される状態を示
している。図16はアナログ出力の周波数応答であり、
全体の通過域応答を示している。阻止域の信号阻止は7
4dBよりも大きく、これは大衆消費製品にとって完全
に受入れ可能なものであることがわかる。さらに、通過
域及び遷移域における周波数応答は浮動小数点精度FI
Rフィルタ係数を持つフィルタの周波数応答と等価であ
る。
−1、0、+1に量子化した。その結果得られた係数を
表11乃至17に示す。図14はFIRローパス・フィ
ルタ18の出力における周波数応答であり、図11より
も阻止域の信号阻止特性が僅かに良好であることを示し
ている。図15はアキュムレータ40の出力における周
波数応答であり、高周波数の影像が阻止される状態を示
している。図16はアナログ出力の周波数応答であり、
全体の通過域応答を示している。阻止域の信号阻止は7
4dBよりも大きく、これは大衆消費製品にとって完全
に受入れ可能なものであることがわかる。さらに、通過
域及び遷移域における周波数応答は浮動小数点精度FI
Rフィルタ係数を持つフィルタの周波数応答と等価であ
る。
【0054】
【表11】
【0055】
【表12】
【0056】
【表13】
【0057】
【表14】
【0058】
【表15】
【0059】
【表16】
【0060】
【表17】 要約すると、本発明のインターポレーション・フィルタ
は最小数のFIRフィルタ係数で作動する。好ましい実
施例では、ただ3つの係数−1、0、+1を用いること
によりマルチプライヤのないフィルタを設計することが
できる。フィルタ係数の設計を、通過域と遷移域とが実
質的に高い精度のFIRフィルタで実現可能なものと等
価であり且つ遷移域のすぐ近くの阻止域部分の信号阻止
特性もまた高精度FIRフィルタ係数フィルタで実現可
能なものと等価であるように行う。しかしながら、阻止
域の高周波数部分は影像エネルギーを徐々に増加させる
態様で通過させるため、FIRフィルタの全周波数応答
を調整する。後続のアナログ・ローパス・フィルタを用
いてこの高周波数の影像エネルギーをフィルタリングに
より除去する。
は最小数のFIRフィルタ係数で作動する。好ましい実
施例では、ただ3つの係数−1、0、+1を用いること
によりマルチプライヤのないフィルタを設計することが
できる。フィルタ係数の設計を、通過域と遷移域とが実
質的に高い精度のFIRフィルタで実現可能なものと等
価であり且つ遷移域のすぐ近くの阻止域部分の信号阻止
特性もまた高精度FIRフィルタ係数フィルタで実現可
能なものと等価であるように行う。しかしながら、阻止
域の高周波数部分は影像エネルギーを徐々に増加させる
態様で通過させるため、FIRフィルタの全周波数応答
を調整する。後続のアナログ・ローパス・フィルタを用
いてこの高周波数の影像エネルギーをフィルタリングに
より除去する。
【図1】図1は、低精度FIRフィルタ係数を用いるイ
ンターポレーション・フィルタのブロック図である。
ンターポレーション・フィルタのブロック図である。
【図2】図2は、インターポレーション・フィルタ全体
に必要とされる周波数応答を示す。
に必要とされる周波数応答を示す。
【図3】部分図3Aは低精度係数を有するFIRフィル
タの周波数応答を示し、部分図3Bは後続のローパス・
フィルタの周波数応答を示す。
タの周波数応答を示し、部分図3Bは後続のローパス・
フィルタの周波数応答を示す。
【図4】図4は、D−Aコンバータを用いる本発明のF
IRインターポレーション・フィルタのブロック図であ
る。
IRインターポレーション・フィルタのブロック図であ
る。
【図5】部分図5A乃至5Eは図4の実施例の種々の段
の周波数応答を示す。
の周波数応答を示す。
【図6】図6は本発明の好ましい実施例を示す。
【図7】図7はFIRインターポレーション・フィルタ
のブロック図である。
のブロック図である。
【図8】図8は本発明のインターポレータのさらに詳細
なブロック図である。
なブロック図である。
【図9】図9は、出力部に用いるスイッチト・キャパシ
タ・アナログ・ローパス・フィルタ及び1ビットD−A
コンバータのブロック図である。
タ・アナログ・ローパス・フィルタ及び1ビットD−A
コンバータのブロック図である。
【図10】図10は、低精度係数の発生に用いるソフト
ウエアによるデルタ−シグマ変調器のブロック図であ
る。
ウエアによるデルタ−シグマ変調器のブロック図であ
る。
【図11】図11は、{−1、+1}セットの2つのF
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
【図12】図12は、{−1、+1}セットの2つのF
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
【図13】図13は、{−1、+1}セットの2つのF
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
IRフィルタ係数を用いるD−Aコンバータの動作を示
すプロットである。
【図14】図14は、{−1、0、+1}セットのFI
Rフィルタ係数を用いる例のプロットである。
Rフィルタ係数を用いる例のプロットである。
【図15】図15は、{−1、0、+1}セットのFI
Rフィルタ係数を用いる例のプロットである。
Rフィルタ係数を用いる例のプロットである。
【図16】図16は、{−1、0、+1}セットのFI
Rフィルタ係数を用いる例のプロットである。
Rフィルタ係数を用いる例のプロットである。
10 FIRインターポレータ 12 ローパス・フィルタ 13 FIRフィルタ係数 16 サンプリング・レート・コンバータ 15 FIRローパス・フィルタ 20 デルタ−シグマ変調器 22 アナログ・ローパス・フィルタ/D−Aコンバー
タ 30 低速差分ブロック 40 高速アキュムレータ 44 スイッチト・キャパシタ・ローパス・フィルタ 46 1ビットD−Aコンバータ 50 遅延器 52 マルチプライヤ 54 加算器 60 アキュムレータ 62 レジスタ 65 メイン・アキュムレータ 66 ROM 70 演算回路 72 シフト・レジスタ 150 加算器 152、158、162、166 アキュムレータ 154、160、164、168 スケーリング・ブロ
ック 170 量子化器
タ 30 低速差分ブロック 40 高速アキュムレータ 44 スイッチト・キャパシタ・ローパス・フィルタ 46 1ビットD−Aコンバータ 50 遅延器 52 マルチプライヤ 54 加算器 60 アキュムレータ 62 レジスタ 65 メイン・アキュムレータ 66 ROM 70 演算回路 72 シフト・レジスタ 150 加算器 152、158、162、166 アキュムレータ 154、160、164、168 スケーリング・ブロ
ック 170 量子化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド アラン カース アメリカ合衆国 テキサス州 78733 オ ースティン カラカス ドライブ 9409 (72)発明者 シャオチイ リン アメリカ合衆国 テキサス州 78733 オ ースティン ウェスト サーティーナイン ス ストリート 415 アパートメント 205
Claims (27)
- 【請求項1】 デジタル入力信号系列を第1のサンプリ
ング・レートで受ける入力と、 第1のサンプリング・レートをそれより高い第2のサン
プリング・レートへ増加させるサンプリング・レート・
コンバータと、 サンプリング・レート・コンバータの入力信号系列の影
像をフィルタリングにより除去するインターポレーショ
ン・フィルタであって、インターポレートされた入力信
号系列を最小の減衰量で通過させる通過域と、インター
ポレートされた入力信号系列の影像を所定レベルへ減衰
させる阻止域と、通過域と阻止域との間の遷移域とより
なる周波数応答を有するインターポレーション・フィル
タとよりなり、 前記インターポレーション・フィルタは、 阻止域のある点以下では実質的に高い精度のFIRフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度FIR
フィルタ係数を有するFIRフィルタと、 FIRフィルタの出力をフィルタリングして前記点より
上の信号を減衰させるローパス・フィルタとを含むこと
を特徴とするデジタル・インターポレータ。 - 【請求項2】 前記点は遷移域のすぐ近くにあることを
特徴とする請求項1のインターポレータ。 - 【請求項3】 前記低精度FIRフィルタ係数は少なく
とも係数{−1,+1}のセットを含むことを特徴とす
る請求項1のインターポレータ。 - 【請求項4】 前記低精度FIRフィルタ係数は係数0
も含むことを特徴とする請求項3のインターポレータ。 - 【請求項5】 前記FIRフィルタは、 複数の遅延器及び乗算器と、 加算器とよりなり、 各遅延器の出力が関連の乗算器により低精度FIRフィ
ルタ係数のうちの関連の係数で掛け算され、また乗算器
の出力がその結果を加算する加算器へ入力され、 前記FIRフィルタ係数は乗算器において符号の変化だ
けが必要であるように係数{−1,+1}のセットより
なることを特徴とする請求項1のインターポレータ。 - 【請求項6】 前記FIRフィルタ係数は乗算器が関連
の係数が0であるのに応答してさらに0値を出力するこ
とができるように係数0のセットも含むことを特徴とす
る請求項5のインターポレータ。 - 【請求項7】 デジタル入力信号系列を第1のサンプリ
ング・レートで受ける入力と、 第1のサンプリング・レートをそれより高い第2のサン
プリング・レートへ増加させるサンプリング・レート・
コンバータと、 サンプリング・レート・コンバータの出力の影像をフィ
ルタリングにより除去するインターポレーション・フィ
ルタであって、変換された入力信号系列を最小の減衰量
で通過させる通過域と、変換された入力信号系列の影像
を所定レベルへ減衰させる阻止域と、通過域と阻止域と
の間の遷移域とよりなる周波数応答を有し、阻止域のあ
る点以下では実質的に高い精度のFIRフィルタ係数に
相応しい周波数応答を与えるが前記点以上では周波数応
答を実質的に徐々に劣化させる低精度FIRフィルタ係
数を有するFIRフィルタを備えたインターポレーショ
ン・フィルタと、 インターポレーション・フィルタの出力をアナログ信号
へ変換するD−Aコンバータと、 阻止域の前記点より上の信号を減衰させるローパス・フ
ィルタとよりなることを特徴とするD−Aコンバータ装
置。 - 【請求項8】 前記D−Aコンバータは、 インターポレーション・フィルタのデジタル出力をmビ
ット・デジタル入力信号流へ変換するデルタ−シグマ変
調器と、 mビットD−Aコンバータとよりなり、 mはデルタ−シグマ変調器へのデジタル入力の語長より
も短く、 前記ローパス・フィルタはmビットD−Aコンバータの
出力に接続されたアナログ・ローパス・フィルタよりな
ることを特徴とする請求項7のD−Aコンバータ装置。 - 【請求項9】 mは1に等しいことを特徴とする請求項
8のD−Aコンバータ装置。 - 【請求項10】 アナログ・ローパス・フィルタはスイ
ッチト・キャパシタ・フィルタであることを特徴とする
請求項8のD−Aコンバータ装置。 - 【請求項11】 インターポレーション・フィルタの周
波数応答の前記点は遷移域のすぐ近くにあることを特徴
とする請求項7のD−Aコンバータ装置。 - 【請求項12】 前記低精度FIRフィルタ係数は少な
くとも係数{−1,+1}のセットを含むことを特徴と
する請求項7のD−Aコンバータ装置。 - 【請求項13】 前記低精度FIRフィルタ係数は係数
0も含むことを特徴とする請求項12のD−Aコンバー
タ装置。 - 【請求項14】 前記インターポレーション・フィルタ
は、 複数の遅延器及び乗算器と、 加算器とよりなり、 各遅延器の出力が関連の乗算器により低精度FIRフィ
ルタ係数のうちの関連の係数で掛け算され、また乗算器
の出力がその結果を加算する加算器へ入力され、 前記FIRフィルタ係数は乗算器において符号の変化だ
けが必要であるように係数{−1,+1}のセットより
なることを特徴とする請求項7のD−Aコンバータ装
置。 - 【請求項15】 前記FIRフィルタ係数は乗算器が関
連の係数が0であるのに応答してさらに0値を出力する
ことができるように係数0のセットも含むことを特徴と
する請求項14のD−Aコンバータ装置。 - 【請求項16】 デジタルデータをインターポレートす
る方法であって、 デジタル入力信号系列を第1のサンプリング・レートで
受け、 第1のサンプリング・レートをそれより高い第2のサン
プリング・レートへ変換し、 変換したデータの影像を第2のサンプリング・レートで
フィルタリングすることにより除去するステップよりな
り、 前記フィルタリング・ステップは変換された入力データ
を第2のサンプリング・レートで最小の減衰量で通過さ
せる通過域と、変換されたデータの影像を所定レベルへ
減衰させる阻止域と、通過域と阻止域との間の遷移域と
よりなる周波数応答で実行され、 また前記フィルタリング・ステップは、 阻止域のある点以下では実質的に高い精度のFIRフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度FIR
フィルタ係数を有するFIRフィルタを提供し、 変換されたデータをFIRフィルタにより第2のサンプ
リング・レートで処理し、 FIRフィルタの出力をローパス・フィルタリングして
前記点よりも上の信号を減衰させるステップよりなるこ
とを特徴とするデジタルデータをインターポレートする
方法。 - 【請求項17】 前記点は阻止域内であるが遷移域のす
ぐ近くにあることを特徴とする請求項16の方法。 - 【請求項18】 前記低精度FIRフィルタ係数は少な
くとも係数{−1,+1}のセットを含むことを特徴と
する請求項16の方法。 - 【請求項19】 前記低精度FIRフィルタ係数は係数
0も含むことを特徴とする請求項18の方法。 - 【請求項20】 FIRフィルタを提供する前記ステッ
プは、 変換されたデータを受ける複数の遅延器と加算器とを提
供し、 各遅延器の出力を低精度FIRフィルタ係数のうち関連
の係数で掛け算し、 掛け算の結果を加算器へ出力してその結果を加算するス
テップよりなり、 FIRフィルタ係数は前記掛け算ステップにおいて符号
の変化のみが必要であるように少なくとも係数{−1,
+1}のセットよりなることを特徴とする請求項16の
方法。 - 【請求項21】 前記低精度FIRフィルタ係数は係数
0のセットも含み、このため前記掛け算ステップはさら
に関連のFIRフィルタ係数が0であるのに応答して遅
延器の出力に0を掛け算することを特徴とする請求項2
0の方法。 - 【請求項22】 デジタル信号をアナログ信号へ変換す
る方法であって、 デジタル入力信号系列を第1のサンプリング・レートで
受け、 該入力信号系列を第1のサンプリング・レートからそれ
より高い第2のサンプリング・レートへ変換し、 変換した入力信号系列を第2のサンプリング・レートで
フィルタリングすることにより除去するステップよりな
り、 前記フィルタリング・ステップは変換された信号系列を
第2のサンプリング・レートで最小の減衰量で通過させ
る通過域と、変換された信号系列の影像を所定レベルへ
減衰させる阻止域と、通過域と阻止域との間の遷移域と
よりなる周波数応答で実行され、 また前記フィルタリング・ステップは、 阻止域のある点以下では実質的に高い精度のFIRフィ
ルタ係数に相応しい周波数応答を与えるが前記点以上で
は周波数応答を実質的に徐々に劣化させる低精度FIR
フィルタ係数を有するFIRフィルタを提供し、 FIRフィルタの出力をD−Aコンバータで処理し、 D−Aコンバータの出力をローパス・フィルタリングし
てFIRフィルタの周波数応答の前記点よりも上の信号
を減衰させるステップよりなることを特徴とするするデ
ジタル信号をアナログ信号へ変換方法。D−Aコンバー
タによりFIRフィルタの出力を処理し、 FIRフィルタの周波数応答の前記点より上の信号を減
衰させるためにD−Aコンバータの出力をローパス・フ
ィルタリングするステップよりなることを特徴とする方
法。 - 【請求項23】 D−Aコンバータによりデータを処理
する前記ステップは、 デルタ−シグマ変調器によりFIRフィルタの出力を処
理し且つFIRフィルタのデジタル出力を第2のサンプ
リング・レートでmビットのデータ信号流へ変換し、 mビットのD−Aコンバータを提供し且つmビットD−
Aコンバータによりデルタ−シグマ変調器の出力を処理
するステップよりなり、 前記ローパス・フィルタリング・ステップはmビットD
−Aコンバータの出力をアナログ・ローパス・フィルタ
に加えて通過させることを特徴とする請求項22の方
法。 - 【請求項24】 mが1に等しいことを特徴とする請求
項23の方法。 - 【請求項25】 前記ローパス・フィルタリング・ステ
ップはスイッチト・キャパシタ・フィルタによりローパ
ス・フィルタリングを行なうことを特徴とする請求項2
3の方法。 - 【請求項26】 前記低精度FIRフィルタ係数は少な
くとも係数{−1,+1}のセットを含むことを特徴と
する請求項22の方法。 - 【請求項27】 前記低精度FIRフィルタ係数は係数
0も含むことを特徴とする請求項26の方法。
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JP2009302664A (ja) * | 2008-06-10 | 2009-12-24 | Japan Science & Technology Agency | フィルタ、フィルタの設計システム及び設計方法及び設計プログラム |
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