JPH0376318A - ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルオーディオ、通信等の用途に使用
されるオーバサンプリング方式のディジタル／アナログ
変換器（以下、Ｄ／Ａ変換器と言う）、アナログ／ディ
ジタル変換器（以下、Ａ／Ｄ変換器と言う）におけるデ
ルタシグマ変調回路に関するものである。

［従来の技術］ 一般に、オーバサンプリング方式のＤ／Ａ変換器は、イ
ンタポレーションディジタルフィルタ回路とノイズシェ
ーバと局部Ｄ／Ａ変換器とで構成され、また、オーバサ
ンプリング方式のＡ／Ｄ変換器は、ノイズシェーバとデ
シメーションディジタルフィルタ回路とで構成される。

このうち、代表して、オーバサンプリング方式のＤ／Ａ
変換器の動作について簡単に説明すると、まず、インタ
ポレーションディジタフィルタ回路において、入力され
たディジタル信号を袖関してサンプリング周波数を上げ
た（すなわち、オーバサンプリングした）後、フィルタ
リングする。次に、ノイズシェーバにおいて、フィルタ
リングされたディジタル信号の量子化ノイズのノイズ分
布を変化させる。次に、局部Ｄ／Ａ変換器において、ノ
イズ分布の変化したディジタル信号をアナログ信号に変
換する。

ここで、ノイズシェーバとしては、種々の回路が用いら
れるが、その中の−っにデルタシグマ変調回路がある。

デルタシグマ変調回路は、主として、単数または複数の
積分回路と量子化器と遅延器とから成るフィードバック
ループにて構成される。

一般に、ノイズシェーバとしてデルタシグマ変調回路を
用いた、Ｄ／Ａ変換器、Ａ／Ｄ変換器において、そのダ
イナミックレンジを大きくする方法としては、次の３つ
の方法が知られている。

一つ目は、オーバサンプリングの次数を高くする（即ち
、ナイキスト周波数に対して、サンプリング周波数を高
くする）ことであり、二つ目は、デルタシグマ変調回路
を構成するフィードバックループ内の積分回路の次数を
高くする（即ち、積分回路の個数を多くする）ことであ
り、三つ目は、デルタシグマ変調回路を構成する量子化
器のビット数を多くすることである。

一つ目の、オーバサンプリングの次数を高くする方法を
とった場合、それに応じて各回路の動作速度を上げる必
要があるが、しかし、動作速度を上げると言っても、各
回路の回路素子にはそれぞれ動作速度の限界が存在する
。そのため、オーバサンプリングの次数はそれほど高く
することはできない。

また、二つ目の、デルタシグマ変調回路を構成するフィ
ードバックループ内の積分回路の次数を高くする方法を
とった場合、フィードバックループ内の積分回路の次数
が２次まで（即ち、積分回路の個数が２個まで）は安定
に動作するが、積分回路の次数が３次以上（即ち、積分
回路の個数が３個以上）になると発振してしまうと言う
問題があった。

そこで、従来では、この二つ目の方法とった場合の問題
点を解決するために、例えば、特開昭６３−２０９３３
４号公報に記載のように、ループ内の積分回路の次数が
安定な１次または２次のフィードバックループをＮｖｔ
に接続して、等価的に、積分回路の次数が３次以上で安
定に動作するデルタシグマ変調回路を実現していた。

また、三つ目の、デルタシグマ変調回路を構成する量子
化器のビット数を多くする方法をとった既提案例として
は、例えば、特開昭６２−２６９４２３号公報が挙げら
れる。

〔発明が解決しようとする課題〕

上記した様に、前者の既提案例においては、等価的に、
積分回路の次数を３次以上にすることにより、また、後
者の既提案例においては、量子化器のビット数を多くす
ることにより、それぞれ、ダイナミックレンジを高くす
る。ことができる。

しかし、これθ二つの既提案例においては、デルタシグ
マ変調回路から出力されるディジタル信号の量子化値（
即ち、ビット数）が１ビツトより多くなってしまうため
、例えば、デルタシグマ変調回路を用いたＤ／Ａ変換器
の場合、デルタシグマ変調回路の後段に接続される局部
Ｄ／Ａ変換器のビット数もｌビットより多くしなければ
ならない。

だが、例えば、１６ビツト精度のダイナミックレンジを
得る場合、局部Ｄ／Ａ変換器のビット数（分解能）が仮
に３ビツトであったとしても、その積分誤差（非線形誤
差）としては１６ビツト精度が要求される。しかし、実
際、ＣＭＯＳプロセスのｌチップＬＳＩ化を考慮すると
、その様な局部Ｄ／Ａ変換器を作製することは非常に困
難である。

そこで、後者の既提案例においては、局部Ａ／Ｄ変換器
として、ＰＷＭ変換器とローパスフィルタにより構成さ
れる多値Ｄ／Ａ変換器を用いているが、高いクロック周
波数を必要としたり、或いは、“Ｈｌ”、“ＬＯ”の出
力インピーダンスの差とローパスフィルタの定数により
高次高調波を発生し易いなどの問題があった。

そこで、本発明の目的は、上記した従来技術の問題点を
解決し、積分回路の次数が３次以上であって、出力され
るディジタル信号の量子化値（即ち、ビット数）が１ビ
ツトより多くなることなく、安定に動作することができ
るデルタシグマ変調回路を提供することにある。

（課題を解決するための手段） 上記した目的を達成するために、本発明では、オーバサ
ンプリング方式のＤ／Ａ変換器に用いる場合、デルタシ
グマ変調回路を、縦続接続された３個以上の積分回路と
、前記デルタシグマ変調回路の入力信号から遅延器の出
力信号を減算し、得られた減算信号を、縦続接続された
前記積分回路のうちの１段目の積分回路に入力する減算
器と、縦続接続された前記積分回路のうちの３段目以上
の各積分回路の出力信号にそれぞれ乗算値を乗算し、得
られた乗算信号を出力する可変乗算器と、少なくとも、
該乗算信号と縦続接続された前記積分回路のうちの２段
目の積分回路の出力信゛号とを加算し、得られた加算信
号を出力する加算器と、該加算信号を量子化し、前記デ
ルタシグマ変調回路の出力信号として出力する量子化器
と、該量子化器の出力信号を遅延して出力する前記遅延
器と、で少なくとも構成すると共に、インタポレーショ
ンディジタルフィルタ回路の入力信号、出力信号または
局部Ｄ／Ａ変換器の出力信号のうち、いずれかの信号の
レベルを検出し、その検出結果を出力するレベル検出器
の出力信号に応じて、前記可変乗算器の乗算値を変化さ
せるようにした。

また、オーバサンプリング方式のＡ／Ｄ変換器に用いる
場合は、前記デルタシグマ変調回路において、前記遅延
器から前記減算器に至る信号経路中に、該遅延器の出力
信号をアナログ信号に変換する内部ディジタル／アナロ
グ変換器を設けると共に、前記レベル検出器は、デルタ
シグマ変調回路の入力信号またはデシメーションディジ
タルフィルタ回路の出力信号のうち、いずれかの信号の
レベルを検出するようにした。

〔作用〕

本発明では、積分回路の次数が３次以上の場合は、信号
のレベルが大きいほど、発振し易くなり、動作が不安定
になるという点に着目したものである。

即ち、前記レベル検出器が前記信号のレベルが比較的大
きいレベルであると検出した時には、発振し易いので、
前記可変乗算器の乗算値を小さくなるよう変化させる。

この結果、前記デルタシグマ変調回路は、積分回路の次
数が２次の場合の特性に近づき、発振しないようになり
、動作が安定になる。

また、反対に、前記レベル検出器が前記信号のレベルが
比較的小さいレベルであると検出した時には、発振し難
いので、前記可変乗算器の乗算値を大きくなるよう変化
させる。この結果、前記デルタシグマ変調回路は、積分
回路の次数が３次以上の場合の特性に近づき、ダイナミ
ックレンジが大きくなる。

従って、本発明によれば、安定に動作させながらダイナ
逅ツクレンジを大きくすることができる。

また、量子化器のビット数は１ビツトで済むため、デル
タシグマ変調回路から出力されるディジタル信号の量子
化値（即ち、ビット数）も１ビツトとなり、オーバサン
プリング方式のＤ／Ａ変換器の場合、デルタシグマ変調
回路の後段に接続される局部Ｄ／Ａ変換器のビット数も
１ビツトで良い。従って、例えば、１６ビツト精度が要
求されても、ＣＭＯＳプロセスのｌチップ［，３１化は
十分可能となる。また、オーバサンプリング方式のＡ／
Ｄ変換器の場合は、前記量子化器の出力信号を前記遅延
器を介して入力する前記内部Ｄ／Ａ変換器の、ビット数
が１ビツトで良くなる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の第１の実施例としてのデルタシグマ変
調回路を用いたオーバサンプリング方式のＤ／Ａ変換器
を示すブロック図である。

第１図において、ｌは入力端子、２はインタポレーショ
ンディジタルフィルタ回路、３はデルタシグマ変調回路
、４は局部Ｄ／Ａ変換器、５は出力端子、６はレベル検
出器である。なお、デルタシグマ変調回路３は、減算器
７と、積分回路８゜９．１０と、可変乗算器１１と、加
算器１２と、量子化器１３と、遅延器１４と、により構
成されている。また、Ｑは量子化器１３の量子化ノイズ
である。

では、第１図に示すＤ／Ａ変換器の動作を概略的に説明
する。

まず、入力端子１より入力されたディジタル信号を、イ
ンタポレーションディジタルフィルタ回路２において、
補間してサンプリング周波数を上げた（すなわち、オー
バサンプリングした）後、フィルタリングする。次に、
デルタシグマ変調回路３において、フィルタリングされ
たディジタル信号の量子化ノイズのノイズ分布を変化さ
せる。

次に、局部Ｄ／Ａ変換器４において、ノイズ分布の変化
したディジタル信号をアナログ信号に変換する。変換さ
れたアナログ信号は出力端子５より出力される。

なお、デルタシグマ変調回路３内の各回路の動作及びレ
ベル検出器６の動作については、後述する。

次に、第２図は本発明の第２の実施例としてのデルタシ
グマ変調回路を用いたオーバサンプリング方式のＡ／Ｄ
変換器を示すブロック図である。

第２図において、第１図と同一のものは同一の符号を付
した。その他、３′はデルタシグマ変調回路、１５は内
部Ｄ／Ａ変換器、１６はデシメーションディジタルフィ
ルタ回路、である。なお、デルタシグマ変調回路３″は
、第１図のデルタシグマ変調回路３とほぼ同様の構成で
あるが、扱う信号がアナログ信号であるため、量子化器
１３より出力され遅延器１４を介したディジタル信号を
、アナログ信号に変換する内部Ｄ／Ａ変換器１５が挿入
されている。

では、第２図に示すＡ／Ｄ変換器の動作を概略的に説明
する。

まず、入力端子１より入力されたアナログ信号を、デル
タシグマ変調回路３“において、量子化ノイズのノイズ
分布を変化させつつ、ディジタル信号に変換する。次に
、デシメーシタンディジタフィルタ回路１６において、
変換されたディジタル信号を間引きし、フィルタリング
する。フィルタリングされたディジタル信号は出力端子
５より出力される。

なお、デルタシグマ変調回路３°内の各回路の動作及び
レベル検出器６の動作については、後述する。

さて、第１図及び第２図のデルタシグマ変調回路３，３
°内の各回路の動作及びレベル検出器６の動作について
の説明を行う前に、基本的なデルタシグマ変調回路につ
いて簡単に説明する。

第３図は積分回路の次数が２次の基本的なデルタシグマ
変調回路を示すブロック図、第４図は積分回路の次数が
３次の基本的なデルタシグマ変調回路を示すブロック図
、である。

これら図において、第１図と同一のものについては同一
の符号を付した。その他、３１．３２は減算器である。

第３図に示す積分回路の次数が２次のデルタシグマ変調
回路において、入力信号をＸ、出力信号をＹ、量子化器
１３の量子化ノイズをＱとして、遅延器１４のｌサンプ
ル遅延をＺ−１とすると、伝達特性はＺ関数を用いて Ｙ　＝　Ｘ　十（１−Ｚ−’）”　−Ｑ　　　　　　　
・・・・−（１）と表わすことがてきる。

一方、第４図に示す積分の次数が３次のデルタシグマ変
調回路は、実際には発振するためこのままでは実用化で
きないが、理論上の伝達特性はＹ−Ｘ＋（１−Ｚ−’）
’・Ｑ　　　　　　　・・・・・・（２）となる。

ここで　　Ｚ−’＝ｅ−’″ｔ　なのでである。

今、オリジナルのサンプリング周波数をｆｓとすると、
通過帯域はｆ、／２となる０Ｍ倍のオーバサンプリング
を行うと、サンプリング周波数はＭ−ｆ、で表わされる
ので となる。

従って、積分回路の次数が２次のデルタシグマ変調回路
では、量子化雑音Ｑに（１−Ｚ−’）”が。

積分回路の次数が３次のデルタシグマ変調回路では（１
−Ｚ−’）’が係数としてかかるので、量子化ノイズの
スペクトルを図示すると、第５図に示すようになる。

第５図から明らかな様に、もとのホワイトノイズに比較
して、低域では抑圧され、高域では拡大される。この様
に、量子化ノイズのノイズ分布を変化させる動作をノイ
ズシェービングと称している。通過帯域ｆ、／２では十
分にノイズが抑圧されることがわかる。

次に、ｆ３／２帯域内のダイナミックレンジ（Ｓ／Ｎ比
と等価である）を算出する。

まず、Ｍ倍にオーバサンプリングすることにより量子化
ノイズは拡散され、ｆ、／２の帯域については雑音電力
は１／Ｍになる。そこで、量子化器１３のビット数をＮ
、積分回路の次数を■とし、ｆ３／２帯域内のノイズを
、低域になるほど少なくなる三角ノイズに近似すると、
ｆ、／２帯域内のダイナ５ツクレンジＤＲは、 ＤＲ（ｄＢ）＝２０ｆｏｇ（２）＋　１）−）１．７６
＋１０ｆ！ｏｇＭとなる。

１項目と２項目は量子化ビット数の項であり、３項目は
Ｍ倍のオーバサンプリングによるＳ／Ｎ比の改善項であ
り、４項目はノイズシェービングによるｆ、／２の周波
数における抑圧項であり、５項目は三角ノイズ近似によ
る帯域内ノイズの改善項である。

ここで、横軸にオーバサンプリングの次数Ｍを、縦軸に
ダイナミックレンジＤＲ（ｄＢ）をとって、（５）式を
図示すると、第６図に示すようになる。

なお、第６図おいて、量子化器１３のピント数Ｎは１で
ある。

第６図から明らかなように、１２８倍オーバサンプリン
グにおいて、積分回路の次数が２次の時には１６ビツト
精度は得られないが、３次の時には得られることがわか
る。即ち、言い換えれば、量子化器１３のビット数が１
ビツトで、オーバサンプリングの次数が１２８倍の時、
１６ビツト精度のダイナミックレンジを得るためには、
積分回路の次数が３次以上でなければならないことがわ
かる。

そこで、第１図及び第２図のデルタシグマ変調回路３．
３”内の各回路の動作について、第１図のデルタシグマ
変調回路３で代表して説明する。

第７図は第１図のデルタシグマ変調回路を示すブロック
図である。

第７図において、１７はデルタシグマ変調回路の入力端
子、１８は同じく出力端子であり、入力信号、出力信号
をそれぞれＸ、Ｙとする。８，９゜１０は１次の積分回
路である。１１は可変乗算器であり、その乗算値（即ち
、乗算利得）をＡとし、今、ＡはＯ≦Ａ≦１とする。１
２は加算器である。

１３は量子化器であり、そのビット数は１ビツトであり
、その量子化ノイズをＱとする。１４は遅延器であり、
１サンプル、即ち、１／Ｍ・【Ｓの時間だけ信号を遅延
させる。７は減算器である。

第７図のデルタシグマ変調回路の人出力信号の関係は、 ・・・・・・（６） となる。（６〉式を整理すると、 となる。但し、一部 の近似を行なった。

（７）式において、Ａ＝０のとき Ｙ＝Ｘ＋Ｑ　（１−Ｚ−’）”　　　　　　　　・・・
・・・〈８）と積分回路の次数が２次の場合の特性にな
り、八−１のときは Ｙ＝Ｘ十Ｑ　（１−Ｚ−’）’　　　　　　　　・・・
・・・（９）と積分回路の次数が３次の場合の特性にな
ることがわかる。

従って、Ｑ＜Ａ＜１のときは、積分回路の次数が２次と
３次の中間の値の特性になることがわかる。

第８図に、（７）式に基づいて入力レベルに対するダイ
ナミックレンジを計算した結果を示す。なお、第８図に
おいて、オーバサンプリングの次数Ｍは１２８であり、
また、Ａは１／２５６．１／１６．１／８の３種である
。

第８図かられかるよにう、Ａ＝１／１６．１／８の場合
は、入力レベルが一２ｄＢ、−４ｄＢの時にそれぞれ発
振する。また、入力レベルが一４０ｄＢ近辺ではＡが大
きくなるほど、ダイナミックレンジは大きくなる。

このため、例えば、入力レベルがＯから一４ｄＢまでは
Ａ＝　　　　　　、−４ｄＢから一８ｄＢま５６ すれば、入力レベルが大きい時には積分回路の次数が２
次に近づき動作は安定となり、入力レベルが一１０ｄＢ
以下の時にはダイナミックレンジ大きくすることができ
る。

そこで、このＡ、即ち、可変乗算器１１の乗算値を変化
させるために、第１図においては、レベル検出器３を設
けている。つまり、このレベル検出器３によって、デル
タシグマ変調回路３の入力信号のレベル（即ち、入力レ
ベル）を検出し７、その検出結果によって、可変乗算器
１１の乗算植入を切り換えている。ここで、レベル検出
２３３は、入力信号のレベルと予め設定した基準レベル
とを逐次比較することによって、入力信号のレベルを検
出している。

一方、第２図のデルタシグマ変調回路３”においては、
前述したように、扱う信号がアナログ信号であるため、
内部Ｄ／Ａ変換器１５によって、遅延器４より出力され
たディジタル信号をアナログ信号に変換しているが、そ
の点さえ除けば、第２図のデルタシグマ変調回路３゛の
動作は第１図のデルタシグマ変調回路３の動作と同様で
ある。

また、第２図においても、可変乗算器１１の乗算値Ａを
変化させるために、レベル検出器３を設けているが、こ
のレベル検出器３は、デシメーションディジタルフィル
タ回路１６の出力信号のレベルを検出して、その検出結
果によって、可変乗算器１１の乗算値Ａを切り換えてい
る。

第９図は本発明の第３の実施例としてのデルタシグマ変
調回路を用いたオーバサンプリング方式のＤ／Ａ変換器
を示すブロック図、第１０図は本発明の第４の実施例と
してのデルタシグマ変調回路を用いたオーバサンプリン
グ方式のＡ／Ｄ変換器を示すブロック図である。

これら図において、第１図、第２図と同一のものは同一
の符号を付した。その他、１９はリミッタ回路、２０．
２０”はデルタシグマ変調回路である。

第９図、第１０図のデルタシグマ変調回路２０゜２０“
においては、積分回路１０と可変乗算器１１との間にリ
ミッタ回路１９を設け、積分回路１０の出力信号をリミ
ット値内に制限することにより、発振し難くなり、安定
化が図れる。このリミッタ回路１９のリミット値をレベ
ル検出器６の検出結果によって切り換えることより、よ
りきめ細かな制御が行われる。

第１１図は本発明の第５の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のＤ／Ａ変換
器を示すブロック図、第１２図は本発明の第６の実施例
としてのデルタシグマ変調回路を用いたオーバサンプリ
ング方式のＡ／Ｄ変換器を示すブロック図である。

これら図において、第１図、第２図と同一のものは同一
の符号を付した。その他、２１はタイマー装置、である
。

第１１図、第１２図においては、レベル検出器６に、成
る一定時間を計測するタイマー装置２１が接続されてい
る。

レベル検出器６は、第１図においては、デルタシグマ変
調回路３の入力信号の、また、第２図においては、デシ
メーションディジタルフィルタ回路１６の出力信号の、
それぞれ、各瞬時におけるレベルを逐次検出し、その検
出結果によって、可変乗算器１１の乗算値Ａを切り換え
ていたが、第１１図、第１２図においては、タイマー装
置２１の計測した成る一定時間内の最大レベルを検出し
、その検出結果によって、可変乗算器１１の乗算値Ａを
切り換えている。従って、可変乗算器１１の乗算値Ａは
準瞬時的に切り換わることになる。

第１３図は本発明の第７の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のＤ／Ａ変換
器を示すブロック図である。

第１３図において、第１図と同一のものについては同一
の符号を付した。

第１３図においては、レベル検出器６は、インタポレー
ションディジタルフィルタ回路２の入力信号のレベルを
検出し、その検出結果によって、可変乗算器１１の乗算
値Ａを切り換えている。

この様にしても、第１図と同様の効果が得られる。

第１４図は本発明の第８の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のＡ／Ｄ変換
器を示すブロック図である。

第１４図において、第２図と同一のものについては同一
の符号を付した。

第１４図においては、レベル検出器６は、アナログ信号
であるデルタシグマ変調回路３′の入力信号のレベルを
検出し、その検出結果によって、可変乗算器１１の乗算
値Ａを切り換えている。

この様にしても、第２図と同様の効果が得られる。

第１５図は本発明の第９の実施例としてのデルタシグマ
変調回路を示すブロック図、第１６図は本発明の第１０
の実施例としてのデルタシグマ変調回路を示すブロック
図、第１７図は本発明の第１１の実施例としてのデルタ
シグマ変調回路を示すブロック図である。

これら図において、第７図と同一のものについては同一
の符号を付した。その他、２２．２３は加算器、２４は
減算器、である。

第１５図、第１６図、第１７図のデルタシグマ変調回路
は、それぞれ、その人出力信号の関係が（７）式の近似
式と同様になる。従って、第１図。

第９図、第１１図、第１３図に示したオーバサンプリン
グ方式のＤ／Ａ変換器におけるデルタシグマ変調回路と
して用いることができる。

また、内部Ｄ／Ａ変換器１５を備えれば、第２図、第１
０図、第１２図、第１４図に示したオーバサンプリング
方式のＡ／Ｄ変換器におけるデルタシグマ変調回路とし
て用いることもできる。

この様に、積分回路の次数が３次のデルタシグマ変調回
路の場合、種々の回路に展開することができる。

第１８図は本発明の第１２の実施例としてのデルタシグ
マ変調回路を示すブロック図である。

第１８図において、第１図と同一のものについては同一
の符号を付した。その他、２５は１次の積分回路である
。２６．２７は可変乗算器であり、可変乗算器２６の乗
算値をＡＩ、可変乗算器２７の乗算値をＡ２とする。

第１８図のデルタシグマ変調回路は、積分回路の次数が
４次のデルタシグマ変調回路である。

この場合の伝達式は ・・・・・・（１０） となる。

（ｌＯ）式において、Ａ、＝Ｏ，Ａｚ　＝ｏのときは積
分回路の次数が２次の場合の特性となり、Ａ。

＝１．Ａ、＝０のときは積分回路の次数が３次の場合の
特性となり、Ａ、＝１．Ａｔ　＝１のときは積分回路の
次数が４次の場合の特性となる。

従って、レベル検出器６の検出結果によって、可変乗算
器２６の乗算値Ａ＋、可変乗算器２７の乗算値Ａ２をそ
れぞれ切り換えることより、前述した積分回路の次数が
３次のデルタシグマ変調回路と同様の効果を得ることが
できる。

また、積分回路の次数が４次のデルタシグマ変調回路の
場合も、３次のデルタシグマ変調回路の場合と同様に種
々の回路に展開できることは言うまでもない。

〔発明の効果〕

本発明によれば、積分回路の次数が３次以上であっても
、信号（即ち、Ｄ／Ａ変換器の場合は、インタポレーシ
ョンディジタルフィルタ回路の入力信号、出力信号また
は局部Ｄ／Ａ変換器の出力信号であり、Ａ／Ｄ変換器の
場合は、デルタシグマ変調回路の入力信号またはデシメ
ーションディジタルフィルタ回路の出力信号である）の
レベルに応じて、大きいレベルの時には積分回路の次数
が２次の場合の特性に近づけ、小さいレベルの時には積
分回路の次数が３次以上の場合の特性に近づけることよ
り、大きいレベルの時には発振しないようにして、動作
の安定化を図ることができ、小サイレベルの時にはダイ
ナミックレンジの拡大化を図ることができる。従って、
安定に動作させながらダイナミックレンジを大きくする
ことができる。

また、言い換えれば、同じダイナＧ　ツクレンジを得る
場合は、従来における積分回路の次数が２次のデルタシ
グマ変調回路に比較して、オーバサンプリングの次数を
下げることができるため、各回路の動作速度を低減する
ことができる。

さらにまた、量子化器のビット数はｌビットで済むため
、デルタシグマ変調回路から出力されるディジタル信号
の里子化値（即ち、ビット数）も１ビツトとなり、Ｄ／
Ａ変換器の場合、デルタシグマ変調回路の後段に接続さ
れる局部Ｄ／Ａ変換器のビット数も１ビツトで良い。従
って、例えば、１６ビツト精度が要求されても、ＣＭＯ
Ｓプロセスの１チツプＬＳＩ化は十分可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例としてのデルタシグマ変
調回路を用いたオーバサンプリング方式のＤ／Ａ変換器
を示すブロック図、第２図は本発明の第２の実施例とし
、てのデルタシグマ変調回路を用いたオーバサンプリン
グ方式のＡ／Ｄ変換器を示すブロック図、第３図は積分
回路の次数が２次の基本的なデルタシグマ変調回路を示
すブロック図、第４図は積分回路の次数が３次の基本的
なデルタシグマ変調回路を示すブロック図、第５図は本
発明に係るデルタシグマ変調回路における周波数と量子
化ノイズのレベルとの関係を示す特性図、第６図は本発
明に係るデルタシグマ変調回路におけるオーバサンプリ
ングの次数とダイナミックレンジとの関係を示す特性図
、第７図は第１図のデルタシグマ変調回路を示すブロッ
ク図、第８図は第７図のデルタシグマ変調回路における
入力レベルとダイナミックレンジとの関係を示す特性図
、第９図は本発明の第３の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のＤ／Ａ変換
器を示すブロック図、第ｊ、ｏ馳４：ｉ本発明の第４の
実施例としてのデルタシグマ変調回路を用いたオーバサ
ンプリング方式のＡ／Ｄｉ換器を示すブロック図、第１
１図は本発明の第５の実施例としてのデルタシグマ変調
回路を用いたオーバサンプリング方式のＤ／Ａ変換器を
示すブロック図、第１２図は本発明の第６の実施例とし
てのデルタシグマ変調回路を用いたオーバサンプリング
方式のＡ／Ｄ変換器を示すブロック図、第１３図は本発
明の第７の実施例としてのデルタシグマ変調回路を用い
たオー、バサンプリング方式のＤ／Ａ変換器を示すブロ
ック図、第１４図は本発明の第８の実施例としてのデル
タシグマ変調回路を用いたオーバサンプリング方式のＡ
　、／　Ｄ変換器を示すブロック図、第１５図は本発明
の第９の実施例としてのデルタシグマ変調回路を示すプ
ロ・ンク図、第１６図は本発明の第】０の実施例として
のデルタシグマ変調回路゛迂示すブロック図、第１７図
は本発明の第１１の実施１列、〜Ｌ、でのデルタシグマ
変調回路を示すブロック図、第１８図は本発明の第１２
の実施例としてこりデルタシグマ変調回路を示すブロッ
ク図、である。 符号の説明 ２・・・インタボレージ？ンディジタルフィ１レタ回路
９．３・・・デルタシグマ変調回路、４・・・局部り、
／Ａ変換器、６・・・レベル検出器、７・・・減算器、
８．９゜１０・・・積分回路、１１・・・可変乗算器、
１２・・・加算器、１３・・・量子化器、１４・・・遅
延器、１５・・・内部Ｄ／Ａ変換器、１６・・・デシメ
ーションディジタルフィルタ回路。

Claims (1)

1. 【特許請求の範囲】 １、入力信号であるディジタル信号を補間すると共に、
   フィルタリングして出力するインタポレーションディジ
   タルフィルタ回路と、該ディジタルフィルタ回路の出力
   信号を、その量子化ノイズのノイズ分布を変化させて出
   力するデルタシグマ変調回路と、該デルタシグマ変調回
   路の出力信号をアナログ信号に変換して出力する局部デ
   ィジタル／アナログ変換器と、から成るディジタル／ア
   ナログ変換器において、 前記デルタシグマ変調回路は、縦続接続された３個以上
   の積分回路と、前記ディジタルフィルタ回路の出力信号
   から遅延器の出力信号を減算し、得られた減算信号を、
   縦続接続された前記積分回路のうちの１段目の積分回路
   に入力する減算器と、縦続接続された前記積分回路のう
   ちの３段目以上の各積分回路の出力信号にそれぞれ乗算
   値を乗算し、得られた乗算信号を出力する可変乗算器と
   、少なくとも、該乗算信号と縦続接続された前記積分回
   路のうちの２段目の積分回路の出力信号とを加算し、得
   られた加算信号を出力する加算器と、該加算信号を量子
   化し、前記デルタシグマ変調回路の出力信号として出力
   する量子化器と、該量子化器の出力信号を遅延して出力
   する前記遅延器と、で少なくとも構成され、前記ディジ
   タルフィルタ回路の入力信号、出力信号及び前記局部デ
   ィジタル／アナログ変換器の出力信号のうち、いずれか
   の信号のレベルを検出し、その検出結果を出力するレベ
   ル検出器の出力信号に応じて、前記可変乗算器の乗算値
   が変化することを特徴とするディジタル／アナログ変換
   器におけるデルタシグマ変調回路。 ２、請求項１に記載のデルタシグマ変調回路において、
   或る一定時間を計測するタイマー装置を設けると共に、
   前記レベル検出器は、前記ディジタルフィルタ回路の入
   力信号、出力信号及び前記局部ディジタル／アナログ変
   換器の出力信号のうち、いずれかの信号の、前記タイマ
   ー装置の計測した或る一定時間内における最大レベルを
   検出し、その検出結果を出力することを特徴とするディ
   ジタル／アナログ変換器におけるデルタシグマ変調回路
   。 ３、入力信号であるアナログ信号をディジタル信号に変
   換すると共に、該ディジタル信号を、その量子化ノイズ
   のノイズ分布を変化させて出力するデルタシグマ変調回
   路と、該デルタシグマ変調回路の出力信号を間引きする
   と共に、フィルタリングして出力するデシメーションデ
   ィジタルフィルタ回路と、から成るアナログ／ディジタ
   ル変換器において、 前記デルタシグマ変調回路は、縦続接続された３個以上
   の積分回路と、入力された前記アナログ信号から内部デ
   ィジタル／アナログ変換器の出力信号を減算し、得られ
   た減算信号を、縦続接続された前記積分回路のうちの１
   段目の積分回路に入力する減算器と、縦続接続された前
   記積分回路のうちの３段目以上の各積分回路の出力信号
   にそれぞれ乗算値を乗算し、得られた乗算信号を出力す
   る可変乗算器と、少なくとも、該乗算信号と縦続接続さ
   れた前記積分回路のうちの２段目の積分回路の出力信号
   とを加算し、得られた加算信号を出力する加算器と、該
   加算信号を量子化し、前記デルタシグマ変調回路の出力
   信号として出力する量子化器と、該量子化器の出力信号
   を遅延して出力する遅延器と、該遅延器の出力信号をア
   ナログ信号に変換して出力する前記内部ディジタル／ア
   ナログ変換器と、で少なくとも構成され、 前記デルタシグマ変調回路の入力信号及び前記ディジタ
   ルフィルタ回路の出力信号のうち、いずれかの信号のレ
   ベルを検出し、その検出結果を出力するレベル検出器の
   出力信号に応じて、前記可変乗算器の乗算値が変化する
   ことを特徴とするアナログ／ディジタル変換器における
   デルタシグマ変調回路。 ４、請求項３に記載のデルタシグマ変調回路において、
   或る一定時間を計測するタイマー装置を設けると共に、
   前記レベル検出器は、前記デルタシグマ変調回路の入力
   信号及び前記ディジタルフィルタ回路の出力信号のうち
   、いずれかの信号の、前記タイマー装置の計測した或る
   一定時間内における最大レベルを検出し、その検出結果
   を出力することを特徴とするアナログ／ディジタル変換
   器におけるデルタシグマ変調回路。 ５、請求項１、２、３または４に記載のデルタシグマ変
   調回路において、前記可変乗算器の入力信号のレベルを
   リミット値内に制限する可変リミッタ回路を設け、該可
   変リミッタ回路のリミット値を前記レベル検出器の出力
   信号に応じて変化させたことを特徴とするデルタシグマ
   変調回路。